JPH06282984A - セルフリフレッシュによるｄｒａｍの電力管理装置および方法 - Google Patents

セルフリフレッシュによるｄｒａｍの電力管理装置および方法

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JPH06282984A
JPH06282984A JP5065555A JP6555593A JPH06282984A JP H06282984 A JPH06282984 A JP H06282984A JP 5065555 A JP5065555 A JP 5065555A JP 6555593 A JP6555593 A JP 6555593A JP H06282984 A JPH06282984 A JP H06282984A
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self
memory
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JP5065555A
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Vipul C Patel
シー．パテル ビプル
David R Brown
アール．ブラウン デビッド
Jim C Tso
シー．ツォ ジム
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Texas Instruments Inc
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
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Abstract

(57)【要約】 【目的】 電力消費を極限まで削減したＤＲＡＭシステ
ムを提供する。 【構成】 ＤＲＡＭ３０は、セルフリフレッシュのため
に必要でないＤＲＡＭ上の回路群１３４から電力を取り
去り、セルフリフレッシュのために必要な他の回路群１
２０をリフレッシュサイクルに時間的に相対的にターン
オン・オフさせる電力管理回路５６を備えている。前記
電力管理回路５６はカウンタ１０８と、前記カウンタの
２進数出力を復号する簡単なデコーダ回路１１２及び１
１４とを含む。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はダイナミックランダムア
クセスメモリ（ＤＲＡＭ）部品に関するものであり、更
に詳細には電力を節約するために例えばＩＢＭ ＰＣと
コンパチブルな製品等のパーソナルコンピュータに使用
できるＤＲＡＭに関するものである。
【０００２】
【従来の技術】コンピュータは作業用メモリとしてＤＲ
ＡＭを使用するのが一般的である。作業用メモリはその
時点で演算処理装置（プロセッサ）が利用できるプログ
ラムの格納、処理されるデータの格納、及び使用者に対
して表示される情報の格納を提供する。ＤＲＡＭは、そ
の他の型のメモリ装置、例えばスタティックランダムア
クセスメモリ（ＳＲＡＭ）部品と比べてその速度と価格
の点で優れているため、それに代わって上に挙げた用途
に用いられている。
【０００３】しかし、ＤＲＡＭは記憶されているデータ
を保持し続ける目的で、それらのセル中に記憶されてい
るデータビットを定期的にリフレッシュする必要があ
る。このリフレッシュはメモリコントローラの動作を通
して発生する。このメモリコントローラは通常中央演算
処理装置やその他の用途のチップ等の別個の集積回路に
組み込まれている。このメモリコントローラは規則的な
間隔で以て各ＤＲＡＭ部のアレイ中のデータビット行に
アクセスまたは番地指定を繰り返す。４メガＤＲＡＭ部
品では１６ミリ秒毎に１０２４行がアクセスされるのが
普通である。
【０００４】このリフレッシュはいくつかの異なるやり
方で実行される。ＲＡＳ＿のみによるリフレッシュでは
行の番地指定を行うために活動的な低レベル状態にある
行番地ストローブ（ＲＡＳ＿）のみを使用する。ＣＡＳ
＿ビフォアＲＡＳ＿前ＣＡＳ＿またはＣＢＲリフレッシ
ュではＲＡＳ＿が低レベルのアクティブ状態になる前に
列番地ストローブ（ＣＡＳ＿）をアクティブ低レベル状
態におき、その後リフレッシュすべき各行の番地に対し
てＲＡＳ＿をトグルする。
【０００５】携帯用に設計されたパーソナルコンピュー
タでは電力消費を節約するために特別な要求がなされ
る。そのようなコンピュータは比較的重い電池から電力
を取り出すのであるから、マシンを動作させるのに必要
な電力量を減らすことは電池の寸法および重量を減らす
ことを意味する。このことはより望ましい製品につなが
る。
【０００６】通常の使い方で、電源をオフする時は、パ
ーソナルコンピュータはＤＲＡＭ作業用メモリからデー
タをハードディスクまたはソフトディスクへ書き込むこ
とによってそれを保存する。もしデータがディスクへ保
存されなければ、それはＤＲＡＭから電源が切断される
ことによって失われてしまう。後にパーソナルコンピュ
ータの電源をオンして復帰させて処理を再開するために
は、保存されていたデータをディスクからＤＲＡＭ作業
用メモリへ読み戻すことが必要である。データをディス
クへ保存しそれを再び取り出して処理を再開するという
この通常の操作は、機械的なディスク駆動装置を操作す
ることのために比較的大量の電力を消費するのである。
【０００７】必要とされる電力を削減する１つの方法
は、パーソナルコンピュータを確定的に、あるいはアイ
ドリング状態から、または自動的エントリによっていわ
ゆるスリープモードに設定することである。このモード
ではパーソナルコンピュータはデータをＤＲＡＭ中に保
持し電力はＤＲＡＭへ供給され続ける。ＤＲＡＭが内部
のセルフリフレッシュモードへ入ることによってリフレ
ッシュが発生するが、この場合はリフレッシュはゆっく
りした頻度で発生し、そのためＤＲＡＭによって消費さ
れる電力量は減少する。このことはディスク駆動装置を
動作させるために必要な電力を節約するが、恐らく長時
間に亘ってＤＲＡＭ中にデータを保持するために掛かる
電力の分はコストがかさむ。
【０００８】ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌ
ｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓの１９９０年１０
月号、第２５巻、第５号に発表された小西（Ｙ．Ｋｏｎ
ｉｓｈｉ）等による論文、”電池バックアップ（ＢＢ
Ｕ）モードによる３８ｎｓ４メガビットＤＲＡＭ（Ａ
３８−ｎｓ ４Ｍｂ ＤＲＡＭ ｗｉｔｈ ａ Ｂａｔ
ｔｅｒｙ−Ｂａｃｋｕｐ（ＢＢＵ） ｍｏｄｅ）”は、
極端に電力消費を節約した自動的データ保持を提供する
ＢＢＵモードについて述べている。自動的データ保持は
ＤＲＡＭの内部で生成されるリフレッシュによって行わ
れている。この極端に節約された電力消費は、リフレッ
シュ電流及びバックバイアス（ｂａｃｋ−ｂｉａｓ）発
生器電流の最小化の結果から得られている。
【０００９】開示されているＤＲＡＭは、ＣＡＳビフォ
アＲＡＳ＿リフレッシュサイクルなしで１６ミリ秒に亘
ってＣＡＳ＿が低レベルであるＲＡＳ前ＣＡＳ（ＣＢ
Ｒ）リフレッシュ指示を受け取ることによってＢＢＵモ
ードへ入る。このＢＢＵモードはＲＡＳ＿レベルに無関
係にＣＡＳ＿が低レベルである限り続く。ＢＢＵモード
での行リフレッシュは、ＣＢＲリフレッシュモードにお
いても使用される内部リフレッシュ番地カウンタの使用
を通して実現される。
【００１０】ＢＢＵモードは、１つのサイクルで通常駆
動される４個のアレイ駆動器の代わりに、１つのサイク
ルで４個のアレイ駆動器、ワードライン駆動器、のうち
の１個のみを駆動することによってリフレッシュ電流を
減らしている。周辺回路としても説明される各アレイ駆
動器はこの結果、４サイクル毎に駆動されることにな
る。実効的に、ＢＢＵモードのターンアラウンドリフレ
ッシュサイクルは４倍となり、平均的なリフレッシュサ
イクルは標準的なリフレッシュサイクルの４倍の長さに
なる。このことはＢＢＵモードの１つのサイクルにおけ
るアレイ及びアレイ駆動器電流を従来のＣＢＲモードで
使用される電流の約４分の１に削減する。
【００１１】ＢＢＵモードはバックバイアス発生器のデ
ューティレシオ（ｄｕｔｙ ｒａｔｉｏ）を通常のモー
ドの約８分の１に減らすことによってそれの電流を削減
する。バックバイアス発生器はリフレッシュ要求信号に
よって決定されるリセット及びセンシング動作の間、機
能する。
【００１２】ＮＥＣのｕＰＤ４２４ｘｘｘｘメモリ部品
に関するデータシートによると、引用された論文に開示
されているＢＢＵモードと同程度のＣＢＲセルフリフレ
ッシュサイクルが示されている。
【００１３】
【発明の概要】本発明はＤＲＡＭ部品における電力消費
の削減を、電力管理回路の使用を通して付随するコンピ
ュータシステム中で実現されるスリープモードの間に亘
って達成する。前記電力管理回路は、格納されているデ
ータの内部的またはセルフリフレッシュを実現するため
にＤＲＡＭ部に対して必要とされる第１の回路群中での
電力を削減し、またＤＲＡＭ部中のその他または第２の
回路群によってセルフリフレッシュ中に消費される電力
を削減または解消させる。
【００１４】ＤＲＡＭ部中の電力管理回路はスリープモ
ードを指示するパーソナルコンピュータ中の信号を認識
する。それは典型的には約１０マイクロ秒に亘ってＲＡ
Ｓ＿サイクルが不在であることによって示されるＣＢＲ
リフレッシュ信号である。スリープモード信号を認識す
ると直ちに、本電力管理回路は同一チップ上の発振器の
周波数を低減し、ＤＲＡＭの内部回路のいくつかから電
力を取り去る。それらの内部回路には列データ経路、過
電圧検出器、及びＶｂｂ検出器が含まれ得る。
【００１５】スリープモード信号の認識の後ある程度の
時間、典型的には１００マイクロ秒間経ってから、電力
管理回路は特別なセルフリフレッシュプロセスを開始さ
せ、それは各々の行リフレッシュの前と後とに特定のリ
フレッシュサポート回路をターンオン・オフさせる。そ
れらのリフレッシュサポート回路はダミーセル基準電圧
発生器、ビットライン基準電圧発生器、及びＶｂｂポン
プを含み得る。
【００１６】本発明の電力管理回路は上記の特徴を簡単
なカウンタ及びデコーダ回路によって実現する。カウン
タ及び付随のデコーダ回路は中央演算処理装置からのス
リープモード指示を認識するように動作し、所望の回路
から電力を取り去るための特定の電力管理制御信号を発
生させる。他の付随検出器回路は、データのリフレッシ
ュとリフレッシュサポート回路のターンオン・オフとを
制御する他の電力管理制御信号を発生させる。
【００１７】上記とは違う方法として、２つの別々のカ
ウンタを使用することもできる。更に、本電力管理方式
は通常の電力ラインから電源を取っているコンピュータ
に対しても同じように有効であり、電池で電源を供給さ
れている用途に限定されない。
【００１８】
【実施例】図１において、コンピュータシステム２０は
中央演算処理ユニット２２、キーボード制御２４、ディ
スプレイ制御２６、電源２８、ダイナミックランダムア
クセスメモリ（ＤＲＡＭ）３０、ディスク駆動装置３
２、及びＲＯＭ３４を備えている。これらの互いに異な
る部品はデータバス３６、番地バス３８、及び制御バス
４０を通して相互接続されている。キーボード制御２４
はリード４４によってキーボード４２へつながれ、また
ディスプレイ制御２６はリード４８によってディスプレ
イ４６へつながれている。電源２８は電池５０設備を含
むこともできるが、プラグ５２を使用してライン電源へ
接続することもできる。
【００１９】中央演算処理ユニット２２はメモリコント
ローラ５４を含む。ＤＲＡＭ３０はセルフリフレッシュ
及び電源管理回路５６を含む。
【００２０】図２において、ＤＲＡＭ３０は行番地バッ
ファ５８及び列番地バッファ６０中へ番地信号Ａ０−Ａ
８を受信する。これらの番地信号は、タイミング及び制
御ブロック６２中へ受信される行番地ストローブ（低レ
ベルアクティブ、ＲＡＳ＿）、上側列番地ストローブ
（低レベルアクティブ、ＵＣＡＳ＿）、及び下側列番地
ストローブ（低レベルアクティブ、ＬＣＡＳ＿）の制御
信号を使用することによって番地バッファ中にラッチさ
れる。リード６３はブロック６２からバッファ５８及び
６０へ所望のタイミング及び制御信号を運ぶ。
【００２１】データ信号ＤＱ０−ＤＱ１７はリード６４
上をデータ入力レジスタ６６及びデータ出力レジスタ６
８へ並列的に運ばれる。並列的な１８個のデータ信号が
リード７０を通ってデータ入力レジスタ６６から１８個
のＩ／Ｏバッファ７２へ伝搬し、また並列的な１８個の
データ信号がデータリード７４を通って１８個のＩ／Ｏ
バッファ７２からデータ出力レジスタ６８へ伝搬する。
並列的な１８個のデータ信号がリード７８を通ってＩ／
Ｏバッファ７２から列デコーダ７６へ伝搬する。Ｉ／Ｏ
バッファ７２はまた、リード６３上にタイミング及び制
御ブロック６２からのタイミング及び制御信号を受信す
る。列デコーダ７６はリード８０を通って列番地バッフ
ァ６０から並列的に９個の番地信号を受信する。行デコ
ーダ８２はリード８４上に行番地バッファ５８から並列
的に９個の番地信号を受信する。列デコーダ７６及び行
デコーダ８２は、１ワード当たり１８ビットの構成で２
６２，１４４（２５６Ｋ）ワードにまとめられた４，７
１８，５９２データビットを含む全体アレイ８６中の個
々のメモリセルを番地指定する。全体アレイ８６はアレ
イ部分８８等のアレイ部分を３６個含み、各アレイ部分
は１２８Ｋのデータビットを含む。行デコーダ８２のそ
れぞれの側に１８個のアレイ部分が配置されている。ア
レイ部分中の選ばれたデータビット行からのデータ信号
はセンス増幅器９０を経て列デコーダ７６へ伝搬する。
【００２２】タイミング及び制御ブロック６２へつなが
れる書き込み（低レベルアクティブ、Ｗ＿）及び出力イ
ネーブル（低レベルアクティブ、ＯＥ＿）の制御信号は
全体アレイ８６との間のデータ信号の書き込み及び読み
出しを指示及び制御する。
【００２３】本文中で信号を表す記号の後にアンダーラ
インが続いているのはその信号のアクティブな低レベル
状態を示していることを注意しておく。このことは、ア
クティブ低レベルを示すために図面ではオーバラインを
使用するにしても、ワープロによる文書作成を容易にす
るであろう。
【００２４】ＤＲＡＭ３０はまた適正な動作のために必
要とされる追加的なサポート回路を含む。それらには、
電圧発生器９２、クロック発生器９４、電源オンリセッ
ト回路９６、試験回路９８、発振回路１００、基板バイ
アス発生器１０２、Ｖｂｂポンプ回路１０４、電圧検出
器１０６、及び本発明のセルフリフレッシュ及び電力管
理回路５６が含まれるが、それらに限定されない。
【００２５】図３において、ＣＢＲまたはＣＡＳ ビフ
ォアＲＡＳ＿前ＣＡＳ＿リフレッシュは、ＲＡＳ＿がア
クティブ低レベルになる前に最初にＣＡＳ＿がアクティ
ブ低レベルになることによって発生する。ＲＡＳ＿が１
０２４個の連続した行を番地指定するためにアクティブ
低レベルと非アクティブ高レベルとの間でトグルしてい
る間、ＣＡＳはアクティブ低レベルに留まる。このリフ
レッシュモードにおいて、外部番地は無視され、リフレ
ッシュ番地は内部的に生成される。図３は、アクティブ
低レベルのＣＡＳ＿の時にＲＡＳがアクティブ低レベル
へ移行することによってＣＡＳビフォアＲＡＳのリフレ
ッシュが開始されることを示している。
【００２６】図４においては、ＣＢＲリフレッシュはそ
れの通常のやり方で開始されるが、信号ＲＡＳ＿は活動
的な低レベルに留まっている。ＣＢＲリフレッシュの開
始後、Ｔ１の時点で本発明の電力管理機能が起動する。
時間Ｔ１は１０マイクロ秒で、ＣＢＲリフレッシュモー
ドにおける信号ＲＡＳ＿の１サイクルよりも長く設定さ
れる。本発明の機能はＣＢＲリフレッシュの開始後Ｔ２
の時点でメモリアレイ全体のセルフリフレッシュを開始
させる。時間Ｔ２は典型的には１００マイクロ秒であ
る。本発明の機能は信号ＲＡＳ＿が非アクティブ高レベ
ル状態へ移行することにより電力管理及びセルフリフレ
ッシュサイクルもしくはモードを抜け出す。
【００２７】図５において、電力管理回路５６はリード
１１０上に高／低周波数発振器１００からのクロック信
号を受信し、出力Ｑ１−Ｑ７上へ２進数計数値を発生さ
せるカウンタ１０８を含む。電力管理の検出及びラッチ
１１２とセルフリフレッシュ回路オン・オフデコーダ１
１４との両方がこれらの２進数計数値Ｑ１−Ｑ７を受信
する。２進数計数値Ｑ７は内部ＲＡＳ発生器１１６への
入力クロック及びリフレッシュ周波数信号としても働
く。
【００２８】セルフリフレッシュ回路オン・オフデコー
ダ１１４は、セルフリフレッシュのために必要な回路群
または第１の回路群１２０へのオン・オフ信号をリード
１１８上へ発生させる。この回路群にはダミーセル基準
電圧発生器１２２、ビットライン基準電圧発生器１２
４、及びＶｂｂポンプ１０４が含まれる。電力管理の検
出及びラッチ回路１１２は、スイッチ１３２、内部ＲＡ
Ｓ発生器１１６、及び高／低周波数発振器１００へつな
がるリード１３０上へセルフリフレッシュ信号を発生さ
せる。スイッチ１３２は、セルフリフレッシュのために
不必要な回路群または第２の回路群１３４に対してＶｄ
ｄまたはＶｓｓを供給することを制御する。セルフリフ
レッシュのために不必要な回路群１３４には、浅いＶｂ
ｂ検出器１３６、深いＶｂｂ検出器１３８、過電圧検出
器１４０、及び全体アレイ中の列経路１４２がまれる。
【００２９】内部ＲＡＳ発生器１１６はリード１４４上
へ内部的なＲＡＳ＿信号を発生させる。この内部的なＲ
ＡＳ＿は各リフレッシュサイクルにおいて行ライン駆動
を実現する。
【００３０】セルフリフレッシュイネーブル及びリセッ
ト＿回路１４６は、リード１５０上に外部ＲＡＳ＿信
号、リード１５２上にＲＬＣＢＲ、そしてリード１５４
上に電源オンリセット信号ＰＯＲ＿を受信することに応
答して、リード１４８上へイネーブル／リセット＿信号
を発生させる。リード１４８上のイネーブル／リセット
＿信号は、低レベル状態においてカウンタ１０８と電力
管理の検出及びラッチ回路１１２をリセットし、また高
レベル状態においてそれらの動作を許可する。
【００３１】リード１３０上のセルフリフレッシュ信号
はこのリフレッシュ指示がある間、発振器１００に低周
波数でクロック信号を発生させる。
【００３２】図６において、カウンタ１０８は７個のフ
リップフロップ６０２−６１６を備えている。フリップ
フロップ６０２の入力はＶｄｄへつながれ、他方それに
引き続くフリップフロップはそれぞれ先行するフリップ
フロップの出力へつながれている。クロック１１０は各
フリップフロップのクロック入力へつながれ、リード１
４８上のイネーブル／リセット＿信号はリセット入力す
べてへつながれている。この実施例でセルフリフレッシ
ュイネーブル及びリセット＿回路１４６は２個のインバ
ータ６２０及び６２２と１個のＡＮＤゲート６２４を備
えている。
【００３３】図７において、スイッチ１３２はリード１
３０上にセルフリフレッシュ信号を受信し、それをＰチ
ャネルトランジスタ７０２及びＮチャネルトランジスタ
７０４のゲートへ供給する。トランジスタ７０２及び７
０４はＭＯＳ電界効果トランジスタであり、ここではド
レインとソースとは相互に入れ換えることができるもの
として説明する。トランジスタ７０２はそれの１つのソ
ース／ドレインをＶｄｄへつながれ、他方をリード７０
６を通してセルフリフレッシュのために不必要な回路群
へつながれている。トランジスタ７０４もそれのソース
／ドレインの１つをＶｓｓへつながれ、他方をリード７
０６を通してセルフリフレッシュに不必要な回路群１３
４へつながれている。これらのセルフリフレッシュのた
めに不必要な回路群１３４の反対側はリード７０７を通
してＶｓｓへつながれている。このようにして、スイッ
チ１３２はセルフリフレッシュのために不必要な回路群
１３４への電力供給を完全に停止し、従ってそれらの回
路では電力を使用することができない。特に、セルフリ
フレッシュのために必要でないまたは不必要な回路に
は、浅いＶｂｂ検出器１３６、深いＶｂｂ検出器１３
８、過電圧検出器１４０、及び列経路１４２が含まれ
る。
【００３４】図８において、リード１１８上のオン・オ
フ信号とクロック信号１１０とはＮＡＮＤゲート８０２
へ供給されて、Ｖｂｂポンプ１０４へつながるリード８
０４上へＶｂｂポンプ信号を発生させる。これはＶｂｂ
ポンプの動作をオン・オフ信号とクロック信号との作用
によって制御する。
【００３５】図９において、内部ＲＡＳ＿信号はリフレ
ッシュ周期毎にリフレッシュパルスを発生させる。リフ
レッシュパルスによって時間的に位置づけられて、オン
・オフ信号がアクティブ高レベル信号を発生させ、それ
はそれぞれ低レベル及び高レベルへ移行するリフレッシ
ュパルスに相対的に個々にプログラム可能な時点でター
ンオン・オフする。内部ＲＡＳ発生器は２進数計数信号
Ｑ７からの２進数計数値によって順次的に内部ＲＡＳ＿
信号を発生させるので、前記オン・オフ信号はリフレッ
シュパルスに相対的に位置づけることができる。セルフ
リフレッシュ回路のオン・オフデコーダ１１４中での復
号を変更することによって、オン及びオフの信号端は所
望のようにプログラム可能である。クロック信号もまた
リフレッシュパルスと時間的に関連付けられて発生し、
従ってＶｂｂポンプ信号はオン・オフ信号とクロック信
号との組み合わせであるので、Ｖｂｂポンプ信号は内部
ＲＡＳ＿信号によって決定されるリフレッシュパルスの
前後のアクティブポンプ状態を示す。Ｖｂｂポンプ信号
はリフレッシュ信号の間には非アクティブポンプ状態を
示している。これはＶｂｂポンプを１行のデータセルの
リフレッシュの前後で１回ずつ動作させる。もし必要で
あれば、適当なゲート入力を用いてＶｂｂポンプをリフ
レッシュパルスの前後にそれぞれ２回以上駆動すること
も可能である。
【００３６】図１０において、セルフリフレッシュ回路
オン・オフデコーダ１１４は信号Ｑ１−Ｑ７の２進数計
数値を受信し、リード１１８上へオン・オフ信号を発生
させる。スイッチ１００２から１０１４はそれぞれ２進
数信号Ｑ７−Ｑ１とＶｄｄとへつながれる。スイッチ１
０１６−１０２８はそれぞれ２進数信号Ｑ１−Ｑ７とＶ
ｓｓとへつながれる。スイッチ１００２−１０２８は必
要であればＤＲＡＭ３０と同じ集積回路上へ形成するこ
とができ、望ましくはヒューズまたは溶融する連結によ
って形成される。反ヒューズ（ａｎｔｉｆｕｓｅ）もま
た使用できる。リードのＶｄｄ、Ｖｓｓまたは２進数計
数値Ｑ１−Ｑ７への接続はオン・オフ信号１１８の選ば
れたタイミングを決定する。スイッチ１００２−１０１
４からの出力はＮＡＮＤゲート１０３０、インバータ１
０３２、及びＮＡＮＤゲート１０３４を経て伝搬し、Ｎ
ＡＮＤゲート１０３６のＹ入力を形成する。スイッチ１
０１６−１０２８の出力は、インバータ１０４０、ＮＡ
ＮＤゲート１０４２、インバータ１０４４、及びＮＡＮ
Ｄゲート１０４６を経てへ伝搬し、インバータ１０３６
へのＸ入力を形成する。
【００３７】図１１において、電力管理の検出及びラッ
チ回路１１２は２進数計数値Ｑ１−Ｑ７を受信してリー
ド１３０上へセルフリフレッシュ信号を発生させる。回
路１１２はそれぞれ２進数計数値Ｑ１−Ｑ７へつながれ
たスイッチ１１０２−１１１４を含む。スイッチ１１０
２−１１１４もまたＤＲＡＭ３０の半導体材料中に溶融
可能な連結または反ヒューズとして形成することが可能
である。それらは各々Ｖｄｄへもつながれている。スイ
ッチ１１０２−１１１４の出力は、ＮＡＮＤゲート１１
２０、インバータ１１２２、及びＮＡＮＤゲート１１２
４を経て伝搬し、ラッチ１１２６へのセット入力を形成
する。リード１４８上のイネーブル／リセット＿信号が
ラッチ１１２６へのリセット＿入力を供給する。ラッチ
１１２６の出力はリード１３０上へのセルフリフレッシ
ュ信号を形成する。
【００３８】開示された本発明はこのように、パーソナ
ルコンピュータがスリープモードに入るかスリープモー
ドに設定された時またはその期間中に、パーソナルコン
ピュータ中のデータを保持する処理を備えている。この
ことによりデータをディスクへ保存する必要がなくな
る。本処理は使用者のスリープモード指示を受信するこ
とを含み、それは使用者の方からボタンやスイッチを押
すという確定的な動作であってもよいが、一定の時間に
亘ってその携帯用コンピュータが使用されないという受
動的な動作であってもよい。このようにして、このパー
ソナルコンピュータは、そのダイナミックランダムアク
セスメモリ部に記憶されているすべてのデータをスリー
プモードの間保持しておくことができる。このことでデ
ータをディスクへ移動させることが不要になる。
【００３９】内部的にメモリコントローラを使用してい
るパーソナルコンピュータはダイナミックランダムアク
セスメモリ部に対してスリープモードを起動すべきこと
を指示する信号を発生させる。このスリープモード信号
に応答してダイナミックランダムアクセスメモリ部は電
力管理回路の動作によって内部的に制御されるダイナミ
ックメモリセルのセルフリフレッシュを実行する。
【００４０】このセルフリフレッシュは、電力管理回路
が内部の発振器の周波数を低減することのために通常の
リフレッシュ頻度よりも低速で発生する。電力管理回路
はまた、セルフリフレッシュを実現するために動作する
必要のある第１の回路群を本質的にメモリセルの１つの
行のリフレッシュ時にのみ動作させる。電力管理回路は
また、通常時に供給される電力をダイナミックランダム
アクセスメモリ部の第２の回路群から取り去る。この第
２の回路群は動作する必要のないもので、メモリセルの
行リフレッシュの間には電力を取り去られても構わな
い。
【００４１】以上説明してきた本発明はここに既述した
詳細とは異なる方法で実行することが可能である。例え
ば、同一チップ上の発振器の周波数を低減し、セルフリ
フレッシュのために必要でないＤＲＡＭの内部回路のい
くつかから電力を取り去るために異なる計数及び復号の
方式を採用してもよい。各行のリフレッシュの前後に特
定のリフレッシュサポート回路をターンオン・オフさせ
る特別なセルフリフレッシュ処理を別のやり方で実現す
る別の実施例も可能である。更に、１０マイクロ秒や１
００マイクロ秒といった時間の長さも異なる実施例では
要求される長さに変更することができる。
【００４２】更に、本発明はワード当たり１８データビ
ットで２５６Ｋワードを供給するように構成された４Ｍ
ビットのメモリアレイを有するＤＲＡＭに関連して説明
してきた。特許請求される本発明は、本特許請求の範囲
に包含されるその他の寸法及び構成のアレイを使用して
もよい。
【００４３】以上の説明に関して更に以下の項を開示す
る。 （１）コンピュータシステムであって： Ａ．前記コンピュータシステムの処理を実行する中央演
算処理装置、 Ｂ．前記中央演算処理装置によって処理すべきデータ
と、前記データの処理のための前記中央演算処理装置に
おいて使用されるべき命令とを保有するメモリ、 Ｃ．前記中央演算処理装置に付随して前記中央演算処理
装置による前記メモリへのアクセスを制御するために、
前記メモリに対してスリープモードを指示する信号を発
生するメモリコントローラ、及び Ｄ．メモリセルのアレイを含むダイナミックランダムア
クセスメモリ部を有する前記メモリであって、前記セル
がダイナミック型のものであり前記セル中に記憶されて
いるデータを保持するために一定の頻度でセルをグルー
プ毎にリフレッシュすることが必要なものであり、前記
ダイナミックランダムアクセスメモリ部が前記メモリセ
ルのリフレッシュをサポートするために動作することが
必要な第１の回路群と前記メモリセルのリフレッシュの
間に電力を取り去っても構わない第２の回路群とを含
み、前記ダイナミックランダムアクセスメモリ部が更に
スリープモードを指示する信号に応答して前記第１の回
路群を本質的にセルの１グループのリフレッシュ時のみ
に動作させ、前記第２の回路群から電力を取り去ること
によって前記メモリセルのセルフリフレッシュを実現す
るように動作するようになった前記メモリ、を含むコン
ピュータシステム。
【００４４】（２）第１項記載のコンピュータシステム
であって、前記セルのグループがセルの１つの行である
コンピュータシステム。
【００４５】（３）第１項記載のコンピュータシステム
であって、前記第１の回路群がダミーセル基準電圧発生
器回路を含んでいるコンピュータシステム。
【００４６】（４）第１項記載のコンピュータシステム
であって、前記第１の回路群がビットライン基準電圧発
生器回路を含んでいるコンピュータシステム。
【００４７】（５）第１項記載のコンピュータシステム
であって、前記第１の回路群がＶｂｂポンプ回路を含ん
でいるコンピュータシステム。
【００４８】（６）第１項記載のコンピュータシステム
であって、前記第２の回路群が浅いＶｂｂ検出器回路を
含んでいるコンピュータシステム。
【００４９】（７）第１項記載のコンピュータシステム
であって、前記前記第２の回路群が深いＶｂｂ検出器回
路を含んでいるコンピュータシステム。
【００５０】（８）第１項記載のコンピュータシステム
であって、前記第２の回路群が過電圧検出器回路を含ん
でいるコンピュータシステム。
【００５１】（９）第１項記載のコンピュータシステム
であって、前記第２の回路群が列経路回路を含んでいる
コンピュータシステム。
【００５２】（１０）第１項記載のコンピュータシステ
ムであって、前記電力管理回路が、２進数信号を発生さ
せる２進数カウンタ、第１及び第２のデコーダ回路であ
って両方が前記２進数信号を復号させ、また各々がそれ
ぞれの出力信号を発生させる第１及び第２のデコーダ回
路、及び２重周波数発振器であって前記２進数カウンタ
へ供給するクロック信号を発生させ前記２重周波数の１
つを指示する前記第２のデコーダ回路の出力信号を受信
する２重周波数発振器を含んでおり、前記第１のデコー
ダ回路の出力が前記第１の回路群を制御し、前記第２の
デコーダ回路の出力が前記第２の回路群を制御するコン
ピュータシステム。
【００５３】（１１）第１項記載のコンピュータシステ
ムであって、前記電力管理回路がアクティブ状態のＲＡ
Ｓ＿の不在によってＣＢＲリフレッシュを認識してから
約１０マイクロ秒後に前記第２の回路群から電力を取り
去るようになったコンピュータシステム。
【００５４】（１２）第１項記載のコンピュータシステ
ムであって、前記電力管理回路がアクティブ状態のＲＡ
Ｓ＿の不在によってＣＢＲリフレッシュを認識してから
約１００マイクロ秒後、前記メモリセルのリフレッシュ
をサポートするための前記第１の回路群を動作させるよ
うになったコンピュータシステム。
【００５５】（１３）第１項記載のコンピュータシステ
ムであって、前記電力管理回路がメモリセルの前記グル
ープをリフレッシュするための内部的リフレッシュパル
スを発生させるようになっており、また前記電力管理回
路が前記内部的リフレッシュパルスの前後に各１度Ｖｂ
ｂポンプ信号を発生させるようになったコンピュータシ
ステム。
【００５６】（１４）第１項記載のコンピュータシステ
ムであって、前記前記電力管理回路がメモリセルの前記
グループをリフレッシュするための内部的リフレッシュ
パルスを発生させるようになっており、また前記電力管
理回路がセルのグループをリフレッシュするための内部
的リフレッシュパルスの前後にそれぞれ選択的に前記第
１の回路群を動作させるようになったコンピュータシス
テム。
【００５７】（１５）第１項記載のコンピュータシステ
ムであって、前記前記第２の回路群がＶｄｄとＶｓｓの
電源リード間に接続されており、前記電力管理回路が前
記第２の回路群のうちの各回路から電力を取り去るよう
にＶｄｄ接続を別のＶｓｓ電源リードへ切り替えるため
のスイッチ回路を各々の第２回路に関して有しているコ
ンピュータシステム。
【００５８】（１６）第１項記載のコンピュータシステ
ムであって、前記コンピュータシステムがキーボード制
御回路、ディスプレイ制御回路、ディスク駆動回路、及
び前記中央演算処理ユニットと前記メモリ回路へつなが
れたＲＯＭ回路を含んでいるコンピュータシステム。
【００５９】（１７）セルフリフレッシュモードを備え
たダイナミックランダムアクセスメモリ部であって： Ａ．行と列をなして互いに接続されたセルのサブアレイ
の形に構成されて、記憶されたデータの保持のためにリ
フレッシュを必要とするダイナミックメモリセルの全体
アレイ、 Ｂ．前記セルのアレイへつながれて、前記メモリセルの
リフレッシュをサポートするために動作することが要求
される第１の回路群、 Ｃ．前記セルのアレイへつながれて、前記メモリセルの
リフレッシュの間は電力を取り去られても構わない第２
の回路群、及び Ｄ．前記第１と第２の回路群へつながれて、本質的にセ
ルの１つの行のリフレッシュ時のみに前記第１の回路群
を動作させ、前記第２の動作群からは電力を取り去るこ
とによって前記メモリセルのセルフリフレッシュを実現
するための電力管理回路、を含むダイナミックランダム
アクセスメモリ部。
【００６０】（１８）第１７項記載のメモリ部であっ
て、前記第１の回路群がダミーセル基準電圧発生器回路
を含んでいるメモリ部。
【００６１】（１９）第１７項記載のメモリ部であっ
て、前記第１の回路群がビットライン基準電圧発生器回
路を含んでいるメモリ部。
【００６２】（２０）第１７項記載のメモリ部であっ
て、前記第１の回路群がＶｂｂポンプ回路を含んでいる
メモリ部。
【００６３】（２１）第１７項記載のメモリ部であっ
て、前記第２の回路群が浅いＶｂｂ検出器回路を含んで
いるメモリ部。
【００６４】（２２）第１７項記載のメモリ部であっ
て、前記第２の回路群が深いＶｂｂ検出器回路を含んで
いるメモリ部。
【００６５】（２３）第１７項記載のメモリ部であっ
て、前記第２の回路群が過電圧検出器回路を含んでいる
メモリ部。
【００６６】（２４）第１７項記載のメモリ部であっ
て、前記第２の回路群が列経路回路を含んでいるメモリ
部。
【００６７】（２５）第１７項記載のメモリ部であっ
て、前記電力管理回路が、２進数信号を発生させる２進
数カウンタ、第１及び第２のデコーダ回路であって両方
が前記２進数信号を復号させ、また各々がそれぞれの出
力信号を発生させる第１及び第２のデコーダ回路、及び
２重周波数発振器であって前記２進数カウンタへ供給す
るクロック信号を発生させ前記２重周波数の１つを指示
する前記第２のデコーダの出力信号を受信する２重周波
数発振器を含んでおり、前記第１のデコーダ回路の出力
が前記第１の回路群を制御し、前記第２のデコーダ回路
の出力が前記第２の回路群を制御するメモリ部。
【００６８】（２６）第１７項記載のメモリ部であっ
て、前記電力管理回路がアクティブ状態のＲＡＳ＿の不
在によって前記メモリ部へ供給されるＣＢＲリフレッシ
ュを認識してから約１０マイクロ秒後に前記第２の回路
群から電力を取り去るようになったメモリ部。
【００６９】（２７）第１７項記載のメモリ部であっ
て、前記電力管理回路がアクティブ状態のＲＡＳ＿の不
在によって前記メモリ部へ供給されるＣＢＲリフレッシ
ュを認識してから約１００マイクロ秒後、前記メモリセ
ルのリフレッシュをサポートするための前記第１の回路
群を動作させるようになったメモリ部。
【００７０】（２８）第１７項記載のメモリ部であっ
て、前記電力管理回路がメモリセルの前記行をリフレッ
シュするための内部的リフレッシュパルスを発生させる
ようになっており、また前記電力管理回路が前記内部的
リフレッシュパルスの前後に各１度Ｖｂｂポンプ信号を
発生させるようになったメモリ部。
【００７１】（２９）第１７項記載のメモリ部であっ
て、前記前記電力管理回路がメモリセルの前記行をリフ
レッシュするための内部的リフレッシュパルスを発生さ
せるようになっており、また前記電力管理回路がセルの
グループをリフレッシュするための内部的リフレッシュ
パルスの前後にそれぞれ選択的に前記第１の回路群を動
作させるようになったメモリ部。
【００７２】（３０）第１７項記載のメモリ部であっ
て、前記前記第２の回路群がＶｄｄとＶｓｓの電源リー
ド間に接続されており、前記電力管理回路が前記第２の
回路群のうちの各回路から電力を取り去るようにＶｄｄ
接続を別のＶｓｓ電源リードへ切り替えるためのスイッ
チ回路を各々の第２回路に関して有しているメモリ部。
【００７３】（３１）パーソナルコンピュータ中のデー
タを保持する方法であって： Ａ．使用者からのスリープモードの指示を受信する工
程、 Ｂ．前記スリープモードの間、データをパーソナルコン
ピュータのダイナミックランダムアクセスメモリ部中に
保持する工程、 Ｃ．前記ダイナミックランダムアクセスメモリ部に対し
てスリープモードを実行すべきことを指示する信号を発
生させる工程、 Ｄ．前記ダイナミックランダムアクセスメモリ部に対し
てスリープモードを実行すべきことを指示する信号の生
成に応答して、前記ダイナミックランダムアクセスメモ
リ部中のダイナミックメモリセルのセルフリフレッシュ
を実行する工程であって、前記セルフリフレッシュの頻
度を通常のリフレッシュ頻度よりも低減させる工程と、
セルフリフレッシュを実行するために動作させることが
要求される第１の回路群を本質的にメモリセルの行のリ
フレッシュ時のみに動作させる工程を含むセルフリフレ
ッシュの実行工程、及び Ｅ．前記ダイナミックランダムアクセスメモリ部に対し
てスリープモードを実行すべきことを指示する信号の生
成に応答して、前記ダイナミックランダムアクセスメモ
リ部中に含まれてセルフリフレッシュの間は電力を取り
去られても構わない第２の回路群から通常時に供給され
ている電力を取り去る工程、を含む方法。
【００７４】（３２）第３１項記載の方法であって、前
記セルフリフレッシュの頻度を低減する工程が前記メモ
リ部中の発振器の周波数を低減することを含んでいる方
法。
【００７５】（３３）第３１項記載の方法であって、前
記第１の回路群を動作させる工程が前記メモリセルの行
のリフレッシュの前後にそれぞれ１度Ｖｂｂポンプを動
作させ、リフレッシュの間には動作させないことを含ん
でいる方法。
【００７６】（３４）第３１項記載の方法であって、前
記電力を取り去る工程が前記列経路から電力を取り去る
ことを含んでいる方法。
【００７７】（３５）第３１項記載の方法であって、前
記信号を発生させる工程が行番地ストローブが少なくと
も１０マイクロ秒間に亘って非アクティブであることに
よってＣＢＲリフレッシュ信号を発生させることを含ん
でいる方法。
【００７８】（３６）ＤＲＡＭ２０は、セルフリフレッ
シュのために必要でないＤＲＡＭ上の回路群１３４から
電力を取り去り、セルフリフレッシュのために必要な他
の回路群１２０をリフレッシュサイクルに時間的に相対
的にターンオン・オフさせる電力管理回路５６を備えて
いる。前記電力管理回路５６はカウンタ１０８と、前記
カウンタの２進数出力を復号する簡単なデコーダ回路１
１２及び１１４とを含む。
【図面の簡単な説明】
【図１】パーソナルコンピュータとして使用するように
構成されたコンピュータシステムのブロック図。
【図２】本発明の電力管理回路を含むＤＲＡＭの内部回
路のブロック図。
【図３】通常のＣＡＳ＿ビフォアＲＡＳ＿前ＣＡＳ＿リ
フレッシュサイクルのタイミング図。
【図４】本発明において使用されるスリープモードを指
示する信号のタイミング図。
【図５】本発明の電力管理回路のブロック図。
【図６】本発明において使用されるセルフリフレッシュ
カウンタの回路図。
【図７】本発明において特定の回路から電力を取り去る
ために使用される回路。
【図８】本発明においてＶｂｂポンプをターンオン・タ
ーンオフするために使用される回路のブロック図。
【図９】Ｖｂｂポンプ回路をターンオン・ターンオフす
る本発明のプロセスを使用してＤＲＡＭ中のデータのセ
ルフリフレッシュを実現するために使用される信号のタ
イミング図。
【図１０】本発明においてセルフリフレッシュを実現す
るために使用されるオン・オフデコード回路の回路図。
【図１１】本発明の電力管理の検出及びラッチ回路の回
路図。
【符号の説明】
２０ コンピュータシステム ２２ 中央演算ユニット ２４ キーボード制御 ２６ ディスプレイ制御 ２８ 電源 ３０ ダイナミックランダムアクセスメモリ（ＤＲ
ＡＭ） ３２ ディスク駆動装置 ３４ ＲＯＭ ３６ データバス ３８ 番地バス ４０ 制御バス ４２ キーボード ４４ リード ４６ ディスプレイ ４８ リード ５０ 電池 ５２ プラグ ５４ メモリコントローラ ５６ 電力管理回路 ５８ 行番地バッファ ６０ 列番地バッファ ６２ タイミング及び制御ブロック ６３ リード ６４ リード ６６ データ入力レジスタ ６８ データ出力レジスタ ７０ リード ７２ Ｉ／Ｏバッファ ７４ リード ７６ 列デコーダ ７８ リード ８０ リード ８２ 行デコーダ ８４ リード ８６ 全体アレイ ８８ アレイ部分 ９０ センス増幅器 ９２ 電圧発生器 ９４ クロック発生器 ９６ 電源オンリセット回路（ＰＯＲ） ９８ 試験回路 １００ 発振器回路 １０２ 基板バイアス発生器 １０４ Ｖｂｂポンプ回路 １０６ 電圧検出器 １０８ カウンタ １１０ リード １１２ 検出及びラッチ １１４ セルフリフレッシュ回路オン・オフデコー
ダ １１６ 内部的ＲＡＳ発生器 １１８ リード １２０ 第１の回路群 １２２ ダミーセル基準電圧発生器 １２４ ビットライン基準電圧発生器 １３０ リード １３２ スイッチ １３４ 第２の回路群 １３６ 浅いＶｂｂ検出器 １３８ 深いＶｂｂ検出器 １４０ 過電圧検出器 １４２ 列経路 １４４ リード １４６ セルフリフレッシュイネーブル／リセット
＿回路 １４８ リード １５０ リード １５２ リード １５４ リード ６０２−６１６ フリップフロップ ６２０，６２２ インバータ ６２４ ＡＮＤゲート ７０２ Ｐチャネルトランジスタ ７０４ Ｎチャネルトランジスタ ７０６，７０７ リード ８０２ ＮＡＮＤゲート ８０４ リード １００２−１０２８ スイッチ １０３０ インバータ １０３２ インバータ １０３４ ＮＡＮＤゲート １０３６ ＮＡＮＤゲート １０４０ インバータ １０４２ ＮＡＮＤゲート １０４４ インバータ １１０２−１１１４ スイッチ １１２０ ＮＡＮＤゲート １１２２ インバータ １１２４ ＮＡＮＤゲート １１２６ ラッチ
フロントページの続き (72)発明者 デビッド アール．ブラウン アメリカ合衆国テキサス州シュガーラン ド，レキシントン ブールバード 15700, アパートメント ナンバー 318 (72)発明者 ジム シー．ツォ アメリカ合衆国テキサス州シュガーラン ド，フェザートン コート 2410

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 コンピュータシステムであって： Ａ．前記コンピュータシステムの処理を実行する中央演
    算処理装置、 Ｂ．前記中央演算処理装置によって処理すべきデータ
    と、前記データの処理のための前記中央演算処理装置に
    おいて使用されるべき命令とを保有するメモリ、 Ｃ．前記中央演算処理装置に付随して前記中央演算処理
    装置による前記メモリへのアクセスを制御するために、
    前記メモリに対してスリープモードを指示する信号を発
    生するメモリコントローラ、及び Ｄ．メモリセルのアレイを含むダイナミックランダムア
    クセスメモリ部を有する前記メモリであって、前記セル
    がダイナミック型のものであり前記セル中に記憶されて
    いるデータを保持するために一定の頻度でセルをグルー
    プ毎にリフレッシュすることが必要なものであり、前記
    ダイナミックランダムアクセスメモリ部が前記メモリセ
    ルのリフレッシュをサポートするために動作することが
    必要な第１の回路群と前記メモリセルのリフレッシュの
    間に電力を取り去っても構わない第２の回路群とを含
    み、前記ダイナミックランダムアクセスメモリ部が更に
    スリープモードを指示する信号に応答して前記第１の回
    路群を本質的にセルの１グループのリフレッシュ時のみ
    に動作させ、前記第２の回路群から電力を取り去ること
    によって前記メモリセルのセルフリフレッシュを実現す
    るように動作するようになった前記メモリ、を含むコン
    ピュータシステム。
  2. 【請求項２】 パーソナルコンピュータ中のデータを保
    持する方法であって： Ａ．使用者からのスリープモードの指示を受信する工
    程、 Ｂ．前記スリープモードの間、データをパーソナルコン
    ピュータのダイナミックランダムアクセスメモリ部中に
    保持する工程、 Ｃ．前記ダイナミックランダムアクセスメモリ部に対し
    てスリープモードを実行すべきことを指示する信号を発
    生する工程、 Ｄ．前記ダイナミックランダムアクセスメモリ部に対し
    てスリープモードを実行すべきことを指示する信号の生
    成に応答して、前記ダイナミックランダムアクセスメモ
    リ部中のダイナミックメモリセルのセルフリフレッシュ
    を実行する工程であって、前記セルフリフレッシュの頻
    度を通常のリフレッシュ頻度よりも低減させる工程と、
    セルフリフレッシュを実行するために動作させることが
    要求される第１の回路群を本質的にメモリセルの行のリ
    フレッシュ時のみに動作させる工程を含むセルフリフレ
    ッシュの実行工程、及び Ｅ．前記ダイナミックランダムアクセスメモリ部に対し
    てスリープモードを実行すべきことを指示する信号の生
    成に応答して、前記ダイナミックランダムアクセスメモ
    リ部中に含まれてセルフリフレッシュの間は電力を取り
    去られても構わない第２の回路群から通常時に供給され
    ている電力を取り去る工程、を含む方法。
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