JP2002516452A - 同時にアクセスおよびリフレッシュ動作を行うダイナミックランダムアクセスメモリシステムならびにその使用方法 - Google Patents

Abstract

(57)【要約】 第１および第２のワード線（３０３ａおよび３０３ｂ）に連結された各行のセルにおける２トランジスタ−１キャパシタメモリセル（３０１）の行および列のアレイ（２０１）、ならびに一組のビット線（３０２ａおよび３０２ｂ）に連結された各列のセルを含むメモリ（２００）。リフレッシュ回路機構（２０８）は、第１のワード線（３０３ａ）に加え選択された該行を起動し、その行のセル（３０１）を、各列のビット線のうち第１のビット線（３０２ａ）を介してリフレッシュする。データアクセス回路機構（２０２および２０４）は、実質的に同時に、第２の選択された行の第２の該ワード線（３０３ｂ）を起動し、対応する列のビット線のうち第２のビット線を介して、第２の行の選択されたセルにアクセスする。

Description

【発明の詳細な説明】

（発明の技術分野） 本発明は、該して電子メモリに関し、より詳細には、同時にアクセスおよびリ
フレッシュ動作を行うダイナミックランダムアクセスメモリシステムならびにそ
の使用方法に関する。

【０００１】 （発明の背景） ダイナミックランダムアクセスメモリ（ＤＲＡＭ）は、パーソナルコンピュー
タ（ＰＣＳ）のようなほとんどのアプリケーションにおいて用いられるメモリの
主要な種類である。例えばスタティックランダムアクセスメモリ（ＳＲＡＭ）と
比べると、ＤＲＡＭはより安価で、実質的により少ない電力を消費し、ならびに
同じチップ空間においてより多くのビット（すなわちより高いセル密度）を提供
する。ＤＲＡＭは、通常それらの、節電機能および高いセル密度が速度よりも重
大であるメモリサブシステム（例えばシステムメモリおよびディスプレイフレー
ムバッファ）を構成するために用いられる。ほとんどのコンピューティングシス
テムでは、これらのサブシステムがシステムアーキテクチャの多くを占めるため
、ＤＲＡＭが市場におけるメモリデバイスの一般的な種類となった。

【０００２】 それらの顕著な利点にも関わらず、ＤＲＡＭはまた、これらの構成および動作
されなければならない様式のせいで、大きな規制の対象にもなる。詳細には、各
セルがキャパシタ上に充電する際にデータを格納する（すなわち、論理１として
予め決められた電圧に充電し、論理０として約０ボルトに放電する）ことから、
あるビット（特に論理１ビット）が所定のセル内に格納され得る時間の長さは、
電荷を保持するキャパシタ能力の関数である。電荷保持（ひいてはデータ保全性
）は、それ自体電荷漏れの関数である。

【０００３】 ２つの特定的な電荷漏れメカニズムが、ここでの説明の目的として考慮される
。第１のメカニズムでは、十分なキャパシタンスをもつ小さなキャパシタを作製
するために用いられる高い誘電性層の損失が大きいため、キャパシタ格納プレー
トからプレートへの漏れが起こる。第２に、セルの格納プレート上の電荷は、ト
ランジスタオフ状態の間にパストランジスタを介して戻って漏れる（「閾値下漏
れ」）。ローバストなＤＲＡＭ設計においては、これらの問題の各々に取り組ま
なければならない。

【０００４】 ほとんど全てのＤＲＡＭは、電荷がキャパシタから漏れると劣化するデータ保
全性を、メモリセルの周期的リフレッシュを介して論理１データの電圧をフル格
納電圧へ戻して維持する。このことは、単にセルアレイにおけるセル内のデータ
を行毎に読み出し、復元することにより行われる。リフレッシュスキームに依存
して、アレイまたはサブアレイにおける全ての行は、単一のシーケンスにおける
行を介するステッピング、あるいは、読み出しもしくは書き込み動作と書き込み
動作との間のアレイにおける行のより小さなグループのリフレッシュを分配する
ことにより、リフレッシュされ得る。任意の事象において、リフレッシュはＤＲ
ＡＭの性能に重大な衝撃を与え得る。とりわけリフレッシュは、読み出しおよび
書き込みとして利用することのできるメモリサイクルを消費し、行のリフレッシ
ュ毎に、新たなプレチャージ／アクティブサイクルを必要とする。リフレッシュ
に用いられる各サイクルにより、プレチャージされている行を含むアレイまたは
サブアレイは、読み出しおよび書き込みアクセスに利用できない。リフレッシュ
の問題点は、高密度デバイスを意図するときに悪化していくため、システムがメ
モリにアクセスし得る時間を低減することなく、リフレッシュ期間がアレイ全体
をリフレッシュし得るように低減されなければならない。

【０００５】 データの保全性がより長い時間的期間の間維持され得、それにより要求される
リフレッシュ間の期間が相応して長くなるように、セル漏れを最少化するための
試みがなされてきた。一つの方法は、セルが閾値下漏れを低減するために存在し
ている基板をバイアスすることである。ｎチャネルパストランジスタの場合を考
える。トリプルウェルプロセスにおいて、ＤＲＡＭセル（および格納キャパシタ
）アレイ内のｎチャネルパストランジスタは、それ自体はｎ型ウェル内に存在し
ている、隔離されたｐ型ウェル内に存在する。ｎ型ウェルは、予めｐ型基板内に
形成されている。その中にセルが存在するｐ型ウェルは、接地基板に対して陰極
電圧Ｖ_BB（典型的には−１ｖ前後である）によりバイアスされる。このことは、
効率的に、セルパストランジスタの閾値電圧を上げ、閾値下漏れを中断させる。
分離されたｐウェルは、セルアレイをバイアスすることが接地基板を有する周辺
回路の性能を低下させないように、アレイを周辺から隔離するために用いられる
。隔離されたｐウェルなしに、基板をバイアスすることはまた、高性能周辺回路
内のトランジスタの閾値を上げ、そしてこれらの性能を劣化させる。

【０００６】 バイアス電圧Ｖ_BBを生成する充電ポンプ（ｃｈａｒｇｅ ｐｕｍｐ）に伴うト
リプルウェルプロセスは、実施することが難しく、費用がかかる。それらを排除
する能力は、従来技術に対して実質的な利点を提供し、ＤＲＡＭ技術における実
質的な飛躍を意味する。さらに、隔離されたｐウェル、およびそれに相応して介
在するｎウェルの排除により、セルアレイの製作プロセスがチップ上の残りの回
路機構（特に、周辺にある高性能回路機構）のものとの互換性がより高まる。

【０００７】 ＤＲＡＭセル密度が増加すると、セルサイズ、およびそれに相応して格納キャ
パシタサイズは縮小されなければならない。キャパシタサイズは、キャパシタ誘
電性材料の関数であり、より高い誘電率の材料が選択されると、より高いキャパ
シタンスがユニットエリア毎に達成され得る。高誘電性材料はより小さなキャパ
シタの製作を可能にするが、そのような材料はそれらの物理的性質のために漏れ
やすく、より高い率でリフレッシュされなければならない。一方、低い誘電率の
材料は、漏れにくいが、より大きなキャパシタプレートの使用が強いられる。結
果として、トレンチ型、スタック型、および他の複合型キャパシタ構造が、より
低い誘電率、より低い漏れ材料の使用を可能にするために開発されてきており、
このことは結果的にキャパシタプレートサイズを増大させるが、それでもなおセ
ルの全体的なサイズを小さくする。

【０００８】 従って、ＤＲＡＭアレイの効果的なリフレッシュを支持する回路、システムお
よび方法の必要性が生じる。そのような回路、システムおよび方法は、トリプル
ウェルプロセスおよび関連の充電ポンプが排除され得るように、十分にロバスト
であるべきである。さらに、より小さなメモリセルの構成における、漏れやすい
、高誘電性材料を用いる能力もまた、対処されるべきである。

【０００９】 （発明の要旨） 本発明の原理における１つの実施形態によると、メモリは、２トランジスタ−
１キャパシタメモリセルの行および列のアレイ、第１および第２のワード線に結
合されている各行のセル、ならびに一組のビット線に結合されている各列のセル
を含む。選択された行の該第１のワード線を起動し、該列の各々の該ビット線の
うち第１のビット線を介して、選択された行のセルをリフレッシュするためのリ
フレッシュ回路機構もまた開示されている。データアクセス回路機構は、実質的
に同時に、行のうち第２の行の第２のワード線を起動し、対応する列のビット線
のうち第２のビット線を介して、第２の行の選択されたセルにアクセスするため
に提供される。本発明の原理における別の実施形態によると、行および列におい
て配列されている、複数の漏れメモリセルを含むメモリが開示されており、ここ
で行Ｊは一組のワード線ＷＬ_jＡおよびＷＬ_jＢを備え、ならびに列Ｉは一組のビ
ット線ＢＬ_iＡおよびＢｌ_iＢを備え、ここでＩおよびＪは整数である。センス増
幅器Ｓ_iＡは列Ｉのビット線ＢＬ_iＡに結合され、センス増幅器Ｓ_iＢは列Ｉのビ
ット線ＢＬ_iＢに結合される。アクセス回路機構は、行Ｊ上のセルに、ワード線
ＷＬ_iＢ、ビット線ＢＬ_iＢおよびセンス増幅器Ｓ_iＢを用いて選択的にアクセス
する。リフレッシュ回路機構は、セルの行ｊをワード線ＷＬ_jＡ、ビット線ＢＬ_i Ａおよびセンス増幅器Ｓ_iＡを用いてリフレッシュする。

【００１０】 本発明の原理は、また２トランジスタ−１キャパシタメモリセルの行および列
のアレイ、第１および第２のワード線に結合された各行のセル、ならびに第１お
よび第２のビット線（各ビット線はセンス増幅器に結合されている）に結合され
た各列のセルを有するメモリを動作する方法において実現される。アレイ内のセ
ルは、第１の行の第１のワード線を起動して、アレイ内の第１の行を選択するこ
とによりアクセスされ、そして第１の行内の選択されたセルに、選択されたセル
を含む列の第１のビット線を介してアクセスする。選択されたセルのアクセス動
作とアレイ内の第２の行の少なくとも一つがリフレッシュされるのとは、実質的
に同時である。アレイ内の少なくとも１つの第２のセルの第２のワード線が起動
され、少なくとも１つの第２の列におけるセル内のデータは、アレイ内の第２の
ビット線および列の第２のビット線に結合されたセンス増幅器を用いて復元され
る。

【００１１】 本発明の教示は、ＤＲＡＭ技術における実質的な前進的飛躍を提供する。特に
、リフレッシュ率は従来のＤＲＡＭに対して大きく増加され得、プレーナ形キャ
パシタ（ｐｌａｎａｒ ｃａｐａｃｉｔｏｒ）を用いて小さなメモリセルを使用
することを可能にする。より高いセル漏れの度合いが許容されることから、ＤＲ
ＡＭデバイスの製作において現在用いられているトリプルウェルプロセス（およ
びそれに対応した充電ポンプ）が排除され得る。さらに、リフレッシュのために
要求されるシステムオーバーヘッドは、実質的に低減または排除され得る。

【００１２】 本発明およびその利点のより完全な理解のために、ここで添付の図面を参照し
ながら以下に説明する。

【００１３】 （発明の詳細な説明） 本発明の原理およびその利点は、本願の図面の図１〜図５に図示する実施形態
を参照することにより最も良く理解される。図中、同じ参照符号は同じ部分を示
す。図１Ａおよび図１Ｂは、それぞれ、パーソナルコンピュータ（ＰＣＳ）が備
えているような典型的なアーキテクチャである、２つの基本システムアーキテク
チャ１００Ａおよび１００Ｂを示す。これら基本アーキテクチャについてさまざ
まな変形例があるが、図１Ａおよび図１Ｂは、ほとんどのＰＣＳの基本構造およ
び動作を説明するのに適している。システム１００Ａおよび１００Ｂの両方が、
単一の中央処理ユニット１０１、ＣＰＵローカルデータバス１０２、ＣＰＵロー
カルアドレスバス１０３、外部（Ｌ２）キャッシュ１０４、コア論理／メモリコ
ントローラ１０５、およびシステムメモリ１０６を含む。システム１００Ａにお
いて、周辺機器１０８は、バス１０７を介して、コア論理／メモリコントローラ
１０５に直接結合される。この場合、バス１０７は、好適には、周辺コントロー
ラインターフェース（ＰＣＩ）バスであるが、あるいは、バス１０７は、当業者
に公知のＩＳＡ、一般、または特別目的バスであり得る。システム１００Ｂにお
いて、コア論理／メモリコントローラ１０５は、再びバス１０７に結合される。
ＰＣＩバスブリッジは、次にバス１０７をＰＣＩバス１１０にインターフェース
させ、ＰＣＩバス１１０には周辺機器１１１が結合される。外部デバイスまたは
システム（図示せず）から周辺機器１１１へのアクセスのために、さらなるバス
１１２が提供される。このバス１１２は、ＩＳＡ、ＰＣＩ、ＶＥＳＡ、ＩＤＥ、
一般、または特別目的バスであり得る。

【００１４】 単一のＣＰＵシステム１００Ａおよび１００Ｂにおいて、ＣＰＵ１０１は、動
作システムおよびアプリケーションソフトウェアと共に、システム１００の動作
全体を制御する「マスター」である。他のもののうち、ＣＰＵ１０１は、数値処
理およびワードプロセッシングを含むさまざまなデータ処理機能を実行し、グラ
フィックデータを生成し、そして、システム管理全体を実行する。ＣＰＵ１０１
は、例えば、Ｉｎｔｅｌ Ｐｅｎｔｉｕｍ^TMクラスマイクロプロセッサ等の複合
命令セットコンピュータ（ＣＩＳＣ）、Ａｐｐｌｅ ＰｏｗｅｒＰＣ^TMマイクロ
プロセッサ等の縮小命令セットコンピュータ（ＲＩＳＣ）、または超長命令ワー
ド（ＶＬＩＷ）マシンであり得る。

【００１５】 ＣＰＵ１０１は、ＣＰＵローカルアドレスならびにデータバス１０２および１
０３を介してシステム１００の残りの部分と通信し、データバス１０２および１
０３の各々は、例えば、当業者に公知の、特別バスまたは一般バスであり得る。

【００１６】 コア論理／メモリコントローラ１０５は、ＣＰＵ１０１の指示下で、バス１０
７および／またはＰＣＩバスブリッジ１０９を介して、ＣＰＵ１０１、システム
メモリ１０５、および周辺機器１０８／１１１の間でのデータ、アドレス、制御
信号および命令の交換を制御する。コア論理／メモリコントローラにより、タス
クをＣＰＵからシフトさせることができ、これにより、ＣＰＵは、他のＣＰＵ集
約型タスク（ＣＰＵ−ｉｎｔｅｎｓｉｖｅ ｔａｓｋ）を処理できるが、ＣＰＵ
は、常に、コア論理／メモリコントローラ１０５に優先し、より高い優先度のタ
スクの実行を開始し得る。

【００１７】 コア論理およびメモリコントローラは、ＰＣ産業において幅広く利用可能であ
り、それらの選択および応用は当業者に周知である。メモリコントローラは、独
立デバイスであるか、または、コア論理として同じチップセットに組み込まれる
かのいずれかであり得る。メモリコントローラは、通常、ＳＣＬＫ（システムク
ロック）、／ＲＳＡ、／ＣＡＳ、Ｒ／Ｗ、およびバンク選択等の、メモリクロッ
クおよび制御信号の生成を行い、セルリフレッシュの監視および制御を行う。メ
モリコントローラはまた、ページのシーケンスにアクセスするための、いくつか
のアドレス生成能力を有し得る。

【００１８】 コア論理は、通常、典型的には「アドレスおよびシステムコントローラ集約型
」である１個以上のチップならびに典型的には「データ集約型」である１個以上
のチップを有するチップセットを含む。他のもののうちで、アドレス集約型チッ
プは、ＣＰＵ１０１をアドレスバス１０３とインターフェースさせ；キャッシュ
タグ、セット連想型キャッシュタグ、および、キャッシュコヒーレンス（ｃａｃ
ｈｅ ｃｏｈｅｒｅｎｃｙ）を補償するために必要な他のデータを含む、キャッ
シュコヒーレンスを維持し；キャッシュ「バススヌーピング」を実行し；システ
ムメモリまたはキャッシュ内のＤＲＡＭに要求される制御信号を生成し；そして
、一般管理トランザクションを制御する。データ集約型チップは、通常、ＣＰＵ
１０１をデータバス１０２とインターフェースさせ；サイクル完了応答（ｃｙｃ
ｌｅ ｃｏｍｐｌｅｔｉｏｎ ｒｅｓｐｏｎｓｅ）を発行し；それらのサイクル
が不完全である場合に動作を中止し；そして、バス１０２のデータパスの調停を
行う。

【００１９】 ＣＰＵ１０１は、コア論理／メモリコントローラ１０５と、または外部（Ｌ２
）キャッシュ１０４を介して、直接に通信し得る。Ｌ２キャッシュ１０４は、例
えば、２５６Ｋバイトの速さのＳＲＡＭデバイスであり得る。通常、ＣＰＵはま
た、１６キロバイトまでのオンチップ（Ｌ１）キャッシュを維持する。

【００２０】 ＰＣＩバスブリッジ１０９等のＰＣＩバスブリッジはまた、当業者に周知であ
る。典型的なＰＣにおいて、ＣＰＵは、システム全体についてのバスマスターで
あり、したがって、ＰＣＩバスブリッジ等のデバイスは、ＣＰＵのコマンドに基
づいて動作するスレイブデバイスである。

【００２１】 周辺機器１０７／１１１は、ディスプレイコントローラおよび関連するフレー
ムバッファ、フロッピードライブコントローラ、ディスクドライブコントローラ
、および／またはモデムを含み得る。但し、ここではいくつかの名前を挙げたに
すぎない。

【００２２】 図２は、本発明の教示を具体化した、ＤＲＡＭメモリ２００の高レベル機能ブ
ロック図である。メモリ２００は、図１Ａおよび図１Ｂに示す例示的処理環境の
いずれかにおける、システムメモリ１０６等のアプリケーションに適している。
メモリ２００の多くの他のアプリケーションが可能である。

【００２３】 メモリ２００は、サブアレイ２０１ａおよびサブアレイ２０１ｂの対として構
成されたアレイ２０１（集合的にアレイ２０１と呼ぶ）を含む。サブアレイ２０
１ａおよびサブアレイ２０１ｂの各々が、ＤＲＡＭセルの行および列を含む。セ
ルの各行は少なくとも２つの導電性ワード線に関連し、セルの各列は少なくとも
２つの導電性ビット線に関連する。この独自の二重ビット線／二重ワード線アプ
ローチについて、以下に詳細に説明する。

【００２４】 通常、アクセスの間に、アレイ２０１内のセルの行は、行デコーダ２０２ａま
たは２０２ｂの一方により、受け取られた行アドレスに応答して選択される。所
定のデコーダは、その行に関連する導電性ワード線の対の一方を活性化する。デ
ータは、受け取られた列アドレスに応答して、対応する列および列デコーダ２０
４に関連するビット線の対の一方を介して、この行に沿って、各選択されたセル
に入力されるか、または、そのセルから出力される。

【００２５】 読み出しの間に、セルの活性状態にある行全体からのデータが、センス増幅器
２０３によりセンスおよびラッチされる。説明を目的として、ビット線は、オー
プンビット線（ｏｐｅｎ−ｂｉｔｌｉｎｅ）の様態で、センス増幅器２０３に結
合され、相補ビット線がそれぞれサブアレイ２０１ａおよび２０１ｂに配置され
る。好適には、所定の列の各対のビット線の各ビット線は、センス増幅器ブロッ
ク２０３内の専用センス増幅器と関連する。列デコーダ２０４は、受け取られた
列アドレスに応答して、（例えばビット、バイト、またはワードの）所望のデー
タを、活性状態の行に沿った適切な位置に対応するセンス増幅器２０３から、読
み出しバッファ（ブロック２０７）に選択的に渡す。書き込みの間に、データは
、活性状態の行に沿って、書き込みバッファ（ブロック２０７）により、直接行
デコーダ２０４を介して、列アドレスによってアドレスされた位置に転送される
。（本来、センス増幅器２０３内のデータは上書きされる。） 図示した実施形態において、列デコーダ２０４によって渡されたデータは、Ｙ
本の対応する多重化されたアクセスアドレス線（ＡＤＤ［０：Ｙ］）において受
け取られた行および列アドレスに応答して、Ｚ本のアクセスデータ入力／出力線
（ＤＱ［０：Ｚ］）を介して、デバイス２００へ選択的に入力、またはデバイス
２００から選択的に出力される。集合的に、アクセスデータ線およびアクセスア
ドレス線は、アクセスポート２０５を含む。

【００２６】 外部／ＲＡＳの立ち下がりエッジにおいて、行アドレスは、多重化されたアド
レス線を介して、ブロック２０７内のアドレスラッチにラッチされる。外部／Ｃ
ＡＳの立ち下がりエッジにおいて、少なくとも１つの列アドレスが、アクセスア
ドレス線を介して同時にラッチされる。（ページおよびバーストモードアクセス
について、列アドレスは、外部で生成され、かつ、外部／ＣＡＳで入力され得る
か、もしくは、内部で生成され得る。）外部／ＲＡＳはまた、セルの各列に関連
する２つのビット線のうち、一方のビット線のみのプレチャージの時間を決定す
る。（以下に説明するように、各列の他のビット線は、リフレッシュのために使
用され、かつ、内部／ＲＡＳ信号またはクロックに基づくプレチャージタイミン
グを有する。） ブロック２０７は、通常、従来の入力／出力回路を含む。入力／出力回路は、
読み出しおよび書き込みバッファ、アドレスラッチ、電力分配回路、およびクロ
ック発振回路を含む。ＤＲＡＭ２００が同期型ＤＲＡＭである場合、ＤＲＡＭ２
００は、全体のタイミングを制御する、同期型ＤＲＡＭマスタークロック（ＳＣ
ＬＫ）を含む。

【００２７】 ＤＲＡＭ２００はさらに、リフレッシュ／プレチャージコントローラ２０８、
プレチャージ回路２０９、およびマルチプレクサ２１０を内部に含む。集合的に
、この回路により、アレイ内のセル内の選択された行内のデータを、同じアレイ
内の他の選択された行へのデータアクセスで、同時にリフレッシュすることが可
能になる。さらに、行全体が読み出され、そして、リフレッシュの間に再び格納
される（つまり、リフレッシュの間にページングおよびバースティングが行われ
ない）ので、／ＲＡＳ活性期間は、比較的短くなり得る。したがって、リフレッ
シュビット線のプレチャージを制御する内部／ＲＡＳは、外部／ＲＡＳと非同期
で実行されるのみならず、より高い周波数で実行され得る。

【００２８】 図３は、サブアレイ２０１ａおよび２０１ｂの一部、および対応するセンス増
幅器を示す。詳細には、図３は、ｍ行×ｎ列アレイの、３つの例示的物理列（列
０、列１、および列ｎ）ならびに２つの例示的行（行０および行１）を示す。こ
こで、半分の行は、サブアレイ２０１ａおよび２０１ｂの各々に配置されている
。実際のインプリメンテーションにおいて、行および列の数はずっと多く、この
アレイは、例えば１０２４行×１０２４列（つまりｍ＝ｎ＝１０２４）以上であ
り得る。

【００２９】 図示した図３の実施形態において、オープンビット線構成が用いられるが、折
り返しビット線アプローチ（ｆｏｌｄｅｄ ｂｉｔｌｉｎｅ ａｐｐｒｏａｃｈ
）も選択され得る。各サブアレイ２０１内の各セル３０１は、ビット線３０２ａ
および３０２ｂ（ＢＬ_iＡおよびＢＬ_iＢで示す。ここでｉは０とｎとの間の行の
数である）の対、ならびに、ワード線３０３ａおよび３０３ｂ（ＷＬ_jＡおよび
ＷＬ_jＢで示す。ここでｊは０とｍとの間の列の数である）の対に結合される。
各行の各ビット線３０２ａ／３０２ｂは、対応する専用センス増幅器３０４ａま
たは３０４ｂに結合され、同じセンス増幅器３０４に結合されたサブアレイ２０
１ａおよび２０１ｂの対応するビット線は相補的である。図示のために、偶数番
号のワード線の対３０３をサブアレイ２０１ｂ内に示し、奇数番号の対をサブア
レイ２０１ａ内に示す。

【００３０】 セル３０１は、好適には、図４に示した、２トランジスタ−１キャパシタ（２
Ｔ−１Ｃ）セルとして構成される。説明を目的として、ワード線ＷＬ₀Ａおよび
ＷＬ₀Ｂならびにビット線ＢＬ₀ＡおよびＢＬ₀Ｂの交差部のセルを参照のために
示す。各セルは、ＷＬ₀Ａに印加された活性（ハイ）電圧に応答して、ビット線
データ格納キャパシタ４０２の第１のプレートをビット線ＢＬ₀Ａに結合する第
１のパストランジスタ４０１ａを含む。第２のパストランジスタ４０１ｂは、同
様に、活性（ハイ）電圧がワード線ＷＬ₀Ｂ上に存在する場合、格納キャパシタ
４０２をビット線ＢＬ₀Ｂに選択的に結合する。同じ「格納キャパシタ」を共有
する両方のパストランジスタが、同時に「オン」されない。セル３０１およびそ
の利点についての完全な説明のために、ここで、同時係属であり、同時譲渡され
た、１９９７年８月１５日に出願された「ＬＯＷ ＬＡＴＥＮＣＹ ＤＲＡＭ
ＣＥＬＬ ＡＮＤ ＭＥＴＨＯＤ ＴＨＥＲＥＦＯＲ」（代理人事件整理番号第
１７２００−Ｐ０１１ＵＳ）というタイトルの特許出願シリアル番号第０８／９
１１，７３７号、および１９９８年１月３０日に出願された「ＬＯＷ ＬＡＴＥ
ＮＣＹ ＭＥＭＯＲＩＥＳ ＡＮＤ ＳＹＳＴＥＭＳ ＵＳＩＮＧ ＴＨＥ Ｓ
ＡＭＥ」（代理人事件整理番号第１７２００−Ｐ０１４ＵＳ）というタイトルの
特許出願シリアル番号第０９／０１６，５５９号を参照する。なお、両出願を本
明細書中で参考として援用する。

【００３１】 本発明の原理によると、アレイ２０１内の選択された行がアクセスされ得る一
方で、他の選択された行は同時にリフレッシュされる。通常、同時アクセスおよ
びリフレッシュ動作は、アクセスポート２０５を介したデータアクセスのために
、各列の１本のビット線および各行の１本のワード線を用い、内部リフレッシュ
／プレチャージコントローラ２０８の制御下でリフレッシュを行うために、各列
の残りのビット線および各行の残りのワード線を用いることにより達成され得る
。他の構成も可能であるが、説明を簡単にするために、リフレッシュのためにリ
フレッシュコントローラ２０８によって内部で生成されたアドレスは、もっぱら
ワード線ＷＬ_jＡにアクセスするために復号化され、リフレッシュは、ビット線
ＢＬ_jＡおよび対応するセンス増幅器３０４ａによって達成される。結果的に、
アクセスポート２０５において受け取られたアドレスは、センス増幅器３０４ｂ
を介してもっぱらワード線ＷＬ_jＢおよびビット線ＢＬ_jＢにアクセスするために
復号化される。

【００３２】 ここで、メモリ２００の動作を、簡略化された概念的タイミング図である図５
を参照して説明し得る。／ＲＡＳおよび／ＣＡＳを用いる従来の動作スキームを
示すが、本発明が教示する全ての実施形態でこれらのストローブが要求されるわ
けではない。例えば、同期型の実施形態において、全てのタイミングは、システ
ムクロック（ＳＣＬＫ）のみに基づき得る。

【００３３】 ／ＲＡＳの立ち下がりエッジにおいて、行アドレスがラッチイン（ｌａｔｃｈ
ｉｎ）されて、所望のデータアクセスが実行されている行に関連するワード線
をＷＬ_jＢ選択する。選択された行は、アレイ２０１内の任意の行であり得る。
説明を目的として、行１がアクセスのために選択されたとする。／ＲＡＳがロー
に遷移したすぐ後に、ワード線ＷＬ₁Ｂがハイに遷移し、行１の各セル３０１の
パストランジスタ４０１ａがオンされ、その行についてのキャパシタ４０２が、
ビット線ＢＬ_jＢを介したアクセスに利用可能である。

【００３４】 読み出しのために、セル３０１の選択された行全体からのデータがセンス増幅
器３０４ｂによってセンスおよびラッチされる。行１が選択された場合、サブア
レイ２０１ａのビット線ＢＬ_jＢは、センス増幅器にデータを搬送し、そして、
サブアレイ２０１ｂのビット線ＢＬ_jＢは、センシングのための相補ビット線と
して使用される。書き込みの間に、センス増幅器３０４ｂ内のデータは、新たな
データとして上書きされ、書き込みバッファ２０７から駆動される。

【００３５】 ／ＣＡＳの立ち下がりエッジ毎に、列アドレスはアクセスポート２０５のアド
レス線を介してラッチインされ、データのワードが、アクセスポートＤＱ０のデ
ータ線を介して、アドレスされた列のセンス増幅器３０４ｂへ、または、センス
増幅器３０４ｂから転送される。（／ＣＡＳはまた、チップ上で生成され得る。
）データの各ワードの幅は設計事項であり、例えば、１６個のデバイスにより、
列アドレス（／ＣＡＳサイクル）毎に１６ビットがアクセスされる。／ＲＡＳが
ローである間にページインまたはページアウトされるワードの数は、アプリケー
ションに応じて、１から行あたりのワードの最大個数までの間で変動し得る。こ
の例において、リフレッシュ／プレチャージコントローラ２０８により、アクセ
スポート２０５を介して行われるいずれのデータアクセスからも独立して、リフ
レッシュが実行される。図５に示すように、内部／ＲＡＳ信号または同様にクロ
ックが、データアクセスを制御する外部で生成された信号と非同期のリフレッシ
ュタイミングを制御する。説明のために、リフレッシュ動作は内部／ＲＡＳ信号
によって調節されている。

【００３６】 内部／ＲＡＳがハイである各期間内に、リフレッシュ／プレチャージコントロ
ーラ２０８およびプレチャージ回路２０９は、アレイ２０１のビット線ＢＬ_jＡ
をプレチャージする。次に、内部／ＲＡＳの立ち下がりエッジにおいて、活性リ
フレッシュ期間が始まる。リフレッシュ／プレチャージコントローラ２０８は、
アレイ２０１内の任意の行へのリフレッシュ行アドレスを生成する。具体的には
、このリフレッシュ行アドレスは、リフレッシュされる行のワード線ＷＬ_jＡを
選択する。例えば、行０のワード線ＷＬ₀Ａを選択するとする。行アドレスが復
号化され、ワード線ＷＬ₀Ａが活性化され、そして、セルの各々のパストランジ
スタ４０１ａ、行０に沿った行セルがオンされる。次に、行０に格納されたデー
タが読み出され、センス増幅器３０４ａにより、ビット線ＢＬ₀Ａを介して再格
納される。次に、ビット線ＢＬ₀Ａは、戻されてプレチャージされる。これらの
行リフレッシュサイクルは、アクセスポートおよび外部／ＲＡＳタイミングによ
って実行されるデータアクセスから実質的に独立して、連続的に実行され得る。

【００３７】 コントローラ２０８は、数あるスキームのうちのいずれか１つを用いてビット
線をリフレッシュし得る。例えば、カウンタを用いて行アドレスを単純に連続し
て生成し、そして、行０から始まる順序で、全アレイ２０１内の行をリフレッシ
ュし得る。あるいは、リフレッシュは、サブアレイ上で、サブアレイ毎に、分配
されたブロック毎に、さらには、分配された行毎に行われ得る。

【００３８】 本発明の教示の主要な利点は、他の行がアクセスされる間に、１つ以上の行が
リフレッシュされ得るので、具体化されたデバイスは極めて速く動作し得る。特
に、リフレッシュレートは、従来のＤＲＡＭデバイスと比べて著しく向上され得
る。向上されたリフレッシュレートは、ＤＲＡＭセルアレイ内のデバイスについ
てのより高い許容漏洩レート（ｌｅａｋａｇｅ ｒａｔｅ）を提供する。したが
って、より小さなプラナー格納キャパシタ４０２を形成するのにより高い誘電率
を有する材料が必要である。よって、積層型キャパシタ技術またはトレンチキャ
パシタ技術を必要とせずに、より小さなセル３０１が製造され得る。さらに、よ
り高いセル漏れが許容されるので、トリプルウェルプロセスおよびそれに伴う充
電ポンプを除去し得る。

【００３９】 本発明の教示による例示的なセルは、例えば、ｔＲＥＦについて規定された、
以下の漏れ特性を有する。ｔＲＥＦは、ｔＲＥＦ_maxとｔＲＥＦ_minとの間のリフ
レッシュ時間である。

【００４０】 ｔＲＥＦ_max ＝ ３．８マイクロ秒 × アレイ２０１内の行の数 ｔＲＥＦ_min ＝ ｔＲＥＳＴＯＲＥ × アレイ２０１内の行の数 ３．８マイクロ秒は、行をリフレッシュするための最大期間（つまりリフレ
ッシュオーバーヘッド）である。

【００４１】 ｔＲＥＦ_maxは、所定の行のセルについての、リフレッシュサイクル間の最
大時間である。

【００４２】 ｔＲＥＦ_minは、所定の行のセルについての、リフレッシュサイクル間の最
小時間である。

【００４３】 ｔＲＥＳＴＯＲＥは、行アドレスの変化から、アドレスされた行のセンス／
リストア機能が、適用された製造および設計技術において利用可能な時間の最小
量で完了するまでの時間である。

【００４４】 これらの仕様は、システムの最大リフレッシュレートが３．０マイクロ秒であ
る従来技術とは極めて対照的である。換言すると、従来のＤＲＡＭを用いる場合
、システムは、データアクセスの、たった少なくとも３．０マイクロ秒後に、セ
ルの行をリフレッシュするために、タイムアウトを取る。本発明では、リフレッ
シュオーバーヘッドはゼロまで低減され得、アレイに対して１００パーセントの
時間アクセスがなされ得る。

【００４５】 図６は、本発明の回路を具体化する半導体チップ６００の大幅に拡大した部分
である。詳細には、アレイ２０１および周辺回路６０１の両方が、ここでは、（
アレイ２０１のために単独のｐウェルを必要とすることなく）同じ基板６０２内
に形成され得る。例えば、周辺６０１およびアレイ２０１内の全てのｎチャネル
トランジスタが、ここでは、ｐ基板６０２内に形成される。

【００４６】 接地された基板上へのＤＲＡＭの製造に関する費用節約（つまりトリプルウェ
ルプロセスなし）に加えて、別の重要な利点がメモリデバイスの性能を向上する
。集積回路技術がより小さなフィーチャサイズにスケールダウンされると、トラ
ンジスタの動作電圧を下げる必要がある。従来のＤＲＡＭ技術において、グラウ
ンドに対する負電圧で通常通りにバイアスされる基板は、他のコア回路と同様、
信号の雑音限界（ｎｏｉｓｅ ｍａｒｇｉｎ）およびセンシング速度性能を犠牲
にすることなく、センス増幅器の動作電圧の大きさを変えることを妨害する。こ
のことは、基板バイアスにより引き起こされる、より高い有効閾値電圧に起因す
る。接地された基板で、いくつかのプロセス（例えばＡＳＩＣ論理）は、動作電
圧を１ボルト未満に降下させさえする。非携帯アプリケーションの場合であって
も、このより低い電圧の結果、システム全体で大きな電力節約が達成される。こ
のプロセスで製造されたＤＲＡＭは、速度および信頼性を犠牲にすることなく、
これらの恩恵を利用し得る。

【００４７】 詳細な実施形態を参照して本発明を説明したが、制限的な意味に解釈されるこ
とは意図していない。本発明の説明を参照すると、本発明の別の実施形態に加え
て、開示された実施形態のさまざまな改変例が当業者に明らかになる。したがっ
て、請求の範囲が、本発明の真の範囲内に含まれるこのような改変例または実施
形態のいかなるものもカバーすることが企図されている。

【図面の簡単な説明】

【図１Ａ】 典型的にパーソナルコンピュータにおいて見られる、基本システムアーキテク
チャを表すブロック図である。

【図１Ｂ】 典型的にパーソナルコンピュータにおいて見られる、基本システムアーキテク
チャを表すブロック図である。

【図２】 本発明の原理を実現するＤＲＡＭメモリの上位レベルの機能ブロック図を示す
。

【図３】 図２に示すメモリアレイの小部分を大きく拡大した図である。

【図４】 図３のメモリセルを大きく拡大した図である。

【図５】 図２のメモリの代表的動作シーケンスのタイミング図である。

【図６】 本発明の原理を実現するメモリセルの基板レベル部分を含む、半導体製品の小
断面を示す図である。

Claims (18)

【特許請求の範囲】
1. 【請求項１】 ２トランジスタ−１キャパシタメモリセルの行および列から
   なるアレイであって、該行の各々の該セルが第１および第２のワード線に結合さ
   れ、該列の各々の該セルが１対のビット線に結合された、アレイと、 該列の各々の該ビット線のうちの第１のビット線を介して、選択された該行の
   該第１のワード線を活性化し、そして、該行の該セルをリフレッシュする、リフ
   レッシュ回路と、 対応する該列の該ビット線のうちの第２のビット線を介して、第２の選択され
   た該行の該第２のワード線を実質的に同時に活性化して、該第２の行の選択され
   た該セルにアクセスする、データアクセス回路と、 を含むメモリ。
2. 【請求項２】 前記リフレッシュ回路は、前記アレイ内の前記行のうちの選
   択された行を、前記データアクセス回路が該行のうちの選択された行にアクセス
   するレートとは実質的に異なるレートでリフレッシュするように動作可能である
   内部リフレッシュコントローラを含む、請求項１に記載のダイナミックメモリ。
3. 【請求項３】 前記データアクセス回路は、データの入力および出力ならび
   にアドレスの入力を行う専用アクセスポートを含む、請求項１に記載のダイナミ
   ックメモリ。
4. 【請求項４】 前記メモリセルの各々は、 格納キャパシタと、 対応する前記行の前記第１のワード線の活性化に応答して、該格納キャパシタ
   を、対応する前記列の前記第１のビット線と選択的に結合する第１のトランジス
   タと、 対応する前記行の前記第２のワード線の活性化に応答して、該格納キャパシタ
   を、対応する前記列の前記第２のビット線と選択的に結合する第２のトランジス
   タと、 を含む、請求項１に記載のダイナミックメモリ。
5. 【請求項５】 前記格納キャパシタは、漏れやすい誘電体（ｌｅａｋｙ ｄ
   ｉｅｌｅｃｔｒｉｃ）を含む、請求項４に記載のダイナミックメモリ。
6. 【請求項６】 前記誘電体は高い誘電率を有する、請求項５に記載のダイナ
   ミックメモリ。
7. 【請求項７】 行および列に構成された複数の漏れやすいメモリセルであっ
   て、行ｊがワード線ＷＬ_jＡおよびＷＬ_jＢの対を含み、列ｉがビット線ＢＬ_iＡ
   およびＢＬ_iＢの対を含み、ｉおよびｊが整数である、メモリセルと、 列ｉのビット線ＢＬ_iＡに結合されたセンス増幅器Ｓ_iＡ、および、列ｉのビッ
   ト線ＢＬ_iＢに結合されたセンス増幅器Ｓ_iＢと、 ワード線ＷＬ_jＢ、ビット線ＢＬ_iＢ、およびセンス増幅器Ｓ_iＢを用いて、行
   ｊ上のメモリセルに選択的にアクセスするアクセス回路と、 ワード線ＷＬ_iＡ、ビット線ＢＬ_iＡ、およびセンス増幅器Ｓ_iＡを用いて、セ
   ルの行をリフレッシュするリフレッシュ回路と、 を含むメモリ。
8. 【請求項８】 前記セルの各々は、２トランジスタ−１キャパシタダイナミ
   ックランダムアクセスメモリセルを含む、請求項７に記載のメモリ。
9. 【請求項９】 前記メモリセルの各々は、 漏れやすい誘電体を用いて製造された格納キャパシタと、 行ｊのワード線ＷＬ_jＡの活性化に応答して、列ｉのキャパシタおよびビット
   線ＢＬ_iＡを選択的に結合する第１のトランジスタと、 行ｊのワード線ＷＬ_jＢの活性化に応答して、列ｉのキャパシタおよびビット
   線ＢＬ_iＢを選択的に結合する第２のトランジスタと、 を含む、請求項７に記載のダイナミックメモリ。
10. 【請求項１０】 前記アレイは、半導体基板内に孤立することなく形成され
    る、請求項９に記載のダイナミックメモリ。
11. 【請求項１１】 前記基板内に孤立することなく形成された周辺回路をさら
    に含む、請求項１０に記載のダイナミックメモリ。
12. 【請求項１２】 前記アクセス回路および前記リフレッシュ回路は、異なる
    タイミング信号に応答して動作する、請求項７に記載のダイナミックメモリ。
13. 【請求項１３】 前記アクセス回路は、外部で生成されたタイミング信号に
    応答してデータにアクセスし、前記リフレッシュ回路は、内部で生成されたタイ
    ミング信号に応答して動作する、請求項１２に記載のダイナミックメモリ。
14. 【請求項１４】 ２トランジスタ−１キャパシタメモリセルの、行および列
    からなるアレイを有するメモリを動作する方法であって、各行の該セルは第１お
    よび第２のワード線に結合され、各列の該セルは第１および第２のビット線に結
    合され、各ビット線はセンス増幅器に結合され、該方法は、 該アレイ内の選択されたセルにアクセスするステップであって、該ステップは
    、 該第１の行の該第１のワード線を活性化することにより、該選択されたセ
    ルを含む該アレイ内の第１の行を選択するサブステップと、 該選択されたセルを含む該列の該第１のビット線および該列の該第１のビ
    ット線に結合されたセンス増幅器を介して、該第１の行内の選択されたセルにア
    クセスするサブステップと、 を含むアクセスを行うステップと、 該アクセスするステップと実質的に同時に、該アレイ内の少なくとも１つの第
    ２の行をリフレッシュするステップであって、該リフレッシュするステップは、 前記アレイ内の少なくとも１つの第２の行の該第２のワード線を活性化す
    るサブステップと、 該第２のビット線および該アレイ内の該列の該第２のビット線に結合され
    た該センス増幅器を用いて、該セル内のデータを、該少なくとも１つの第２の行
    に再格納するサブステップと、 を含むリフレッシュを行うステップと、 を含む方法。
15. 【請求項１５】 前記アクセスするステップが、第１のタイミング信号によ
    り調節され、前記リフレッシュするステップが、第２のタイミング信号により調
    節され、該第２のタイミング信号が該第１のタイミング信号の周波数よりも高い
    周波数を有する、請求項１４に記載の動作方法。
16. 【請求項１６】 前記リフレッシュするステップが、前記アクセスするステ
    ップと実質的に同時に、複数の行をリフレッシュするサブステップを含む、請求
    項１５に記載の動作方法。
17. 【請求項１７】 前記サブステップが、 前記アクセスするステップよりも前に、前記第１のビット線をプレチャージす
    るステップと、 前記複数の行の各々をリフレッシュするステップよりも前に、前記第２のビッ
    ト線をプレチャージするステップと、 を含む、請求項１６に記載の動作方法。
18. 【請求項１８】 前記プレチャージするステップが、第１のタイミング信号
    により調節され、前記第２のビット線をプレチャージするステップが、第２のタ
    イミング信号により調節され、該第２のタイミング信号の周波数が該第１のタイ
    ミング信号の周波数よりも高い、請求項１７に記載の動作方法。