JPH0221488A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、半導体メモリ、特にダイナミックメモリ（Ｄ
ＲＡＭ）に関するものである。

従来の技術 ＤＲＡＭにおいては、記憶するデーターを蓄積層キャパ
シタンスの電圧によって記憶するため、キャパシタンス
の電圧に蓄えられた電荷が漏電洩して判別できなくなる
前に、同じデータを書きこむ動作が必要であるく以後リ
フレッシュと呼ぶ）。

半導体記憶装置の内部でリフレッシュを行う回路として
、例えば、特開昭６１−７３２９８号公報に示されてい
る。外部入力端子からのリフレッシュ信号がアサートさ
れると、内部のリフレッシュ用アドレスカウンターを通
常のロウアドレスとして伝えリフレッシュ動作を行い、
前記入力端子をアサートしつづけると、一定時間毎に、
前記アドレスカウンタをインクリメントしてリフレッシ
ュ動作を行うというものである。

発明が解決しようとする課題 しかしながら前述した構成では、外部にリフレッシュ信
号を発生し、かつ、外部回路との通常の読み出し書き込
みのアクセスと、リフレッシュサイクルとの排他制御を
行う回路が必要である。

またリフレッシュサイクル中は通常のアクセスができな
いため、リフレッシュの時間間隔を長くする必要がある
。しかしメモリを大容量化すると、メモリセルに蓄えら
れる電荷が少なくなり、さらにリフレッシュするアドレ
スが増えるため、リフレッシュの時間間隔を長くするこ
とはＤＲＡＭの設計の自由度を低下させている。

本発明では、メモリの能力を低下させることな（外部回
路からはリフレッシュサイクルが見えない様にして、外
部回路の設計を容易にし、リフレッシュサイクルを通常
のサイクル中に行うことで、リフレッシュの影響を受け
ないＤＲＡＭを提供することを目的としている。

課題を解決するための手段 本発明は、ダイナミック型メモリの電荷記憶容量と該容
量に接続される複数のトランジスタからなるメモリセル
と、前記複数のトランジスタに接続される複数組のワー
ド線及びビット線と、リフレッシュ用のアドレスを発生
する回路と、リフレッシュを行うタイミングを決定する
タイミング回路とを備え、前記複数組のワード線及び、
ビ・ソト線の一方を通常の読み出しまたは書き込みサイ
クルに使用し、他方をリフレッシュサイクルに使用する
ものである。

作　　　用 本発明では、前述した構成により、一つの半導体記憶装
置に対して、２種類のアクセスを、非同期に行うことが
できるため、その１つをリフレッシュに使用することで
、リフレッシュサイクルを通常の読み出し書き込みサイ
クル中でも行うことができる。

実　　施　　例 第１図は本発明の半導体記憶装置の一実施例を示すブロ
ック図である。第２図は本発明の半導体記憶装置のメモ
リセルを示す回路図である。第１図において１はメモリ
アレイで、第２図に示すメモリセルが格子状に配置され
ている。２は第２のワードデコーダ回路で、第２のワー
ド線１１のうちリフレッシュアドレス発生回路１４から
のリフレッシュアドレスにより指定された１本を、タイ
マ・タイミング発生回路４からのタイミングでアサート
する。３は第２のセンスアンププレチャージ回路で、非
動作時に第２のビット線対１２をプレチャージし、タイ
マ・タイミング発生回路１４によって指定されたタイミ
ングで第２のビット線対１２の微小電位差を増幅する。

４はタイマ・タイミング発生回路で、リフレッシュの時
間間隔及びリフレッシュサイクルを制御する。

５はタイミング発生回路で、外部からの制御信号により
通常の読み出し書き込みの制御信号を発生する。６は第
１のワードデコーダ回路で、外部からの行アドレスをデ
コードしてワード線１０の内１本を、タイミング発生回
路５からのタイミングでアサートする。７は第１のプレ
チャージ・センスアンプ回路で、非動作時に第１のビッ
ト線対９をプレチャージし、タイミング発生回路５から
のタイミングで第１のビット線対９の微小電位差を増幅
する。８はカラムデコーダー回路で、外部からの例アド
レスをデコードして、メモリブロック外部との入出力を
行う入出力線１３と指定された列アドレスに概当するセ
ンスアンプの出力とを動通状態にする。

第３図に通常の読み出しまたは書き込みの時のタイミン
グ図を示す。３０はロウアドレスストローブ信号（以後
ＲＡＳと略す。）で、３１はカラムアドレスストローブ
信号（以後ＣＡＳと略す。）で、３２はアドレス信号で
、ＲＡＳ３０゜ＣＡＳ３１のタイミングでそれぞれ行ア
ドレス。

列アドレスを与える。

ＲＡＳが立ち下るとプレチャージを止めて、行アドレス
で措定された１本のワード線３３を“Ｈ”にする。その
後でセンスアンプを動作させ、微小電位差を増幅し、デ
ータを確定し、カラムデコーダ回路８によりアドレスを
デコードし、センスアンプの出力からカラムで指定され
た任意のビットを１０線１３を通してアクセスする。

前述の通常サイクルの動作とは全く非同期に、メモリ設
計により規定されたリフレッシュの時間間隔で、タイマ
・タイミング発生回路４によりリフレッシュを行う。

通常の読み出しまたは書き込みのサイクルと、リフレッ
シュのサイクルが時間的に競合して問題となるのは、同
一のメモリセルに対してどちらか一方のトランジスタ第
２図ＴｒｉまたはＴｒ２が導通し、センスアンプ回路７
または３が確定する前に別のトランジスタＴｒ２または
Ｔｒｉが導通する場合である。この場合メモリセルのキ
ャパシタＣ１の電荷は第１及び、第２のビット線対に分
散され、センスアンプの感度を著しく改善しないと、通
常のサイクルが行えない。

前述の通常の読み出しまたは書き込みサイクルトフレッ
シュの競合を除（ために、タイミング発生回路５でリフ
レッシュイネーブル信号３６（以後ＲＥＮと略す。）を
第３図３６に示すタイミングで出す。タイマ・タイミン
グ発生回路５で、リフレッシュを始めようとするときに
、ＲＥＮを調べて“Ｈ”ならばＬ”になるまで持つこと
で、競合による誤動作を除く。通常リフレッシュの時間
間隔は、メモリのサイクルタイムに比べて十分長いので
、ＲＥＮによるリフレッシュの遅れは。

実質上問題とならない。

発明の効果 以上述べてきたように、本発明によれば、蓄積用キャパ
シタンスをメモリセルに持つ半導体記憶装置に必要であ
ったりリフレッシュサイクルを通常の読み出しまたは書
き込みサイクルが行われているかどうかにかかわらず、
半導体記憶装置の内部で自動的に実行でき、実用的に極
めて有用である。

また、本発明において、第２のワードデコーダ回路に入
るアドレスを外部からの入力アドレスとマルチブレクス
する回路と、第２のカラムデコーダ回路と第２のビット
線を段けることにより、複数の入出力ボートを有するメ
モリとして使用することも可能である。

【図面の簡単な説明】

第１図は本発明の一実施例における半導体記憶装置を示
すブロック図、第２図は同装置のメモリセルの回路図、
第３図は同装置の動作を説明するためのタイミング図で
ある。 ■・・・・・・メモリアレイ、２・・・・・・シフトレ
ジスタ、３・・・・・・センスアンプ・プレチャージ回
路、４・・・・・・タイマ・タイミング発生回路、５・
・・・・・タイミング回路、６・・・・・・ワードデコ
ーダ回路、７・・・・・・センスアンプ・プレチャージ
回路、８・・・・・・カラムデコーダ回路、９・・・・
・・第１のビット線対、１０・・・・・・第１のワード
線、１１・・・・・・第２のワード線、１２・・・・・
・第２のビット線対、１３・・・・・・ｉ　／　ｏ線、
１４・・・・・・リフレッシュ用アドレス発生回路。 代理人の氏名　弁理士　粟野重孝　ほか１名第１図

Claims (2)

【特許請求の範囲】
1. （１）ダイナミック型メモリの電荷記憶容量と該容量に
   接続される複数のトランジスタからなるメモリセルと、
   前記複数のトランジスタに接続される複数組のワード線
   及びビット線を設けたことを特徴とする半導体記憶装置
   。
2. （２）リフレッシュ用のアドレスを発生させる回路と、
   リフレッシュを開始を決めるタイミング発生回路を備え
   たことを特徴とする特許請求の範囲第１項に記載の半導
   体記憶装置。