JPH03263685A - ダイナミックランダムアクセスメモリ - Google Patents
ダイナミックランダムアクセスメモリInfo
- Publication number
- JPH03263685A JPH03263685A JP2063006A JP6300690A JPH03263685A JP H03263685 A JPH03263685 A JP H03263685A JP 2063006 A JP2063006 A JP 2063006A JP 6300690 A JP6300690 A JP 6300690A JP H03263685 A JPH03263685 A JP H03263685A
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- JP
- Japan
- Prior art keywords
- refresh
- access
- memory
- memory access
- row
- Prior art date
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- Pending
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- 230000000873 masking effect Effects 0.000 claims 1
- 239000003990 capacitor Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はダイナミックランダムアクセスメモリに関する
。
。
従来、この種のダイナミックアクセスメモリ（以下ＤＲ
ＡＭという）は、外部回路においてリフレッシュ制御を
実現させているもの、又、リフレッシュ専用端子を有し
、その端子に信号を入力するだけで内部においてリフレ
ッシュアドレス及びＲＡＳ等を発生させ、リフレッシュ
を実現させているもの（オートマチックリフレッシュ、
セルフリフレッシュ）があり、どちらについても外部か
らのメモリアクセスとリフレッシュの競合を調停させ、
一方のアクセスのみを許可させていた。
ＡＭという）は、外部回路においてリフレッシュ制御を
実現させているもの、又、リフレッシュ専用端子を有し
、その端子に信号を入力するだけで内部においてリフレ
ッシュアドレス及びＲＡＳ等を発生させ、リフレッシュ
を実現させているもの（オートマチックリフレッシュ、
セルフリフレッシュ）があり、どちらについても外部か
らのメモリアクセスとリフレッシュの競合を調停させ、
一方のアクセスのみを許可させていた。
上述した従来のＤＲＡＭは、通常外部よりのアクセスと
リフレッシュが競合した場合、調停を行い、リフレッシ
ュを優先させ、外部からのアクセスを待たせるため、ど
ちらか一方しかメモリをアクセスすることができず、メ
モリサイクルが延長するという欠点がある。
リフレッシュが競合した場合、調停を行い、リフレッシ
ュを優先させ、外部からのアクセスを待たせるため、ど
ちらか一方しかメモリをアクセスすることができず、メ
モリサイクルが延長するという欠点がある。
本発明のＤＲＡＭは、ＤＲＡＭチップ内のメモリセル構
造において、リフレッシュ専用のワード線、ビット線及
びセンスアンプを有し、更にメモリセル外に外部よりク
ロック信号を受け、リフレッシュタイミング及びリフレ
ッシュ用のロウアドレスを生成する為のリフレッシュ制
御部、リフレッシュ用ロウアドレスをデコードする為の
リフレッシュ専用のロウアドレスデコーダと、リフレッ
シュと外部からのアクセスが同一アドレスへ重複した場
合において調停を行う為のメモリアクセス調停部を有し
ている。
造において、リフレッシュ専用のワード線、ビット線及
びセンスアンプを有し、更にメモリセル外に外部よりク
ロック信号を受け、リフレッシュタイミング及びリフレ
ッシュ用のロウアドレスを生成する為のリフレッシュ制
御部、リフレッシュ用ロウアドレスをデコードする為の
リフレッシュ専用のロウアドレスデコーダと、リフレッ
シュと外部からのアクセスが同一アドレスへ重複した場
合において調停を行う為のメモリアクセス調停部を有し
ている。
〔実施例）
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。
１はロウアドレスストローブ（以下ＲＡＳと省する）、
カラムアドレスストローブ（以下ＣＡＳと省する）、ア
ウトプットイネーブル（以下ＯＥと省する）、ライトイ
ネーブル（以下、ＷＥと省する）等のメモリアクセス制
御信号を入力する為のボートである。２．はメモリアク
セスに必要なロウアドレス、カラムアドレスを入力する
為のボートである。３はリフレッシュ要求を一定間隔で
生成する為のクロック信号入力ボートである。４はメモ
リデータ入出力ボート、５はボート１より入力される信
号によりメモリアクセスタイミングを制御する為のアク
セスタイミング制御部であり、６はアドレスボート２よ
り入力されるロウ、カラムの両アドレスを受ける為のア
ドレスバッファ、又、７はボート３より入力されるクロ
ックによりリフレッシュ間隔を決定し、決定された間隔
によりリフレッシュ用ロウアドレス及びリフレッシュ用
’ＲＡＳ信号を生成する為のリフレッシュ制御部。
カラムアドレスストローブ（以下ＣＡＳと省する）、ア
ウトプットイネーブル（以下ＯＥと省する）、ライトイ
ネーブル（以下、ＷＥと省する）等のメモリアクセス制
御信号を入力する為のボートである。２．はメモリアク
セスに必要なロウアドレス、カラムアドレスを入力する
為のボートである。３はリフレッシュ要求を一定間隔で
生成する為のクロック信号入力ボートである。４はメモ
リデータ入出力ボート、５はボート１より入力される信
号によりメモリアクセスタイミングを制御する為のアク
セスタイミング制御部であり、６はアドレスボート２よ
り入力されるロウ、カラムの両アドレスを受ける為のア
ドレスバッファ、又、７はボート３より入力されるクロ
ックによりリフレッシュ間隔を決定し、決定された間隔
によりリフレッシュ用ロウアドレス及びリフレッシュ用
’ＲＡＳ信号を生成する為のリフレッシュ制御部。
８は外部アクセスとリフレッシュ時のロウアドレスが重
複した場合、メモリセル上の同一アドレスをアクセスさ
せない様にする為のメモリアクセス調停部。９はアドレ
スポート２より入力されるロウアドレスをデコードする
為のロウアドレスデコーダ、１０はリフレッシュ制御部
７で生成されたリフレッシュ用ロウアドレスをデコード
する為のリフレッシュ用ロウアドレスデコーダ。１１は
アドレスポート２より入力されるカラムアドレスをデコ
ードする為のカラムアドレスデコーダ、１２は外部アク
セス用のセンスアンプ、１３はリフレッシュ専用のセン
スアンプ、１４は出力用データバッファ、１５は入力用
データバッファである。
複した場合、メモリセル上の同一アドレスをアクセスさ
せない様にする為のメモリアクセス調停部。９はアドレ
スポート２より入力されるロウアドレスをデコードする
為のロウアドレスデコーダ、１０はリフレッシュ制御部
７で生成されたリフレッシュ用ロウアドレスをデコード
する為のリフレッシュ用ロウアドレスデコーダ。１１は
アドレスポート２より入力されるカラムアドレスをデコ
ードする為のカラムアドレスデコーダ、１２は外部アク
セス用のセンスアンプ、１３はリフレッシュ専用のセン
スアンプ、１４は出力用データバッファ、１５は入力用
データバッファである。
第２図はメモリセルアレイ内の構造等価回路の一部を示
したもので、１０１は外部よりの通常アクセス用ビット
線、１０２はリフレッシュ専用のビット線、１０３はリ
フレッシュ専用のワード線、１０４は通常アクセス用ワ
ード線、１０５，１０６は各々、各ワード線においてデ
コードされた場合ＯＮとなるスイッチングトランジスタ
、１０７はデータを蓄積しておく為のコンデンサである
。
したもので、１０１は外部よりの通常アクセス用ビット
線、１０２はリフレッシュ専用のビット線、１０３はリ
フレッシュ専用のワード線、１０４は通常アクセス用ワ
ード線、１０５，１０６は各々、各ワード線においてデ
コードされた場合ＯＮとなるスイッチングトランジスタ
、１０７はデータを蓄積しておく為のコンデンサである
。
次に、本発明におけるリフレッシュ動作を説明、する。
まず、ボート３より入力されたクロック信号によりリフ
レッシュ制御部７によりリフレッシュ間隔が決定され、
リフレッシュ用ロウアドレスとリフレッシュ用ＲＡＳ信
号が出力される。
レッシュ制御部７によりリフレッシュ間隔が決定され、
リフレッシュ用ロウアドレスとリフレッシュ用ＲＡＳ信
号が出力される。
これらによりリフレッシュ専用ロウアドレスデコーダ１
０により選択されたワード線、例えばワード線１０３が
選択されたとすると、スイッチングトランジスタ１０６
がＯＮになり、コンデンサ１０７に蓄積されているデー
タ情報がビット線１０２を通じてリフレッシュ専用のセ
ンスアンプ１３ヘラツチされ、再び同じルートを通じ同
メモリセル上の同アドレスヘライトされ一行分のリフレ
ッシュが完了する。（ＲＡＳオンリーリフレッシュ） 上記動作を一定間隔に繰り返すことによりメモリセルア
レイ全体のリフレッシュが完了する。
０により選択されたワード線、例えばワード線１０３が
選択されたとすると、スイッチングトランジスタ１０６
がＯＮになり、コンデンサ１０７に蓄積されているデー
タ情報がビット線１０２を通じてリフレッシュ専用のセ
ンスアンプ１３ヘラツチされ、再び同じルートを通じ同
メモリセル上の同アドレスヘライトされ一行分のリフレ
ッシュが完了する。（ＲＡＳオンリーリフレッシュ） 上記動作を一定間隔に繰り返すことによりメモリセルア
レイ全体のリフレッシュが完了する。
次に、外部からのメモリアクセス動作を説明する。
本動作は従来におけるメモリアクセス動作と同じであり
、まずボート２よりロウアドレスが入力されボート１よ
り入力されたＲＡＳ信号により有効となり、ロウアドレ
スデコーダ９で選択されたワード線、例えばワード線１
０４が選択されたとすると、これによりスイッチングト
ランジスタ１０５がＯＮになり、コンデンサ１０７に蓄
積されていたデータがビット線１０１を通じ、センスア
ンプ１２へ一行分のデータがラッチされる。
、まずボート２よりロウアドレスが入力されボート１よ
り入力されたＲＡＳ信号により有効となり、ロウアドレ
スデコーダ９で選択されたワード線、例えばワード線１
０４が選択されたとすると、これによりスイッチングト
ランジスタ１０５がＯＮになり、コンデンサ１０７に蓄
積されていたデータがビット線１０１を通じ、センスア
ンプ１２へ一行分のデータがラッチされる。
その後、更にボート２よりマルチブレクスされて入力さ
れたカラムアドレスがポー）１よつ入力されたＣＡＳ信
号により有効となり、カラムアドレスデコーダ１１で選
択されたビット線にあたるセンスアンプ１２の状態値が
メモリリードシーケンスの場合、出力されデータ出力バ
ッファ１４を介して外部へ出力され、又、メモリライト
シーケンスの場合は外部より入力され、データ人力バッ
ファ１５を介してセンスアンプ１２上のデータが書き変
えられる。
れたカラムアドレスがポー）１よつ入力されたＣＡＳ信
号により有効となり、カラムアドレスデコーダ１１で選
択されたビット線にあたるセンスアンプ１２の状態値が
メモリリードシーケンスの場合、出力されデータ出力バ
ッファ１４を介して外部へ出力され、又、メモリライト
シーケンスの場合は外部より入力され、データ人力バッ
ファ１５を介してセンスアンプ１２上のデータが書き変
えられる。
以上の動作終了後、センスアンプ１２上の１行分のデー
タをアクセスされた同ロウアドレスに値するメモリセル
上ヘライトされメモリアクセス動作を完了する。
タをアクセスされた同ロウアドレスに値するメモリセル
上ヘライトされメモリアクセス動作を完了する。
外部よりのアクセスとリフレッシュにおいて、アドレス
が競合した場合を想定すると、メモリアクセス調停部８
において常に両者のロウアドレスを比較しており、両者
のロウアドレスが同一であった場合、リフレッシュ側の
メモリアクセスを禁止し、外部よりのアクセスを有効に
する。
が競合した場合を想定すると、メモリアクセス調停部８
において常に両者のロウアドレスを比較しており、両者
のロウアドレスが同一であった場合、リフレッシュ側の
メモリアクセスを禁止し、外部よりのアクセスを有効に
する。
前記制御によりその場合のロウアドレスで示される領域
は、自然とリフレッシュされる。
は、自然とリフレッシュされる。
以上、通常メモリアクセス用のビット線、ワード線及び
センスアンプの他にリフレッシュ専用のビット線、ワー
ド線及びセンスアンプ、ロウデコーダを有し、更にチッ
プ内にリフレッシュ制御部、メモリアクセス調停部を有
することにより、外部メモリアクセスとリフレッシュを
同時に実施でき、又、同一アドレスへ外部アクセスとリ
フレッシュとが重複した場合、メモリアクセス調停部８
にて調停を行うことにより、従来のＤＲＡＭと比較して
リフレッシュ制御が皆無であるＤＲＡＭを実現できる。
センスアンプの他にリフレッシュ専用のビット線、ワー
ド線及びセンスアンプ、ロウデコーダを有し、更にチッ
プ内にリフレッシュ制御部、メモリアクセス調停部を有
することにより、外部メモリアクセスとリフレッシュを
同時に実施でき、又、同一アドレスへ外部アクセスとリ
フレッシュとが重複した場合、メモリアクセス調停部８
にて調停を行うことにより、従来のＤＲＡＭと比較して
リフレッシュ制御が皆無であるＤＲＡＭを実現できる。
以上説明したように本発明は、実施例で掲げた機能をＤ
ＲＡＭ内部に有することにより、リフレッシュ制御が不
要でかつ外部からのアクセスがリフレッシュによって延
長されることのないＤＲＡＭを実現できるという効果が
ある。
ＲＡＭ内部に有することにより、リフレッシュ制御が不
要でかつ外部からのアクセスがリフレッシュによって延
長されることのないＤＲＡＭを実現できるという効果が
ある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図にて示されるメモリセルアレイ内部の一構造を示
す回路図である。 １・・・・・・メモリアクセス制御信号入力ボート、２
・・・・・・アドレス入力ボート、３・・・・・・リフ
レッシュ制御用クロック入力ボート、４・・・・・・デ
ータ入出力ボート、５・・・・・・メモリアクセスタイ
ミング制御部、６・・・・・・アドレスバッファ、７・
・・・・・リフレッシュ制御部、８・・・・・・メモリ
アクセス調停部、９・・・・・・ロウアトレステコータ
、１０・・・・・・リフレッシュ用ロウアドレスデコー
ダ、１１・・・・・・カラムアドレスデコーダ、１２・
・・・・・外部アクセス用センスアンプ、１３・・・・
・・リフレッシュ用センスアンプ、１４・・・・・出力
データバッファ、１５・・・・・・入力データバッファ
、１０１・・・・・ビット線、 １０２−・−・−＝
リフレッシュ用ビット線、１０３・・・・・ ド線、１０４・・・・・・ワード線、 ングトランジスタ、１０６・・ イツチングトランジスタ、１
第１図にて示されるメモリセルアレイ内部の一構造を示
す回路図である。 １・・・・・・メモリアクセス制御信号入力ボート、２
・・・・・・アドレス入力ボート、３・・・・・・リフ
レッシュ制御用クロック入力ボート、４・・・・・・デ
ータ入出力ボート、５・・・・・・メモリアクセスタイ
ミング制御部、６・・・・・・アドレスバッファ、７・
・・・・・リフレッシュ制御部、８・・・・・・メモリ
アクセス調停部、９・・・・・・ロウアトレステコータ
、１０・・・・・・リフレッシュ用ロウアドレスデコー
ダ、１１・・・・・・カラムアドレスデコーダ、１２・
・・・・・外部アクセス用センスアンプ、１３・・・・
・・リフレッシュ用センスアンプ、１４・・・・・出力
データバッファ、１５・・・・・・入力データバッファ
、１０１・・・・・ビット線、 １０２−・−・−＝
リフレッシュ用ビット線、１０３・・・・・ ド線、１０４・・・・・・ワード線、 ングトランジスタ、１０６・・ イツチングトランジスタ、１
Claims (1)
- メモリリフレッシュ専用のビット線とワード線及び各ワ
ード線で選択された行アドレスに値するビット線上のデ
ータを保持する為のセンスアンプと、メモリセル外に外
部よりクロック信号を受けリフレッシュ間隔及びリフレ
ッシュ用ロウアドレスを生成する為のリフレッシュ制御
部と、外部よりのメモリアクセスとリフレッシュが同一
アドレスに重複した場合にリフレッシュをマスクする為
のメモリアクセス調停部と、リフレッシュ専用のロウア
ドレスデコーダとを含むことを特徴とするダイナミック
ランダムアクセスメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2063006A JPH03263685A (ja) | 1990-03-13 | 1990-03-13 | ダイナミックランダムアクセスメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2063006A JPH03263685A (ja) | 1990-03-13 | 1990-03-13 | ダイナミックランダムアクセスメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03263685A true JPH03263685A (ja) | 1991-11-25 |
Family
ID=13216806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2063006A Pending JPH03263685A (ja) | 1990-03-13 | 1990-03-13 | ダイナミックランダムアクセスメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03263685A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5783333A (en) * | 1996-11-27 | 1998-07-21 | Polystor Corporation | Lithium nickel cobalt oxides for positive electrodes |
| JP2005004947A (ja) * | 2003-05-20 | 2005-01-06 | Nec Electronics Corp | メモリ装置及びメモリのエラー訂正方法 |
| US6930945B2 (en) | 2002-10-29 | 2005-08-16 | Nec Electronics Corporation | Semiconductor memory device and control method thereof |
| US7002868B2 (en) | 2002-10-23 | 2006-02-21 | Nec Electronics Corporation | High-speed, two-port dynamic random access memory (DRAM) with a late-write configuration |
| US7447950B2 (en) | 2003-05-20 | 2008-11-04 | Nec Electronics Corporation | Memory device and memory error correction method |
-
1990
- 1990-03-13 JP JP2063006A patent/JPH03263685A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5783333A (en) * | 1996-11-27 | 1998-07-21 | Polystor Corporation | Lithium nickel cobalt oxides for positive electrodes |
| US6007947A (en) * | 1996-11-27 | 1999-12-28 | Polystor Corporation | Mixed lithium manganese oxide and lithium nickel cobalt oxide positive electrodes |
| US6379842B1 (en) | 1996-11-27 | 2002-04-30 | Polystor Corporation | Mixed lithium manganese oxide and lithium nickel cobalt oxide positive electrodes |
| US7002868B2 (en) | 2002-10-23 | 2006-02-21 | Nec Electronics Corporation | High-speed, two-port dynamic random access memory (DRAM) with a late-write configuration |
| US6930945B2 (en) | 2002-10-29 | 2005-08-16 | Nec Electronics Corporation | Semiconductor memory device and control method thereof |
| JP2005004947A (ja) * | 2003-05-20 | 2005-01-06 | Nec Electronics Corp | メモリ装置及びメモリのエラー訂正方法 |
| US7447950B2 (en) | 2003-05-20 | 2008-11-04 | Nec Electronics Corporation | Memory device and memory error correction method |
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