JPH09134598A

JPH09134598A - 半導体記憶装置

Info

Publication number: JPH09134598A
Application number: JP7290025A
Authority: JP
Inventors: Naoya Watanabe; 直也渡邊; Katsumi Dosaka; 勝己堂阪
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1995-11-08
Filing date: 1995-11-08
Publication date: 1997-05-20
Anticipated expiration: 2015-11-08
Also published as: JP3746319B2

Abstract

(57)【要約】【課題】データ入出力中における制御信号を、入出力
端子から外部に出力することもできるＤＲＡＭを提供す
ることである。【解決手段】ＤＲＡＭ２とＳＲＡＭ４を１チップに集
積させたキャッシュＤＲＡＭにおいて、それぞれのメモ
リは制御回路８，６によって制御されている。ここで、
出力回路２４は、通常動作モードで、メモリ４，２０か
らのデータをそのまま入出力バッファ１０へ出力する
が、“Ｈ”の信号φｔｍが入力されるとテストモードと
なり、出力回路２４は読出されたデータを縮退させ、そ
れにより余った入出力端子１１に、データが読出されて
いないメモリを制御している制御信号を入出力バッファ
１０を介して出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、さらに詳しくは、通常動作モードおよびテスト
モードを有する半導体記憶装置に関する。

【０００２】

【従来の技術】近年、汎用ダイナミックランダムアクセ
スメモリ（以下「ＤＲＡＭ」という。）の動作速度を高
速化するため、ＤＲＡＭと高速スタティックランダムア
クセスメモリ（以下「ＳＲＡＭ」という。）を１チップ
に集積させた図１１に示されるキャッシュＤＲＡＭ（以
下「ＣＤＲＡＭ」という。）や、複数バンク構成にして
チップ内部をインタリーブ方式で動作させるようにした
図１２に示されるシンクロナスＤＲＡＭ（以下「ＳＤＲ
ＡＭ」という。）が開発されるに至った。しかし、それ
らのＣＤＲＡＭやＳＤＲＡＭがデータ入出力中におい
て、それぞれ、ＤＲＡＭとＳＲＡＭ間のデータの受渡し
や、データ入出力をしていないバンクの動作（以下、こ
れらのデータ受渡しやバンクの動作を「バックグラウン
ド動作」という。）を正常に行なっているか否かの確認
は、従来、チップに針をあてて、対応する制御信号をモ
ニタする必要があった。

【０００３】

【発明が解決しようとする課題】しかし、アセンブリ後
のチップでは、針をあてることができないため、バック
グラウンド動作を制御する制御信号をモニタすることが
できず、アセンブリ後のチップにおいてバックグラウン
ド動作が正常に行なわれているか否かをテストし、ある
いはバックグラウンド動作の不良解析をすることは困難
であるという問題点を有していた。

【０００４】この発明は上記のような問題点を解消する
ためになされたもので、その目的は、アセンブリ後のチ
ップにおいてもバックグラウンド動作のテストや不良解
析が可能な半導体記憶装置を提供することである。

【０００５】

【課題を解決するための手段】請求項１に係る半導体記
憶装置は、通常動作モードとテストモードとを有し、複
数のメモリと、制御手段、出力手段を備える。制御手段
は、複数のメモリに対応する複数の制御信号を生成して
複数のメモリにそれぞれ供給するとともに、メモリのい
ずれかを選択し、その選択されたメモリからデータを読
出すようにメモリを制御する。出力手段は、選択された
メモリからデータが読出されている最中に、テストモー
ドではメモリのうち少なくとも制御手段によって選択さ
れていないメモリに供給される制御信号を外部に出力す
る。

【０００６】請求項２に係る半導体記憶装置は、請求項
１に記載の半導体記憶装置であって、その出力手段がテ
ストモードにおいてさらに、選択されたメモリに供給さ
れる制御信号をも外部に出力するものである。

【０００７】請求項３に係る半導体記憶装置は、請求項
１または２に記載の半導体記憶装置であって、複数の出
力端子とデータ縮退手段とをさらに備える。出力手段は
テストモードにおいて、選択されていないメモリに供給
される制御信号を出力端子に供給するものである。ま
た、データ縮退手段は、選択されたメモリから同時に読
出された複数個のデータに基づき、そのデータの個数よ
りも少なく、かつ、出力端子の個数よりも少ない個数の
データを生成し、その生成したデータを複数の出力端子
のうち対応する出力端子に供給する。

【０００８】請求項４に係る半導体記憶装置は通常動作
モードとテストモードとを有し、メモリと、メモリを制
御する制御手段、複数の出力端子および出力手段を備え
る。ここで、出力端子は、通常動作モードにおいてはメ
モリからのデータを外部に出力する。また、出力手段
は、通常動作モードにおいてメモリからのデータをその
まま複数の出力端子から外部に出力する一方、テストモ
ードにおいてはメモリから同時に読出された複数個のデ
ータに基づきそのデータの個数よりも少なく、かつ、出
力端子の個数よりも少ない個数のデータを生成し、その
生成されたデータとともに、制御手段からメモリに供給
される制御信号をも複数の出力端子から外部に出力す
る。

【０００９】請求項５に係る半導体記憶装置は、メモリ
とバーストアドレス供給手段、および出力手段とを備え
る。バーストアドレス供給手段は、外部から与えられた
開始アドレス信号に応答して内部アドレス信号を連続的
に生成してメモリに供給する。

【００１０】また、出力手段は、バーストアドレス供給
手段から供給された内部アドレス信号に応答してメモリ
からデータを連続的に出力する一方、データを連続的に
出力している間に内部アドレス信号を外部に出力させる
第１のコマンドが入力された場合には、そのコマンド入
力時の内部アドレス信号をデータが連続的に出力された
後に出力する。

【００１１】請求項６に係る半導体記憶装置は請求項５
に記載の半導体記憶装置であって、かつ、リフレッシュ
アドレス供給手段を備える。リフレッシュアドレス供給
手段は、外部からのリフレッシュ信号に応答して、メモ
リのデータをリフレッシュするためのリフレッシュアド
レス信号をメモリに供給する。さらに、請求項６に係る
半導体記憶装置は、その出力手段にリフレッシュアドレ
ス信号を外部に出力させる第２のコマンドが入力された
場合には、そのコマンド入力時のリフレッシュアドレス
信号を出力するものである。

【００１２】請求項７に係る半導体記憶装置は、通常動
作モードとテストモードとを有し、メモリとメモリから
読出されたデータを外部に出力する出力端子と、制御手
段および出力手段とを備える。ここで、制御手段は、メ
モリを制御する制御信号を生成してメモリに供給する。

【００１３】また、出力手段は、通常動作モードにおい
てはメモリからのデータをそのまま出力端子から外部に
出力する一方、テストモードにおいて、制御信号が出力
端子の個数より多い場合には出力端子の個数以下の個数
ずつに分割して、その分割した信号を順次出力すること
により制御信号を出力端子から外部に出力させる。

【００１４】請求項８に係る半導体記憶装置は、請求項
７に記載の半導体記憶装置であって、その出力手段がさ
らに、制御信号を、メモリに次の制御信号が供給される
までに出力端子から出力するものである。

【００１５】

【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して詳しく説明する。なお、図中同一符号は同
一または相当部分を示す。

【００１６】［実施の形態１］図１は、この発明の実施
の形態１によるＣＤＲＡＭの全体構成を示すブロック図
である。図１のように、このＣＤＲＡＭは、図１１に示
される従来のＣＤＲＡＭの構成と同様に、ＤＲＡＭ２
と、ＳＲＡＭ４と、ＤＲＡＭ２を制御するＤＲＡＭ制御
回路８と、ＳＲＡＭ４を制御するＳＲＡＭ制御回路６
と、ＳＲＡＭ４とＤＲＡＭ２との間でデータを転送する
データ転送バッファＤＴＢＷ，ＤＴＢＲと、入力信号が
有効である場合にはデータバスを繋げるスイッチ回路１
２，１６，１８，２２と、入出力端子１１と、入出力端
子１１に接続された入出力バッファ１０とを備える。Ｃ
ＤＲＡＭはさらに、通常動作モード時にはリードデータ
転送バッファＤＴＢＲまたはＳＲＡＭ４から読出された
データをそのまま入出力バッファ１０を介して入出力端
子１１に出力する一方、テストモード時には縮退させた
データと制御信号とを同時に入出力バッファ１０を介し
て入出力端子１１に出力する出力回路２４を備える。

【００１７】ここで、出力回路２４の具体的構成の一例
が図３に示される。図３の出力回路２４は、信号選択回
路３２と論理積回路３３と排他的論理和回路３４からな
る。この信号選択回路３２は、１個のＰチャネルＭＯＳ
トランジスタ３５と１個のＮチャネルＭＯＳトランジス
タ３６から構成される。ここで、この出力回路２４の動
作を説明する。まず通常動作モード時には、信号φｔｍ
として“Ｌ”が出力回路２４へ入力されるが、これによ
り信号選択回路３２の中のＰチャネルＭＯＳトランジス
タ３５のみがオンとなって、読出データバスと入出力バ
ッファ１０が接続され、データがそのまま入出力バッフ
ァ１０へ出力される。また、このとき論理積回路３３の
出力は、常に０となるので排他的論理和回路３４は、結
果として読出データバスｒｂ０からのデータをそのまま
データＤＱ０として入出力バッファ１０へ出力すること
になる。一方、テストモード時には、信号φｔｍとして
“Ｈ”が出力回路２４へ入力され、これにより信号選択
回路３２の中のＮチャネルＭＯＳトランジスタ３６のみ
がオンとなり制御信号が入出力バッファ１０へ出力され
る。また、このとき、論理積回路３３は、読出されたデ
ータをそのまま出力することになるので、排他的論理和
回路３４は各読出データバスｒｂ０〜ｒｂ１５を通して
入力された１６ビットのデータがすべて一致すれば１ビ
ットの０の信号を、一致しなければ同じく１ビットの１
の信号を出力することになる。ここで、１６ビットのデ
ータを１ビットに縮退することは、伝達する情報量を減
少させることになるが、たとえば書込んだ１６ビットの
０のデータが誤りなく０と出力されるか否かなど、少な
くともデータ入出力が正常に行なわれているかどうかを
確認できる点で意義がある。

【００１８】一方、図１において、ライトデータ転送バ
ッファＤＴＢＷは、ＳＲＡＭ４または入出力バッファ１
０からのデータをＤＲＡＭへ転送し、リードデータ転送
バッファＤＴＢＲはＤＲＡＭ２からのデータをＳＲＡＭ
４または入出力バッファ１０へ転送する。また、ＳＲＡ
Ｍ制御回路６は、ＳＲＡＭ４からデータを入出力バッフ
ァ１０へ転送させるためのＳＲＡＭリード制御信号Ｓ
Ｒ、または入出力バッファ１０からライトデータをＳＲ
ＡＭ４へ転送させるためのＳＲＡＭライト制御信号ＳＷ
をＳＲＡＭ４へ供給する。さらにＳＲＡＭ制御回路６
は、ＳＲＡＭ４からライトデータ転送バッファＤＴＢＷ
へデータを転送させるためのバッファライト転送制御信
号ＢＷＴをスイッチ回路１２へ、リードデータ転送バッ
ファＤＴＢＲからＳＲＡＭ４および入出力バッファ１０
へデータを転送させるためのバッファリード転送＆リー
ド制御信号ＢＲＴＲをリードデータ転送バッファＤＴＢ
Ｒおよびスイッチ回路２２へ、リードデータ転送バッフ
ァＤＴＢＲからＳＲＡＭ４へデータを転送させるための
バッファリード転送制御信号ＢＲＴをスイッチ回路２２
へ、それぞれ供給する。

【００１９】さらに、ＤＲＡＭ制御回路８は、ＤＲＡＭ
２を活性化させるＤＲＡＭアクティブ制御信号ＡＣＴま
たはＤＲＡＭ２をプリチャージさせるためのプリチャー
ジ開始信号ＰＣＧをＤＲＡＭ２へ、ライトデータ転送バ
ッファＤＴＢＷからＤＲＡＭ２へデータを転送させるた
めのＤＲＡＭライト転送制御信号ＤＷＴをスイッチ回路
１６へ、ＤＲＡＭ２からリードデータ転送バッファＤＴ
ＢＲへデータを転送させるためのＤＲＡＭリード転送制
御信号ＤＲＴをスイッチ回路１８へ、それぞれ供給す
る。

【００２０】次に、この発明の実施の形態１によるＣＤ
ＲＡＭの動作を説明する。まず、通常動作モードの場合
を図２のタイミング図において説明すると、図２のｔ１
で図２（ｂ）に示されるアドレスステータス信号ＡＤＳ
♯がアサートすることによりＣＤＲＡＭは外部アドレス
を取込み、アクセスサイクルは開始する。図２（ｃ）に
示される入力信号ＢＬＡＳＴ♯はデータ入出力の終わり
を示す信号であり、図２（ｄ）に示される出力信号ＢＲ
ＤＹ♯はデータを入出力する準備が完了したことを示
す。ｔ１の１クロックの間でＣＤＲＡＭは入力アドレス
がＳＲＡＭ４に対してキャッシュミスかヒットかまたは
ＤＲＡＭ２に対してページヒットかミスかであるかを判
断する。図２ではキャッシュミスおよびページミスの場
合であり、ｔ２でＤＲＡＭ制御回路８からＤＲＡＭ２へ
プリチャージ開始信号ＰＣＧが発生しＤＲＡＭ２のプリ
チャージが開始される。同時にＳＲＡＭ制御回路６から
のバッファライト転送制御信号ＢＷＴがアクティブにな
り、ＳＲＡＭ４からライトデータ転送バッファＤＴＢＷ
にデータが転送され、ＳＲＡＭ４からＤＲＡＭ２へデー
タを転送するコピーバック動作が開始される。ｔ４でＤ
ＲＡＭ制御回路８からのＤＲＡＭアクティブ制御信号Ａ
ＣＴが出力され、ＤＲＡＭ２がアクティブ状態になる。
ｔ５でＤＲＡＭ２のコラム系が動きだし、ＤＲＡＭリー
ド転送制御信号ＤＲＴがスイッチ回路１８に供給される
とＤＲＡＭ２からリードデータ転送バッファＤＴＢＲへ
データが転送される。リードデータ転送バッファＤＴＢ
Ｒへのデータ転送が完了したｔ７でＳＲＡＭ制御回路６
からバッファリード転送＆リード制御信号ＢＲＴＲが発
生されリードデータ転送バッファＤＴＢＲからＳＲＡＭ
４へのデータ転送および、データの出力が行なわれる。
同時にｔ７ではコピーバックのためにＤＲＡＭ２がプリ
チャージを開始する。さらにｔ８，ｔ９，ｔ１０でＳＲ
ＡＭ制御回路６のＳＲＡＭリード制御信号ＳＲによりＳ
ＲＡＭ４からデータを出力している間に、ＤＲＡＭ２は
ＤＲＡＭ制御回路８の制御信号によりｔ９でアクティブ
状態になりｔ１０でライトデータ転送バッファＤＴＢＷ
のデータ（ＳＲＡＭからのデータ）をＤＲＡＭ２へ転送
する。つまり、データ出力の間にＤＲＡＭ２へのコピー
バックが完了する。このようにＣＤＲＡＭは通常動作に
おいてＳＲＡＭリードのオペレーションのバックグラウ
ンドでデータの転送やＤＲＡＭ２の読出しあるいは書込
動作を行なっている。

【００２１】一方、出力回路２４に“Ｈ”の信号φｔｍ
が入力されることによって生ずるテストモードにおい
て、出力回路２４は、ＳＲＡＭ４またはＤＲＡＭ２から
読出される１６ビットのデータを１ビットに縮退し、そ
れを入出力バッファ１０を介して入出力端子１１にデー
タＤＱ０として出力する。そして同時に、出力端子１１
へデータＤＱ１−１５として制御信号を外部に出力す
る。

【００２２】以上のようにこの実施の形態１によれば、
テストモード時に制御信号を出力端子から出力させるこ
とにより、データ入出力時にバックグラウンド動作可能
な半導体記憶装置がアセンブリされた後においても、チ
ップ内部のバックグラウンド動作をモニタすることが可
能である。したがって、アセンブリ後のテストにおいて
不良原因解析の効率が上がる。

【００２３】なお、マイクロプロセッサの内部処理性能
を外部から測定する技術は、「特開平４−２８０３２
７」に開示されている。上記技術はマイクロプロセッサ
の命令解析手段の制御信号を外部データバス外の性能測
定信号測定用外部回路に出力させるものである。すなわ
ち、性能測定信号測定用の外部出力端子が必要になる。
これに対し本発明は、半導体記憶装置に関し、半導体記
憶装置の制御信号を出力することにより内部の各回路の
動作をモニタするものである。さらに本発明はデータを
縮退させて出力させることによって出力端子を余らせ、
そこに制御信号を出力させるものであるため、余分の出
力端子を設ける必要がないという効果を奏する。

【００２４】［実施の形態２］図４は、この発明の実施
の形態２によるＳＤＲＡＭの全体構成を示すブロック図
である。図４のようにこのＳＤＲＡＭは、図１２に示さ
れる２バンクを有する従来のＳＤＲＡＭの構成すなわ
ち、バンクＢ０とバンクＢ１の２つのバンクと、バンク
Ｂ０を制御するバンク制御回路４６と、バンクＢ１を制
御するバンク制御回路４８と、入出力端子１１と、入出
力バッファ１０とを備える。ＳＤＲＡＭはさらに、通常
動作モード時には、バンクＢ０，Ｂ１からのそのままの
データを入出力バッファ１０に出力し、テストモード時
には縮退させたデータと制御信号とを入出力バッファ１
０に出力する出力回路２４を備える。ここで、出力回路
２４の具体的構成としては、上記実施の形態１における
ものと同様な図３の構成が考えられる。

【００２５】また、バンク制御回路４６，４８の各々
は、バンクＢ０，Ｂ１から入出力バッファ１０へデータ
を転送させるリード信号ＲＥＡＤ、バンクを活性化させ
るバンクアクティブ信号ＡＣＴ、ロウアドレスストロー
ブ信号／ＲＡＳなどを対応するバンクＢ０，Ｂ１へ供給
するものである。

【００２６】次に、この発明の実施の形態２によるＳＤ
ＲＡＭの動作を説明する。ここでまず、通常動作モード
の場合を図５のタイミング図において説明する。図５は
バースト長が８の書込動作のタイミング図を示すもので
あるが、システムクロック信号ＣＬＫの立上がりエッジ
で外部からの制御信号（ロウアドレスストローブ信号／
ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、アド
レス信号、データなど）が取込まれる。アドレス信号は
行アドレス信号Ｘと列アドレス信号Ｙとが時分割的に多
重化されて与えられる。書込動作時において、ロウアド
レスストローブ信号／ＲＡＳがクロック信号ＣＬＫの立
上がりエッジにおいて活性状態の“Ｌ”にあればそのと
きのアドレス信号が行アドレス信号Ｘとして取込まれ
る。さらにクロック信号ＣＬＫの立上がりエッジにおい
てコラムアドレスストローブ信号／ＣＡＳおよびライト
イネーブル／ＷＥがともに活性状態の“Ｌ”であれば、
列アドレス信号Ｙが取込まれるとともに、そのときに与
えられていたデータＤＱ０が最初の書込データとして取
込まれる。プリチャージ動作は、クロック信号の立上が
りエッジにおいて（／ＲＡＳ，／ＣＡＳ，／ＷＥ）＝
（“Ｌ”，“Ｈ”，“Ｌ”）であってかつ、バンクアド
レスＢＡによりバンクを選択して開始される。図５で
は、バンクＢ０がデータを書込動作中（ｔ４〜ｔ１１）
にバンクＢ１が活性化し（ｔ９）、バンクＢ１がデータ
を書込動作中（ｔ１２〜ｔ１９）にバンクＢ０がプリチ
ャージを開始（ｔ１３）している。一方、内部信号ｉｎ
ｔ／ＲＡＳ０，ｉｎｔ／ＲＡＳ１はそれぞれバンクＢ０
とバンクＢ１のロウ系の制御信号でありバンクが活性状
態（／ＲＡＳ＝“Ｌ”，／ＣＡＳ＝／ＷＥ＝“Ｈ”）に
なったときに内部信号ｉｎｔ／ＲＡＳが“Ｌ”にセット
され、プリチャージコマンド（／ＲＡＳ＝／ＷＥ＝
“Ｌ”，／ＣＡＳ＝“Ｈ”）が入力したときに“Ｈ”に
リセットされる。このように、ＳＤＲＡＭではあるバン
クがデータを入出力中に、他のバンクは活性化やプリチ
ャージなどの動作を行なう。

【００２７】ここで、信号φｔｍとして“Ｌ”が出力回
路２４に入力されたとき（通常動作モード時）にはデー
タＤＱ０−１５にはそれぞれに対応したリードバスのデ
ータが出力される。

【００２８】一方、テストモードにおいては、信号φｔ
ｍとして出力回路２４に“Ｈ”が入力されることにより
出力回路２４は実施の形態１の場合と同様に１６ビット
のデータを１ビットに縮退してデータＤＱ０として出力
し、制御信号をデータＤＱ１−１５として出力する。

【００２９】なお、以上の説明は、２バンク構成のＳＤ
ＲＡＭの例であるが、３バンク以上のＳＤＲＡＭでも本
発明を適用することができる。

【００３０】以上のようにこの実施の形態２によれば、
テストモード時にそれぞれのバンクの制御信号を外部に
出力することにより、データ入出力中においてデータ入
出力をしていない他のバンクのバックグラウンド動作を
モニタすることができる。したがって、この場合におい
てもアセンブリ後のテストにおいて不良原因解析の効率
を上げることができる。

【００３１】［実施の形態３］図６は、この発明の実施
の形態３によるＳＤＲＡＭの全体構成を示すブロック図
である。図６に示されるように、このＳＤＲＡＭはメモ
リ部５２とメモリ部５２内のビット線対を選択するコラ
ムデコーダ５４とメモリ部５２内のワード線を選択する
ロウデコーダ５６とを備える。

【００３２】このＳＤＲＡＭはまた、入力端子５９から
入力された外部アドレス信号に応答してロウデコーダ５
６にロウアドレス信号、コラムデコーダ５４にコラムア
ドレス信号、バーストアドレスカウンタ６６にバースト
開始アドレス信号、内部アドレスカウンタデコーダ７２
に内部アドレス信号をそれぞれ供給するアドレスバッフ
ァ５８と、バースト開始アドレス信号を受取って連続す
るデータのアドレスをコラムデコーダ５４などに出力す
るバーストアドレスカウンタ６６と、リフレッシュ信号
ＲＥＦＥを受けてリフレッシュ用アドレス信号をロウデ
コーダ５６などに出力するリフレッシュカウンタ６８と
を備える。

【００３３】なお、バーストアドレスカウンタが受取る
バースト開始アドレスと開始アドレス以降において内部
でインクリメントされるバーストアドレスの関係につい
ていくつかの例を示すと表１のようになる。

【００３４】

【表１】

【００３５】一方、リフレッシュカウンタ６８は、リフ
レッシュサイクル時には外部から与えられるアドレスは
無視し、リフレッシュカウンタ６８のアドレス信号をロ
ウデコーダ５６に出力する。そして１行のリフレッシュ
が終了すると、リフレッシュカウンタ６８は次のアドレ
スに備えてカウントアップされる。

【００３６】さらに、このＳＤＲＡＭは、アドレスバッ
ファ５８からカウンタを指定するアドレス信号を受取
り、対応するカウンタに付随するスイッチ回路７６を介
してカウンタ値データバス７８へ内部アドレス信号を転
送せしめる内部アドレスカウンタデコーダ７２と、メモ
リ部５２からのデータを出力バッファ６２へ出力する一
方、コマンド入力端子７１に内部アドレス信号を出力端
子６３から出力させるコマンドが入力された場合には、
カウンタ値データバス７８から内部アドレス信号を出力
端子６３に出力させる内部カウンタ出力制御回路７４
と、クロック信号ＣＬＫをトリガにしてデータなどを出
力させるクロックバッファ６４とを備える。ただし、上
記内部カウンタ出力制御回路７４は、内部アドレス信号
を出力端子６３から出力させるコマンドが入力されたと
き、メモリ部５２からのデータを出力バッファ６２が出
力中であれば、そのデータの出力完了後にカウンタ値デ
ータバス７８から内部アドレス信号を出力バッファ６２
へ出力する。

【００３７】図７はＳＤＲＡＭのリードオペレーション
およびオートリフレッシュのタイミング図である。この
実施の形態では内部アドレスカウンタ値を出力するコマ
ンドは（／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ）＝
（“Ｌ”，“Ｈ”，“Ｈ”，“Ｌ”）および、バースト
アドレスカウンタかリフレッシュカウンタを指定するア
ドレスである。図７において、リードサイクル中のｔ９
にバーストアドレスカウンタ値を出力させるコマンドを
入力することによって、ｔ１２にバーストアドレスカウ
ンタ値Ｂａを出力している。さらにｔ１４で開始するリ
フレッシュサイクルにおいて、ｔ１６でリフレッシュカ
ウンタ値を出力させるコマンドを入力することにより、
ｔ１８でリフレッシュカウンタ値Ｒａを出力端子６３か
ら出力している。

【００３８】なお、以上においては内部アドレスカウン
タが２個の場合を説明したが、本発明は内部アドレスカ
ウンタが３個以上の半導体記憶装置にも当てはまり、上
記３個以上の内部アドレス信号を各々出力することがで
きる。

【００３９】以上のように、この実施の形態３によれ
ば、内部アドレス信号を出力させるコマンドおよび特定
アドレスを入力することにより、内部アドレス信号を選
択的に外部に出力でき、内部アドレスカウンタが正常に
動作しているかをテストすることができる。また、さら
に、この実施の形態３によれば、入出力を外部クロック
６５に同期させていることから内部アドレス信号はクロ
ック信号ＣＬＫをトリガにして出力され、かつその外部
クロック６５からの次のクロック信号ＣＬＫをトリガと
して出力を切ることができるため、内部アドレス信号を
出力後に、改めてその出力を切るコマンドを入力する必
要がない。

【００４０】［実施の形態４］図８は、この発明の実施
の形態４によるＤＲＡＭの全体構成を示すブロック図で
ある。図８のように、このＤＲＡＭは、メモリ部５２と
メモリ部５２内のビット線対を選択するコラムデコーダ
５４とメモリ部５２内のワード線を選択するロウデコー
ダ５６とを備える。

【００４１】このＤＲＡＭは、またリフレッシュ信号を
受けて内部アドレス信号を出力回路９４およびアドレス
バッファ９２に供給するアドレスカウンタ９９と、外部
アドレスまたは内部アドレス信号を受けてコラムデコー
ダ５４およびロウデコーダ５６へ内部アドレス信号を供
給するアドレスバッファ９２と、出力端子６３と、出力
バッファ６２と、通常動作モードにおいてはメモリ部５
２から読出されたデータをそのまま出力バッファ６２へ
出力する一方、テストモードにおいてはアドレスカウン
タ９９から供給される内部アドレス信号が上記出力端子
６３の個数より多い場合にはその出力端子６３の個数以
下の個数ずつの信号に分割して、その分割した信号を順
次出力バッファ６２を介して出力端子６３に出力する出
力回路９４とを備える。

【００４２】ここで、出力回路９４の具体的構成は図９
に示される。図９のように出力回路９４は４つの分割出
力回路９５から構成され、それぞれの分割出力回路９５
は１つのＰチャネルＭＯＳトランジスタと２つのＮチャ
ネルＭＯＳトランジスタからなる。ここで信号φｃｍと
して“Ｌ”の信号が入力されるとＰチャネルＭＯＳトラ
ンジスタがオンになり、通常動作モードとして読出デー
タバスと出力バッファ６２が接続されてメモリ部５２か
らデータがそのまま出力端子６３へ出力される。一方、
信号φｃｍとして“Ｈ”の信号が入力されると、テスト
モードとなり、読出データバスと出力バッファ６２の接
続がＰチャネルＭＯＳトランジスタがオフとなることに
よって閉ざされる。そしてこのとき信号φ１，φ２とし
て“Ｈ”が順次入力されることによって、ＮチャネルＭ
ＯＳトランジスタが順にオンとなり分割された内部信号
が順次出力バッファ６２へ出力される。

【００４３】以上の構成を有する本発明について、図８
においては、４個の出力端子６３から８ビットの内部ア
ドレス信号を出力させる例を示している。

【００４４】次に、この具体的な例における本発明の動
作を図１０のタイミング図を使って説明する。信号φｃ
ｍ，φ１，φ２はそれぞれ図１０（ａ）に示されるクロ
ック信号ＣＬＫによって制御されるが、図１０（ｂ）の
ように信号φｃｍが“Ｈ”となると、上記のようにテス
トモードとなる。そして図１０（ｃ）に示されるように
その後信号φ１が“Ｈ”となるとＮチャネルＭＯＳトラ
ンジスタ９７がオンになり、図１０（ｄ），（ｇ）のよ
うに内部信号ｉｎｔＡ０−３が出力バッファ６２へ出力
される。そして図１０（ｅ）に示されるように信号φ１
が“Ｈ”となった後信号φ２が“Ｈ”となることによっ
て、ＮチャネルＭＯＳトランジスタ９８がオンとなり、
図１０（ｆ），（ｇ）のように内部信号ｉｎｔＡ４−７
が出力バッファ６２へ出力される。

【００４５】以上のように、この実施の形態４によれば
出力端子の個数以上の内部アドレス信号を外部に出力さ
せることができる。なお、上記の例では制御信号を２分
割した場合であるが、３分割以上をすることにより、多
数からなる制御信号を外部に出力させることができる。

【００４６】また、上記内部アドレス信号を次の内部ア
ドレス信号がメモリ部５２に供給されるまでに、出力端
子６３から出力することとすれば、メモリ部５２へ供給
されている内部アドレス信号を同時に外部モニタでき
る。

【図面の簡単な説明】

【図１】この発明の実施の形態１によるＣＤＲＡＭの
全体構成を示すブロック図である。

【図２】図１に示されたＣＤＲＡＭの通常動作モード
における動作を示すタイミング図である。

【図３】図１中の出力回路の具体的な構成を示す回路
図である。

【図４】この発明の実施の形態２によるＳＤＲＡＭの
全体構成を示すブロック図である。

【図５】図４に示されたＳＤＲＡＭの通常動作モード
における動作を示すタイミング図である。

【図６】この発明の実施の形態３によるＳＤＲＡＭの
全体構成を示すブロック図である。

【図７】図６に示されたＳＤＲＡＭの動作を示すタイ
ミング図である。

【図８】この発明の実施の形態４によるＤＲＡＭの全
体構成を示すブロック図である。

【図９】図８中の出力回路の具体的な構成を示す回路
図である。

【図１０】図８に示されたＤＲＡＭのテストモードに
おける動作を示すタイミング図である。

【図１１】従来のＣＤＲＡＭの全体構成を示すブロッ
ク図である。

【図１２】２バンクを有する従来のＳＤＲＡＭの全体
構成を示すブロック図である。

【符号の説明】

２ＤＲＡＭ、４ＳＲＡＭ、６ＳＲＡＭ制御回路、
８ＤＲＡＭ制御回路、１０入出力バッファ、１１
入出力端子、１２，１６，１８，２２，７６スイッチ回
路、ＤＴＢＷライトデータ転送バッファ、ＤＴＢＲ
リードデータ転送バッファ、２４，９４出力回路、３
２信号選択回路、３３論理積回路、３４排他的論
理和回路、３５，９６ＰチャネルＭＯＳトランジス
タ、３６，９７，９８ＮチャネルＭＯＳトランジス
タ、Ｂ０，Ｂ１バンク、４６，４８バンク制御回
路、５２メモリ部、５４コラムデコーダ、５６ロ
ウデコーダ、５８アドレスバッファ、５９入力端
子、６０出力データアンプ、６２出力バッファ、６
３出力端子、６４クロックバッファ、６６バース
トアドレスカウンタ、６８リフレッシュカウンタ、７
０コマンド入力バッファ、７１コマンド入力端子、
７２内部アドレスカウンタデコーダ、７４内部カウ
ンタ出力制御回路、７８カウンタ値データバス、９２
アドレスバッファ、９５分割出力回路、９９アド
レスカウンタ。

Claims

【特許請求の範囲】

【請求項１】通常動作モードとテストモードとを有す
る半導体記憶装置であって、複数のメモリと、前記複数のメモリに対応する複数の制御信号を生成して
前記複数のメモリにそれぞれ供給するとともに、前記メ
モリのいずれかを選択し、その選択されたメモリからデ
ータを読出すように前記メモリを制御する制御手段と、前記選択されたメモリからデータが読出されている最中
に、前記テストモードでは前記メモリのうち少なくとも
前記制御手段によって選択されていないメモリに供給さ
れる制御信号を外部に出力する出力手段とを備える半導
体記憶装置。
【請求項２】前記出力手段は、前記テストモードにお
いてさらに、前記選択されたメモリに供給される制御信
号をも外部に出力する、請求項１に記載の半導体記憶装
置。
【請求項３】複数の出力端子と、前記テストモードにおいては、前記選択されたメモリか
ら同時に読出された複数個のデータに基づき、そのデー
タの個数よりも少なく、かつ、前記出力端子の個数より
も少ない個数のデータを生成し、その生成したデータを
前記複数の出力端子のうち対応する出力端子に供給する
データ縮退手段とをさらに備え、前記出力手段は前記テストモードにおいて前記選択され
ていないメモリに供給される制御信号を前記対応する出
力端子以外の出力端子に供給する、請求項１または請求
項２に記載の半導体記憶装置。
【請求項４】通常動作モードとテストモードとを有す
る半導体記憶装置であって、メモリと、前記メモリを制御する制御手段と、前記通常動作モードにおいては前記メモリからのデータ
を外部に出力する複数の出力端子と、前記通常動作モードにおいて前記メモリからのデータを
そのまま前記複数の出力端子から外部に出力する一方、
前記テストモードにおいては前記メモリから同時に読出
された複数個のデータに基づきそのデータの個数よりも
少なく、かつ、前記出力端子の個数よりも少ない個数の
データを生成し、その生成されたデータとともに、前記
制御手段から前記メモリに供給される制御信号をも前記
複数の出力端子から外部に出力する出力手段とを備える
半導体記憶装置。
【請求項５】メモリと、外部から与えられた開始アドレス信号に応答して内部ア
ドレス信号を連続的に生成して前記メモリに供給するバ
ーストアドレス供給手段と、前記バーストアドレス供給手段から供給された内部アド
レス信号に応答して前記メモリからデータを連続的に出
力する一方、前記データを連続的に出力している間に前
記内部アドレス信号を外部に出力させる第１のコマンド
が入力された場合には、そのコマンド入力時の内部アド
レス信号を前記データが連続的に出力された後に出力す
る出力手段とを備える半導体記憶装置。
【請求項６】外部からのリフレッシュ信号に応答し
て、前記メモリのデータをリフレッシュするためのリフ
レッシュアドレス信号を前記メモリに供給するリフレッ
シュアドレス供給手段を備え、前記出力手段はさらに、前記リフレッシュアドレス信号
を外部に出力される第２のコマンドが入力された場合に
は、そのコマンド入力時の前記リフレッシュアドレス信
号を出力する、請求項５に記載の半導体記憶装置。
【請求項７】通常動作モードとテストモードとを有す
る半導体記憶装置であって、メモリと、前記メモリから読出されたデータを外部に出力する出力
端子と、前記メモリを制御する制御信号を生成して前記
メモリに供給する制御手段と、前記通常動作モードにおいては前記メモリからのデータ
をそのまま前記出力端子から外部に出力する一方、前記
テストモードにおいて、前記制御信号が前記出力端子の
個数よりも多い場合には前記出力端子の個数以下の個数
ずつの信号に分割して、その分割した信号を順次出力す
ることにより前記制御信号を前記出力端子から外部に出
力させる出力手段とを備えた半導体記憶装置。
【請求項８】前記出力手段がさらに、前記制御信号
を、前記メモリに次の制御信号が供給されるまでに前記
出力端子から出力する、請求項７に記載の半導体記憶装
置。