JP3917218B2 - 半導体メモリ装置とそのカラムデコーダ回路 - Google Patents

半導体メモリ装置とそのカラムデコーダ回路 Download PDF

Info

Publication number
JP3917218B2
JP3917218B2 JP23531796A JP23531796A JP3917218B2 JP 3917218 B2 JP3917218 B2 JP 3917218B2 JP 23531796 A JP23531796 A JP 23531796A JP 23531796 A JP23531796 A JP 23531796A JP 3917218 B2 JP3917218 B2 JP 3917218B2
Authority
JP
Japan
Prior art keywords
column
input
line
data
decoder circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP23531796A
Other languages
English (en)
Other versions
JPH09106670A (ja
Inventor
東一 徐
泓善 黄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JPH09106670A publication Critical patent/JPH09106670A/ja
Application granted granted Critical
Publication of JP3917218B2 publication Critical patent/JP3917218B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関し、特にそのカラム選択を行うカラムデコーダ回路に関する。
【０００２】
【従来の技術】
最近では、コンピュータシステムが高機能化、高帯域幅(High Bandwidth)化へ急速に進むにつれて、メモリ製品のサイクル時間を減少させる、即ちアクセス時間や速度を速めることが要求されている。そこで、システムのハイパフォーマンス(High Performance)に対応するためにメモリ製品では、従来のファストページモード(Fast Page Mode)の動作以外に拡張データ出力ページモード(Extended Data Out Page Mode) やパイプラインバースト(Pipe-lined Burst)方式のページ動作等、サイクル時間を減少させる研究が行われている。
【０００３】
図１に、一般的なページモードの読出及び書込サイクルの動作タイミングを示す。図示のページサイクル中の一番目のサイクル時間ｔｃｓｈ（バーＲＡＳの降下からバーＣＡＳの上昇までにかかる時間）は、ローアドレスにより指定ワードラインがアクティブ状態になり、最初のカラムアドレス信号Ｙ０を受け取って該当アドレスのメモリセルの読出又は書込を実行する時間であり、二番目以降のサイクル時間ｔｐｃ（ページサイクル時間）は、カラムアドレスのみを受け取って読出又は書込を実行する時間である。つまり、一番目のサイクル時間ｔｃｓｈは二番目以降のサイクル時間ｔｐｃよりも長い。
【０００４】
図２は、一般的なＤＲＡＭの書込経路を示すブロック図、図３は、書込の場合における一番目のサイクル時間ｔｃｓｈの詳細を示したタイミング図である。
【０００５】
ローアドレスストローブ信号バーＲＡＳが活性化されるとローアドレスが入力されてローデコーダ回路(Row Decoder) により指定ワードラインがエネーブルされ、そして、メモリセルデータがビットラインに伝達されてセンスアンプの動作によりビットライン電圧が増幅される。一方、書込エネーブル信号バーＷＥ及びカラムアドレスストローブ信号バーＣＡＳの活性化により書込制御信号φＷＲが活性状態となり、これに応じて入力データ(Din Data)がデータ入力バッファ(Din Buffer)を経てデータラインＤＢ，バーＤＢへ伝達される。
【０００６】
図４に示すのは、カラムデコーダ回路(Column Decoder)の回路図である。図示のように従来のカラムデコーダ回路は、ロー制御系の回路によりセンスアンプの動作後に活性化されるエネーブル信号φＣＤＥ（図３参照）に応じて活性化され、カラムアドレスバッファの出力信号ＣＡ０〜ＣＡｎ（ＣＡｉ）に従い指定カラム選択ラインＣＳＬｉ（ｉ＝０〜ｎ）をエネーブルさせる。そしてこれにより、データラインＤＢ，バーＤＢに従い入出力ドライバ(I/O Driver)にてデベロープ(Develope)された入出力ラインデータ(I/O line data) がビットラインへ伝達される。つまり、カラム選択ラインＣＳＬｉにより制御される入出力ゲートトランジスタ（入出力ゲート回路）が選択されてビットラインと入出力ラインとを接続し、ビットラインへデータが送られて書込が行われる。
【０００７】
【発明が解決しようとする課題】
上記のように従来の半導体メモリ装置においては、カラムデコーダ回路のエネーブル信号φＣＤＥがビットラインセンスアンプの動作後に活性化されるので、カラム選択ラインＣＳＬは常にビットラインの感知動作後にエネーブルされるタイミングとなり、そのため特に、書込のページモードサイクルにおける一番目のサイクル時間についてメモリセルへの書込アクセスが長くなる結果となっている。
【０００８】
従って本発明の目的は、ページモード動作中で最長のサイクル時間を占る一番目のサイクル時間を減少させ、より高帯域幅のシステムに適合可能な半導体メモリ装置を提供することにある。
【０００９】
【課題を解決するための手段】
この目的のためには、書込動作においてワードラインのエネーブル後、セルデータを感知することなく迅速に入出力ラインのデータを伝達するようにすればよい。即ち、カラム選択ラインのエネーブル時点をビットラインセンスアンプの動作前にもってくるようにすれば、一番目のサイクルでデータアクセス時間を減少させることができる。従って本発明では、ローアドレス入力後にカラムアドレスを入力してメモリセルをアクセスする半導体メモリ装置のカラムデコーダ回路において、ローアドレス入力後のビットラインセンスアンプ動作前に動作して書込用のカラム選択を行えるようになっていることを特徴とするカラムデコーダ回路を提供する。このカラムデコーダ回路は、ビットラインセンスアンプ動作後に活性化されるエネーブル信号と、書込時に活性化される書込エネーブル信号に基づく書込制御信号と、に従って動作するものとすれば簡単に構成できる。例えば、エネーブル信号と書込制御信号とを論理ゲートでＯＲ演算した結果に従い動作するようにしておけばよい。
【００１０】
或いは本発明によれば、ワードラインを選択するローデコーダ回路と、ビットラインの感知増幅を行うセンスアンプと、入力データを受けてデータラインへ出力するデータ入力バッファと、前記データラインとメモリセルアレイの入出力ラインとの間に設けられた入出力ドライバと、前記入出力ラインと前記ビットラインとの接続制御を行う入出力ゲート回路と、該入出力ゲート回路の活性化制御を行うカラム選択ラインと、を有する半導体メモリ装置において、書込時に、前記センスアンプのビットライン感知動作前に活性化される信号とカラムアドレスとの論理組合せにより前記カラム選択ラインのいずれかがエネーブルされるようにしてあることを特徴とする。
【００１１】
例えば、バーＲＡＳ活性後に入力される書込エネーブル信号に基づく書込制御信号とカラムアドレスとの論理組合せによりカラム選択ラインのいずれかがエネーブルされるようにすることができ、この場合、カラムアドレスをデコードしてカラム選択ラインのいずれかをエネーブルさせるカラムデコーダ回路が書込制御信号により動作制御されるようにしてあればよい。一方、このような構成における読出動作の場合には、ロー制御系に含まれるワードラインドライバのワードラインエネーブル信号とカラムラアドレスとの論理組合せによりカラム選択ラインのいずれかがエネーブルされるようにすることができ、この場合、カラムアドレスをデコードしてカラム選択ラインのいずれかをエネーブルさせるカラムデコーダ回路がワードラインエネーブル信号により動作制御されるようにしてあればよい。或いはまた、ローアドレスバッファへアドレスが取り込まれて出力されるローアドレスラッチに際してのローアドレスラッチ信号とカラムアドレスとの論理組合せによりカラム選択ラインのいずれかがエネーブルされるようにすることができ、この場合、カラムアドレスをデコードしてカラム選択ラインのいずれかをエネーブルさせるカラムデコーダ回路がローアドレスラッチ信号により動作制御されるようにしてあればよい。
【００１２】
【発明の実施の形態】
以下、本発明の実施形態につき添付図面を参照して詳細に説明する。尚、図中の共通部分には同じ符号を使用するものとする。
【００１３】
図５は、カラムデコーダ回路の実施形態を示す回路図、図６は、その書込動作におけるタイミング図である。
【００１４】
まず、ローアドレスストーブ信号バーＲＡＳが活性化されるとローアドレスバッファがローアドレスを受け取り、このローアドレスバッファの出力がローデコーダ回路へ伝達されて指定ワードラインが活性化される。一方、書込エネーブル信号バーＷＥ及びカラムアドレスストローブ信号バーＣＡＳが活性化されると書込制御信号φＷＲが活性化され、これに従いデータ入力バッファが動作して入力データがデータラインＤＢ，バーＤＢへ伝達される。このデータラインのデータをビットラインへ伝達する入出力ゲートトランジスタは、カラム選択ラインＣＳＬｉにより制御される。
【００１５】
カラム選択ラインＣＳＬｉを制御する本例のカラムデコーダ回路は、ビットライン感知動作後に活性化されるロー制御系の回路によるエネーブル信号φＣＤＥとカラムアドレスＣＡｉ、又は、書込制御信号φＷＲとカラムアドレスＣＡｉに従い動作する。即ち、読出動作の際にはエネーブル信号φＣＤＥとカラムアドレスＣＡｉによりカラム選択ラインＣＳＬｉをエネーブルさせる一方、書込動作の際には書込制御信号φＷＲとカラムアドレスＣＡｉによりカラム選択ラインＣＳＬｉをエネーブルさせる。このために図５のカラムデコーダ回路は、信号φＣＤＥ及び信号φＷＲを演算するＮＯＲゲート５０と、その出力を反転してＮＡＮＤゲート９０へ送るインバータ８０を備えている。
【００１６】
従って、書込動作時に書込制御信号φＷＲとカラムアドレスＣＡｉが活性化されると指定カラム選択ラインＣＳＬｉがエネーブルとなり、これに従って入出力ラインのデータがビットラインを経てセルへ伝えられる。このように、ビットライン感知動作後にカラム選択ラインＣＳＬを活性化させる従来技術とは異なり、ビットライン感知動作前にカラム選択ラインＣＳＬをエネーブルさせて書込を実施することができ、その結果、書込サイクル時間を減少させられる。
【００１７】
以上、本発明の一実施形態につき説明したが、本発明はこれに限られるものではなく、その他にも多様な形態が可能であることは勿論である。
【００１８】
【発明の効果】
本発明による半導体メモリ装置は、カラム選択ラインのエネーブル時点をセンスアンプの動作前にしたのでメモリセルへのデータ書込時間を減少させられ、特に、ページモードで最長のサイクル時間を占める一番目のサイクル時間を減少させることが可能となるので、従来よりシステムの高帯域幅に適合しやすいという長所がある。
【図面の簡単な説明】
【図１】一般的なページモードサイクルのタイミング図。
【図２】ＤＲＡＭの書込経路を示すブロック図。
【図３】従来技術のカラムデコーダ回路による書込動作のタイミング図。
【図４】従来技術のカラムデコーダ回路の回路図。
【図５】本発明のカラムデコーダ回路の回路図。
【図６】本発明のカラムデコーダ回路による書込動作のタイミング図。
【符号の説明】
バーＷＥ 書込エネーブル信号
φＷＲ 書込制御信号
φＣＤＥ エネーブル信号（カラムデコーダの）
ＣＳＬ カラム選択ライン
Ｂ／Ｌ ビットライン
ＷＬ，Ｗ／Ｌ ワードライン
Ｓ／Ａ センスアンプ
ＩＯ，Ｉ／Ｏ 入出力ライン
ＤＢ データライン

Claims (1)

  1. ワードラインを選択するローデコーダ回路と、ビットラインの感知増幅を行うセンスアンプと、入力データを受けてデータラインへ出力するデータ入力バッファと、前記データラインとメモリセルアレイの入出力ラインとの間に設けられた入出力ドライバと、前記入出力ラインと前記ビットラインとの接続制御を行う入出力ゲート回路と、該入出力ゲート回路の活性化制御を行うカラム選択ラインと、カラムアドレスをデコードしてカラム選択ラインのいずれかをエネーブルさせるカラムデコーダ回路と、を有する半導体メモリ装置において、
    前記カラムデコーダ回路は、前記カラムデコーダ回路のエネーブル信号と書込エネーブル信号に基づく書込制御信号とをＯＲ演算した結果と、前記カラムアドレスとを論理演算することによって、書込時には、前記書込制御信号と前記カラムアドレスによりローアドレス入力後かつビットラインセンスアンプ動作前に書込み用のカラム選択を行い、読込時には、前記エネーブル信号と前記カラムアドレスによりローアドレス入力後かつビットラインセンスアンプ動作後に読込み用のカラム選択を行うよう構成された論理回路を備えることを特徴とする半導体メモリ装置。
JP23531796A 1995-09-06 1996-09-05 半導体メモリ装置とそのカラムデコーダ回路 Expired - Fee Related JP3917218B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1995P29237 1995-09-06
KR1019950029237A KR0164359B1 (ko) 1995-09-06 1995-09-06 싸이클시간을 감소시키기 위한 반도체 메모리 장치

Publications (2)

Publication Number Publication Date
JPH09106670A JPH09106670A (ja) 1997-04-22
JP3917218B2 true JP3917218B2 (ja) 2007-05-23

Family

ID=19426293

Family Applications (1)

Application Number Title Priority Date Filing Date
JP23531796A Expired - Fee Related JP3917218B2 (ja) 1995-09-06 1996-09-05 半導体メモリ装置とそのカラムデコーダ回路

Country Status (3)

Country Link
US (1) US5796668A (ja)
JP (1) JP3917218B2 (ja)
KR (1) KR0164359B1 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100306823B1 (ko) * 1997-06-02 2001-11-30 윤종용 강유전체메모리셀들을구비한불휘발성메모리장치
KR100280287B1 (ko) * 1998-08-28 2001-03-02 윤종용 반도체 메모리 장치
JP2001101863A (ja) * 1999-09-27 2001-04-13 Fujitsu Ltd 半導体集積回路およびその制御方法
KR100340071B1 (ko) * 1999-12-24 2002-06-12 박종섭 고속의 라이트 동작을 수행하는 디디알 동기식 메모리 장치
JP4627103B2 (ja) 2000-01-18 2011-02-09 富士通セミコンダクター株式会社 半導体記憶装置及びその制御方法
JP5034133B2 (ja) * 2000-02-29 2012-09-26 富士通セミコンダクター株式会社 半導体記憶装置
US6483754B1 (en) * 2001-05-16 2002-11-19 Lsi Logic Corporation Self-time scheme to reduce cycle time for memories
JP2003007056A (ja) 2001-06-18 2003-01-10 Mitsubishi Electric Corp 半導体記憶装置
KR100403345B1 (ko) * 2001-09-14 2003-11-01 주식회사 하이닉스반도체 반도체 메모리 장치의 라이트 동작회로
KR100482766B1 (ko) * 2002-07-16 2005-04-14 주식회사 하이닉스반도체 메모리 소자의 컬럼 선택 제어 신호 발생 회로
KR102011600B1 (ko) 2017-10-31 2019-08-21 경북대학교 산학협력단 열 및 효소 처리를 통하여 포도 껍질로부터 레스베라트롤을 추출하는 방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62103898A (ja) * 1985-10-31 1987-05-14 Mitsubishi Electric Corp ダイナミツクランダムアクセスメモリ装置
US4764900A (en) * 1986-03-24 1988-08-16 Motorola, Inc. High speed write technique for a memory
JPH01119982A (ja) * 1987-10-31 1989-05-12 Toshiba Corp スタティック型ランダムアクセスメモリ
US4954992A (en) * 1987-12-24 1990-09-04 Mitsubishi Denki Kabushiki Kaisha Random access memory having separate read out and write in bus lines for reduced access time and operating method therefor
JPH0770212B2 (ja) * 1988-07-19 1995-07-31 日本電気株式会社 半導体メモリ回路
JPH081747B2 (ja) * 1989-05-08 1996-01-10 三菱電機株式会社 半導体記憶装置およびその動作方法
JP3101297B2 (ja) * 1990-03-30 2000-10-23 株式会社東芝 半導体メモリ装置
JP3225531B2 (ja) * 1990-05-15 2001-11-05 セイコーエプソン株式会社 メモリカード
JPH0536277A (ja) * 1991-07-30 1993-02-12 Fujitsu Ltd 半導体メモリ装置
JP2894115B2 (ja) * 1992-11-10 1999-05-24 松下電器産業株式会社 カラム選択回路
KR0165159B1 (ko) * 1994-07-28 1999-02-01 사또 후미오 반도체 기억 장치

Also Published As

Publication number Publication date
US5796668A (en) 1998-08-18
JPH09106670A (ja) 1997-04-22
KR970017658A (ko) 1997-04-30
KR0164359B1 (ko) 1999-02-18

Similar Documents

Publication Publication Date Title
US6795370B2 (en) Fast cycle RAM having improved data write operation
US5808961A (en) Internal clock generating circuit for clock synchronous type semiconductor memory device
US6615309B2 (en) Semiconductor memory device
JP4253097B2 (ja) 半導体記憶装置及びそのデータ読み出し方法
JPH09288888A (ja) 半導体記憶装置
JP5043662B2 (ja) メモリの制御方法、メモリ・システム
US6160754A (en) Synchronous memory device of a wave pipeline structure
JP2000195259A (ja) Ｄｄｒｓｄｒａｍ並びにデ―タ読出制御装置および方法
KR100323257B1 (ko) 더블 데이타 전송률 입력/출력 회로를 구비하는 메모리 디바이스
JP3753606B2 (ja) 半導体メモリ装置の動作モードセッティング回路及び方法
JP3917218B2 (ja) 半導体メモリ装置とそのカラムデコーダ回路
KR19980078156A (ko) 고속 동작용 싱크로노스 디램
KR100416622B1 (ko) 동기식 반도체 메모리장치의 컬럼 디코더 인에이블 타이밍제어방법 및 장치
KR100311038B1 (ko) 칼럼선택속도가개선된칼럼선택라인구동회로와이를구비한메모리장치및그들의구동방법
US6073219A (en) Semiconductor memory device with high speed read-modify-write function
JP2002074952A (ja) 同期型半導体記憶装置及びその入力回路の制御方法
US6166993A (en) Synchronous semiconductor memory device
US6456563B1 (en) Semiconductor memory device that operates in sychronization with a clock signal
US7203810B2 (en) Synchronous semiconductor memory device having multi-bank scheme
US7813197B2 (en) Write circuit of memory device
JPH11203896A (ja) 同時カラム選択ライン活性化回路を具備する半導体メモリ装置及びカラム選択ライン制御方法
US6735674B2 (en) Method of maintaining data coherency in late-select synchronous pipeline type semiconductor memory device and data coherency maintaining circuit therefor
KR100413102B1 (ko) 동일뱅크 중복선택 방지 회로
JPH0877771A (ja) 同期型半導体記憶装置および半導体記憶装置
JPH08161883A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20040902

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20040907

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050125

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050131

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20050426

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20050506

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050801

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060322

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060616

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070112

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070208

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees