KR100413102B1 - 동일뱅크 중복선택 방지 회로 - Google Patents

동일뱅크 중복선택 방지 회로 Download PDF

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KR100413102B1 KR10-2002-0027346A KR20020027346A KR100413102B1 KR 100413102 B1 KR100413102 B1 KR 100413102B1 KR 20020027346 A KR20020027346 A KR 20020027346A KR 100413102 B1 KR100413102 B1 KR 100413102B1
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Abstract

동일뱅크 중복선택 방지 회로가 게시된다. 동일뱅크 중복선택 방지회로는 소정의 뱅크 액티브 명령에 응답하여 소정의 펄스로 발생되는 액티브 펄스 신호와, 액티브 펄스 신호의 발생에 응답하여 활성화되는 액티브 구동신호를 제공하는 액티브 명령 감지부; 액티브 구동신호를 소정의 시간으로 지연하여, 액티브 지연 신호를 제공하는 액티브 지연부; 액티브 펄스 신호에 동기되는 디코더 제어신호를 제공하되, 액티브 지연 신호의 활성에 의해 디스에이블되는 제어신호 발생부; 및 궁극적으로 메모리 뱅크의 특정의 워드라인을 구동시키는 드라이빙 신호를 생성하되, 디코더 제어신호를 클락입력단으로 수신하는 로우 프리디코더를 구비한다. 동일뱅크 중복선택 방지회로에 의하면, 동기식 반도체 메모리 장치의 버스트모드에서 특정의 메모리 뱅크(MBANK)의 워드라인이 활성화상태에서, 다시 동일 메모리 뱅크(MBANK)의 워드라인을 특정하는 뱅크 액티브 명령(RATV)이 발생하더라도, 동일 메모리 뱅크에서 복수개의 워드라인이 동시에 활성화하는 것이 방지된다.

Description

동일뱅크 중복선택 방지 회로{CIRCUIT FOR PROTECTING MULTI-WORDLINE'S SELECTION IN A MEMORY BANK}
본 발명은 동기식 반도체 메모리 장치에 관한 것으로서, 특히 동일 메모리 뱅크에서 복수개의 워드라인이 동시에 선택되는 것을 방지하는 동일뱅크 중복선택 방지회로에 관한 것이다.
도 1은 동기식 반도체 메모리 장치의 메모리 뱅크의 기본적인 구성를 설명하기 위한 도면이며, 도 2는 동기식 반도체 메모리 장치에서 있어서, 버스트모드(Burst Mode)의 예를 도시한다. 도 1을 참조하여, 동기식 반도체 메모리 장치의 기본적인 구성이 설명된다. 메모리 뱅크(MBANK)는 다수개의 워드라인(WL0, WL1, …)과 다수개의 비트라인쌍(BL0, BL1, …)의 교차점 상에 배열되는 복수개의 메모리 셀(MC)들을 가진다. 상기 메모리 셀(MC)들은 대응하는 워드라인(WL0, WL1, …) 및 칼럼선택신호(CSL0, CSL1, …)의 활성화에 의하여 선택된다. 즉, 활성화하는 워드라인(WL0, WL1, …)에 접속되는 메모리 셀(MC)의 데이터는 대응하는 비트라인쌍(BL0, BL1, …)을 통하여 인출된다. 각 비트라인쌍(BL0, BL1, …)에 인출된 데이터는 대응하는 비트라인 감지증폭기(SA0, SA1, …)에 의하여 감지증폭된다. 활성화하는 칼럼선택신호(CSL0, CSL1, …)에 게이팅되는 칼럼선택스위치(SW0, SW1, …)와 접속되는 비트라인쌍(BL0, BL1, …)의 데이터는 데이터입출력선쌍(IO)으로 전달된다.
로우 디코더(110)는 외부클락신호(CLK)에 동기되어 로우 어드레스 신호(RA)를 디코딩하여, 활성화되는 워드라인(WL0, WL1, …)을 특정하고, 칼럼 디코더(120)은 외부클락신호(CLK)에 동기되어 칼럼 어드레스 신호(CA)를 디코딩하여, 활성화하는 칼럼선택신호(CSL0, CSL1, …)를 디코딩한다.
도 1에 도시된 동일 메모리 뱅크(MBANK)에서, 2개 이상의 워드라인(WL0, WL1, …)이 동시에 활성화된다면, 하나의 비트라인쌍(BL0, BL1, …)에 2개 이상의 메모리 셀(MC)의 데이터가 인출되게 된다. 이와 같은 경우에는, 인출된 데이터가 서로 충돌하여, 반도체 메모리 장치의 오동작이 유발됨은 주지의 사실이다.
한편, 동기식 반도체 메모리 장치는 동일 페이지 내의 데이터를 연속하여 억세스할 수 있는 동작 모드로서, 버스트모드(Burst Mode)를 구비하고 있다. 상기 버스트모드에 있어서, 연속해서 억세스할 수 있는 비트(BIT)수를 버스트길이(Burst length)라 한다. 도 2에 도시된 예에서는, 버스트길이가 4비트이며, 독출명령의 입력으로부터 출력데이터가 확정될 때까지의 사이클 수, 즉, CAS(Column address strobe) 호출(CAS Latency)이 2개이다.
그리고, 도 2에서, CLK는 외부클락신호, /CS는 칩선택신호, /RAS는 로우 어드레스 스트로브 신호, /CAS는 칼럼 어드레스 스트로브 신호, /WE는 기입 인에이블 신호, ADDR은 어드레스 신호를 나타낸다.
도 2를 참조하면, CLK1에서 뱅크 액티브 명령(RATV)이 입력되고, 로우 어드레스 신호(RA)가 판독된다. 그러면, 상기 로우 어드레스 신호(RA)에 의하여 특정되는 워드라인(WL0, WL1, …)이 활성화된다. 그리고, CLK4에서 독출명령(RD)가 입력되며, 칼럼 어드레스 신호(CA)가 판독된다. 그러면, 상기 독출명령(RD)의 입력으로부터 2사이클이 경과한 후에, 칼럼 어드레스 신호(CA, CA+1, CA+2, CA+3)에 대응하여 데이터(DQ1, DQ2, DQ3, DQ4)가 순차적으로 출력된다. 그리고, CLK9에서 프리차아지 명령(PD)이 입력되며, 이때, 선택되었던 워드라인(WL)은 비선택 상태로 되고, 비트라인쌍(BL0, BL1, …)은 프리차아지된다. 그리고, CLK12에서 다시 로우 액티브 명령(RATV)가 입력된다.
그런데, 동기식 반도체 메모리 장치의 응용에서는, 다음과 같은 바람직하지 않는 동작 상황이 발생될 수 있다. 즉, 동기식 반도체 메모리 장치의 버스트모드에서 특정의 메모리 뱅크(MBANK)를 활성화시키는 뱅크 액티브 명령(RATV)이 발생한 후 해당 메모리 뱅크(MBANK)가 프리차아지하기 전에, 동일 메모리 뱅크(MBANK)를 다시 활성화시키는 뱅크 액티브 명령(RATV)이 발생할 수 있다. 그러면, 동일한 비트라인 감지증폭기(SA0, SA1, …)를 공유하는 복수개의 워드라인(WL0, WL1, …)이 활성화되며, 이때, 동기식 반도체 메모리 장치는 오동작을 유발한다.
따라서, 본 발명의 목적은 상기와 같은 문제점을 해결하기 위한 것으로서, 동일 메모리 뱅크에서 복수개의 워드라인이 동시에 활성화하는 것을 방지하는 동일뱅크 중복선택 방지회로를 제공하는 데 있다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 동기식 반도체 메모리 장치의 메모리 뱅크의 기본적인 구성를 설명하기 위한 도면이며, 도 2는 동기식 반도체 메모리 장치에서 있어서, 버스트모드(Burst Mode)의 예를 도시한다.
도 3은 본 발명의 일실시예에 따른 동일뱅크 중복선택 방지회로를 개념적으로 나타내는 블락도이다.
도 4는 도 3의 액티브 지연부를 구체적으로 나타내는 회로도이다.
도 5는 도 3의 제어신호 발생부를 구체적으로 나타내는 도면이다.
도 6은 도 3의 로우 프리디코더를 설명하기 위한 도면이다.
도 7은 도 3의 동일뱅크 중복선택 방지회로에서의 주요신호의 타이밍도로서, 중복선택의 방지를 나타내는 도면이다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 소정의 외부클락신호에 동기되어 구동되는 동기식 반도체 메모리 장치로서, 다수개의 워드라인들에 의해 선택되는 메모리 셀들이 동일한 비트라인 감지증폭기를 공유하는 구조를 가지는 적어도 하나의 메모리 뱅크를 포함하는 상기 동기식 반도체 메모리 장치에 있어서의 동일뱅크 중복선택 방지회로에 관한 것이다. 본 발명의 동일뱅크 중복선택 방지회로는 소정의 뱅크 액티브 명령에 응답하여 소정의 펄스로 발생되는 액티브 펄스 신호와, 상기 액티브 펄스 신호의 발생에 응답하여 활성화되는 액티브 구동신호를 제공하는 액티브 명령 감지부; 상기 액티브 구동신호를 소정의 시간으로 지연하여, 액티브 지연 신호를 제공하는 액티브 지연부; 상기 액티브 펄스 신호에 동기되는 디코더 제어신호를 제공하되, 상기 액티브 지연 신호의 활성에 의해 디스에이블되는 제어신호 발생부; 및 궁극적으로 상기 메모리 뱅크의 특정의 워드라인을 구동시키는 드라이빙 신호를 생성하되, 상기 디코더 제어신호를 클락입력단으로 수신하는 로우 프리디코더를 구비한다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
도 3은 본 발명의 일실시예에 따른 동일뱅크 중복선택 방지회로를 개념적으로 나타내는 블락도이다. 도 3에 도시되는 실시예의 동일뱅크 중복선택 방지회로는, 도 1과 같은 동기식 반도체 메모리 장치에 적용된다. 즉, 외부클락신호(CLK)에동기되어 구동되는 동기식 반도체 메모리 장치로서, 다수개의 워드라인들(WL0, WL1, …)에 의하여 선택되는 메모리 셀(MC)들이 동일한 하나의 비트라인 감지증폭기(SA0, SA1, …)를 공유하는 구조를 가지는 적어도 하나의 메모리 뱅크(MBANK)를 포함하는 상기 동기식 반도체 메모리 장치에 본 발명의 동일뱅크 중복선택 방지회로가 적용된다.
도 3을 참조하면, 본 발명의 일실시예에 따른 동일뱅크 중복선택 방지회로는 액티브 명령 감지부(310), 액티브 지연부(320), 제어신호 발생부(330) 및 로우 프리디코더(340)를 포함한다.
상기 액티브 명령 감지부(310)는 외부의 시스템으로부터 제공되는 칩선택신호(/CS), 라스신호(/RAS), 카스신호(/CAS), 기입인에이블신호(/WE) 등의 조합에 의하여 발생되는 뱅크 액티브 명령(RATV)을 감지한다. 상기 액티브 명령 감지부(310)는 구체적으로 액티브 펄스 발생수단(311) 및 구동신호 발생수단(313)을 구비한다. 상기 액티브 펄스 발생수단(311)은 상기 뱅크 액티브 명령(RATV)에 응답하여, 도 7에 도시되는 바와 같이, 소정의 펄스의 형태로 발생되는 액티브 펄스 신호(ACTP)를 제공한다. 본 실시예에서는, 외부클락신호(CLK)의 첫번째 클락(CLK1)에서 상기 상기 뱅크 액티브 명령(RATV)이 발생하는 것으로 한다(도 7 참조).
상기 구동신호 발생수단(313)은 상기 적어도 하나의 메모리 뱅크(MBANK)를 선택하는 상위 로우 어드레스 신호(RA_U)에 응답하여 인에이블되고, 상기 액티브 펄스 신호(ACTP)의 상승단부에 응답하여 "로우(low)" 상태로 활성화되는 액티브 구동신호(/ACTV)를 제공한다. 그러므로, 상위 로우 어드레스 신호(RA_U)가 상기 메모리 뱅크(MBANK)를 선택하지 않는 경우에는, 상기 액티브 구동신호(/ACTV)는 "하이" 의 비활성화 상태를 유지한다.
본 명세서에서는 설명의 편의를 위하여, 로우 어드레스 신호(RA)는 상위 로우 어드레스 신호(RA_U), 하위 로우 어드레스 신호(RA_D) 및 최하위 로우 어드레스 신호(RA0, RA1)로 구분되는 것으로 한다. 상기 상위 로우 어드레스 신호(RA_U)는 디코딩되어 다수개의 메모리 뱅크들 중에서 특정의 메모리 뱅크를 선택한다. 상기 하위 로우 어드레스 신호(RA_D)는 디코딩되어 다수개의 워드라인 드라이버들 중에서 특정의 워드라인 드라이버를 선택한다. 상기 최하위 로우 어드레스 신호(RA0, RA1)는 하나의 워드라인 드라이버에 접속되는 4개의 워드라인 중에서, 하나의 워드라인을 특정한다.
상기 액티브 펄스 발생수단(301)과 상기 구동신호 발생수단(303)의 구현은 당업자에게는 자명하므로, 본 명세서에서는 그 구체적인 구성에 대한 기술이 생략된다.
상기 액티브 지연부(320)는 입력되는 상기 액티브 구동신호(/ACTV)를 소정의 시간으로 지연하여, 액티브 지연 신호(/ACTVD)로 제공한다. 바람직한 실시예에 의하면, 상기 액티브 지연 신호(/ACTVD)는, 상기 뱅크 액티브 명령(RATV)이 발생되는 상기 외부클락신호(CLK)의 첫번째 클락(CLK1)의 다음번 클락(CLK2)에 응답하여, "로우(low)"로 활성화한다.
상기 제어신호 발생부(330)는, 상기 액티브 지연 신호(/ACTVD)가 "하이"인 상태에서, 상기 액티브 펄스 신호(ACTP)에 대하여 동일한 위상을 가지는 디코더 제어신호(RAE)를 제공한다. 한편, 상기 액티브 지연 신호(/ACTVD)가 "로우"로 활성화 상태인 경우에는, 상기 제어신호 발생부(330)는 디스에이블되고, 상기 디코더 제어신호(RAE)는 "로우"로 비활성화 상태를 유지한다.
상기 로우 프리디코더(340)는, 상기 디코더 제어신호(RAE)가 클락입력단으로 수신한다. 상기 로우 프리디코더(340)는 하위 로우 어드레스 신호(RA_D)를 디코딩하며, 상기 디코더 제어신호(RAE)의 상승단부에 응답하여, 디코딩된 상기 하위 로우 어드레스 신호(RA_D)에 대응하는 드라이빙 신호(DRAi)를 활성화한다. 상기 드라이빙 신호(DRAi)는 궁극적으로 상기 메모리 뱅크(MBANK)의 특정의 워드라인(WLj)를 활성화시킨다. 한편, 워드라인 드라이버(350)는 상기 드라이빙 신호(DRAi)와 상기 최하위 로우 어드레스 신호(RA0, RA1)의 논리상태에 의하여, 상기 특정의 워드라인(WLj)를 활성화시킨다.
도 4는 도 3의 액티브 지연부(320)를 구체적으로 나타내는 회로도이다. 도 4를 참조하면, 상기 액티브 지연부(320)는 제1 래치수단(410)과 제2 래치수단(430)을 포함한다.
상기 제1 래치수단(410)은 상기 외부클락신호(CLK)의 하강단부에 응답하여, 상기 액티브 구동신호(/ACTV)를 입력하며, 입력되는 상기 액티브 구동신호(/ACTV)를 반전래치시킨다. 그리고, 상기 제2 래치수단(430)은 상기 외부클락신호(CLK)의 상승단부에 응답하여, 상기 제1 래치수단(410)에 의하여 반전래치된 신호(N420)를 다시 반전래치시킨다. 그리고, 상기 제2 래치수단(430)의 출력신호는 상기 액티브 지연 신호(/ACTVD)로 제공된다. 따라서, 상기 액티브 지연 신호(/ACTVD)는 상기 뱅크 액티브 명령(RATV)이 발생되는 상기 외부클락신호(CLK)의 클락의 다음번 클락에 응답하여, "로우(low)"로 활성화한다. 만약, 상기 뱅크 액티브 명령(RATV)이 상기 외부클락신호(CLK)의 첫번째 클락(CLK1)에 발생하였다면, 상기 액티브 지연 신호(/ACTVD)는 상기 외부클락신호(CLK)의 두번째 클락(CLK2)의 상승단부에 응답하여, "로우(low)"로 활성화한다.
도 5는 도 3의 제어신호 발생부(330)를 구체적으로 나타내는 도면이다. 상기 제어신호 발생부(330)는 논리수단(510), 지연수단(520) 및 버퍼수단(530)을 포함한다. 상기 논리수단(510)은 상기 액티브 지연 신호(/ACTVD)와 상기 액티브 펄스 신호(ACTP)에 대하여 논리곱 연산을 수행한다. 상기 지연수단(520)은 상기 논리수단(510)의 출력신호(N512)를 소정의 시간만큼 지연시킨다. 그리고, 상기 버퍼수단(530)은 상기 지연수단(520)의 출력신호(N522)를 버퍼링하여, 상기 디코더 제어신호(RAE)로 제공한다.
도 6은 도 3의 로우 프리디코더(340)를 설명하기 위한 도면으로서, 대표적으로 하나의 드라이빙 신호(DRAi)를 생성하는 부분이 도시된다. 상기 로우 프리디코더(340)는 디코딩수단(610)과 래치수단(630)을 구비한다.
상기 디코딩수단(610)은 상기 하위 로우 어드레스 신호(RA_D)를 디코딩하여, 활성되는 디코딩 신호(PREi)를 특정한다. 상기 래치수단(630)은 상기 디코더 제어신호(RAE)의 상승단부에 응답하여, 상기 디코딩 신호(PREi)를 입력하여 래치시킨다. 그리고, 상기 래치수단(630)의 출력신호는 특정의 상기 드라이빙 신호(DRAi)가 된다. 그러므로, 상기 디코더 제어신호(RAE)가 "하이"로 활성화되지 않는다면, 상기 특정의 드라이빙 신호(DRAi)를 지정하는 상기 하위 로우 어드레스 신호(RA_D)가 입력되더라도, 상기 특정의 드라이빙 신호(DRAi)는 비활성화된다.
다시 도 5 및 도 6을 참조하면, 상기 디코더 제어신호(RAE)는, 상기 액티브 지연 신호(/ACTVD)가 "하이(high)"로 비활성화된 상태에서 발생되는 상기 액티브 펄스 신호(ACTP)에 대해서는, 동일한 위상을 가지면서 소정의 지연시간으로 지연되는 신호이다. 그러나, 도 7에서의 외부클락신호(CLK)의 세번째 클락(CLK3)에서와 같이, 상기 액티브 지연 신호(/ACTVD)가 "로우(low)"로 활성화된 상태에서는, 상기 디코더 제어신호(RAE)는 상기 액티브 펄스 신호(ACTP)가 활성화더라도 "로우" 상태를 유지한다.
그러므로, 동기식 반도체 메모리 장치가 버스트모드로 동작할 때, 동일 메모리 뱅크에서 2개 이상의 워드라인이 활성화되는 것이 방지된다. 다시 설명하면, 특정의 메모리 뱅크(MBANK)를 지정하는 상위 로우 어드레스 신호(RA)가 입력되는 경우, 상기 특정의 메모리 뱅크(MBANK)에 대응하는 액티브 지연 신호(/ACTVD)가 "로우(low)"로 활성화되고, 상기 메모리 뱅크(MBANK) 내의 하나의 워드라인이 활성화된다. 이와 같은 상태에서, 다시 동일 메모리 뱅크(MBANK)를 지정하는 2번째 뱅크 액티브 명령(RATV)가 발생하더라도, 상기 2번째 뱅크 액티브 명령(RATV)에 대해서 상기 디코더 제어신호(RAE)는 "로우" 상태를 유지한다. 결국, 2번째 뱅크 액티브 명령(RATV)과 함께 입력되는 로우 어드레스 신호(RA)에 대응하는 워드라인이 활성화되지 않는다.
따라서, 본 발명의 동일뱅크 중복선택 방지회로에 의하면, 동일 메모리 뱅크에서 2개 이상의 워드라인이 활성화되는 것이 방지된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상기와 같은 본 발명의 동일뱅크 중복선택 방지회로에 의하면, 동기식 반도체 메모리 장치의 버스트모드에서 특정의 메모리 뱅크(MBANK)의 워드라인이 활성화상태에서, 다시 동일 메모리 뱅크(MBANK)의 워드라인을 특정하는 뱅크 액티브 명령(RATV)이 발생하더라도, 동일 메모리 뱅크에서 복수개의 워드라인이 동시에 활성화하는 것이 방지된다.

Claims (5)

  1. 소정의 외부클락신호에 동기되어 구동되는 동기식 반도체 메모리 장치로서, 다수개의 워드라인들에 의해 선택되는 메모리 셀들이 동일한 비트라인 감지증폭기를 공유하는 구조를 가지는 적어도 하나의 메모리 뱅크를 포함하는 상기 동기식 반도체 메모리 장치에 있어서,
    소정의 뱅크 액티브 명령에 응답하여 소정의 펄스로 발생되는 액티브 펄스 신호와, 상기 액티브 펄스 신호의 발생에 응답하여 활성화되는 액티브 구동신호를 제공하는 액티브 명령 감지부;
    상기 액티브 구동신호를 소정의 시간으로 지연하여, 액티브 지연 신호를 제공하는 액티브 지연부;
    상기 액티브 펄스 신호에 동기되는 디코더 제어신호를 제공하되, 상기 액티브 지연 신호의 활성에 의해 디스에이블되는 제어신호 발생부; 및
    궁극적으로 상기 메모리 뱅크의 특정의 워드라인을 구동시키는 드라이빙 신호를 생성하되, 상기 디코더 제어신호를 클락입력단으로 수신하는 로우 프리디코더를 구비하는 것을 특징으로 하는 동일뱅크 중복선택 방지회로.
  2. 제1 항에 있어서, 상기 액티브 지연 신호는
    상기 뱅크 액티브 명령이 발생되는 상기 외부클락신호의 클락의 다음번 클락에 응답하여, 활성화되는 것을 특징으로 하는 동일뱅크 중복선택 방지회로.
  3. 제1 또는 제2 항에 있어서, 상기 액티브 지연부는
    상기 외부클락신호의 하강단부에 응답하여, 상기 액티브 구동신호를 입력하여 반전래치시키는 제1 래치수단; 및
    상기 외부클락신호의 상승단부에 응답하여, 상기 제1 래치수단에 의하여 반전래치된 신호를 다시 반전래치하여 상기 액티브 지연신호로 제공하는 제2 래치수단을 구비하는 것을 특징으로 하는 동일뱅크 중복선택 방지회로.
  4. 제1 또는 제2 항에 있어서, 상기 제어신호 발생부는
    상기 액티브 지연 신호와 상기 액티브 펄스 신호에 대하여 논리곱 연산을 수행하는 논리수단을 구비하는 것을 특징으로 하는 동일뱅크 중복선택 방지회로.
  5. 제1 항에 있어서,
    상기 액티브 명령 감지부는
    상기 적어도 하나의 메모리 뱅크를 선택하는 상위 로우 어드레스 신호에 응답하여 인에이블되어, 상기 액티브 펄스 신호의 발생에 응답하여 활성화되는 액티브 구동신호를 제공하는 구동신호 발생수단을 구비하며,
    상기 로우 프리디코더는
    하위 로우 어드레스 신호를 디코딩하여, 상기 드라이빙 신호를 발생시키는 것을 특징으로 하는 동일뱅크 중복선택 방지회로.
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