KR100282044B1 - 반도체 메모리 장치 - Google Patents

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Abstract

여기에 개시되는 반도체 메모리 장치는 복수 개의 메모리 셀들, 워드 라인을 선택하기 위한 신호를 발생하는 행 선택 회로, 상기 워드 라인 선택 신호가 비활성화될 때 비트 라인들을 프리챠지하기 위한 프리챠지 회로를 포함한다. 그러므로 워드라인이 비활성화 때, 비트 라인이 프리챠지되므로 프리챠지 속도를 향상시킬 수 있다.

Description

반도체 메모리 장치(A SEMICONDUCTOR MEMORY DEVICE)
본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 비트 라인 프리챠지 및 셀에 대한 기입/독출 속도를 향상시키기 위한 반도체 메모리 장치에 관한 것이다.
최근 들어 반도체 메모리 장치가 고집적화됨에 따라 하나의 비트 라인에 대응되는 셀의 개수가 증가하고 있다. 이는 비트 라인 로딩(bit line loading)(비트 라인 커패시턴스 : bit line capacitance)을 크게 하여 셀의 독출 및 기입시 속도(read ＆ write operation speed)를 지연시킨다. 일반적으로 메모리의 기입 및 독출 동작의 액세스 속도(access speed)를 향상시키기 위한 방법으로 비트 라인을 프리챠지시키고 있다. 비트 라인 프리챠지 방법은 어드레스 천이 검출 회로(Address Transition Detection circuit)로부터 발생된 펄스 신호(pulse signal)나 클럭 신호(clock signal)에 동기되어 출력되는 신호에 의해 가능하다. 그러므로 프리챠지 구간에서 프리챠지 트랜지스터를 턴온시켜 속도와 전류의 소모를 줄이고 있다.
도 1은 반도체 메모리 장치의 구성을 보여주는 회로도로서, 제 1 및 제 2 프리챠지 신호(ΦTOP, ΦBOT) 그리고 서브 워드 라인 선택 신호(SWL), 비트 라인 선택 신호(Y)들은 클럭 신호에 따라 동기되는 시간이 각기 달라 비트 라인 프리챠지 동작 속도를 지연시키는 한 원인이 된다. 도 2는 비트 라인 프리챠지시 동작 타이밍도로서 프리챠지 신호와 서브 워드 라인 선택 신호는 동일한 시점에 동기되어 프리챠지 구간과 셀 액세스 구간을 구분지어야 한다. 실제 프리챠지 신호 ΦTOP가 워드 라인 선택 신호 SWL과 트래킹(tracking)되지 않아 비트 라인의 프리챠지 속도를 낮추게 된다. 또 프리챠지 신호 ΦBOT도 SWL은 물론 칼럼 선택 신호 와도 트래킹이 일어나지 않아 비트 라인 프리챠지 속도를 저하시킨다. 상기와 같이 ΦTOP, SWL, ΦBOP, 의 동기 시점이 서로 일치하지 않음으로써 비트 라인 프리챠지 속도가 지연되며 그 결과 기입 및 독출 동작 속도가 떨어지게 된다.
따라서, 본 발명의 목적은 비트 라인 프리챠지 속도와 함께 셀의 기입 및 독출 속도를 향상시킬 수 있는 반도체 메모리 장치를 제공함에 있다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 구성을 보여주는 회로도:
도 2은 종래 기술에 따른 비트 라인 프리챠지시 동작 타이밍도:
도 3은 본 발명에 따른 반도체 메모리 장치의 구성을 보여주는 회로도:
도 4는 본 발명에 따른 워드라인 구동 회로의 구성을 보여주는 회로도:
도 5는 도 3에 따른 비트 라인 프리챠지시 동작 타이밍도: 그리고
도 6은 본 발명에 따른 행 디코더 회로의 구성을 보여주는 회로도이다
*도면의 주요부분에 대한 부호 설명
10 : 행 선택 회로 20 : 로직 회로
30a, 30b: 프리챠지 회로 40 : 감지 증폭기
(구성)
상술한 바와 같은 목적을 달성하기 위한 일 특징에 의하면, 반도체 메모리 장치는 적어도 한쌍의 비트 라인들과; 상기 비트 라인들 사이에 병렬로 배열된 복수개의 메모리 셀들과; 상기 메모리 셀들에 각각 연결된 복수개의 워드 라인들과; 상기 워드 라인들 중 선택하고자 하는 워드 라인에 대응하는 제 1 및 제 2 어드레스들에 응답해서 워드 라인 선택 신호를 발생하는 행 선택 회로와; 상기 제 1 어드레스들을 받아들이고, 상기 워드 라인 선택 신호가 비활성화될 때 비트 라인 프리 챠지 신호를 발생하는 제 1 로직 회로 및; 상기 비트 라인들에 연결되며, 상기 프리 챠지 신호에 응답해서 상기 비트 라인들을 프리 챠지 전압으로 프리 챠지하는 프리 챠지 회로를 포함한다.
본 발명의 바람직한 실시예에 있어서, 상기 워드 라인 선택 신호가 비활성화될 때 상기 프리챠지 신호는 활성화된다.
본 발명의 바람직한 실시예에 있어서, 상기 행 선택 회로는 외부로부터 블록 선택 신호와 워드 라인 선택을 위한 제 1 및 제 2 신호들을 입력받아 행 디코더 회로와; 상기 행 선택 신호를 구동하기 위한 구동 회로를 포함한다.
본 발명의 바람직한 실시예에 있어서, 상기 행 디코더 회로는 일입력단으로 상기 제 1 신호를 인가받고, 이입력단으로 상기 블록 선택 신호를 공통으로 입력받는 제 1 낸드 게이트군과; 일입력단으로 상기 제 2 신호를 입력받고, 타입력단으로 상기 블록 선택 신호를 인가받는 제 2 낸드 게이트군과; 상기 제 2 낸드 게이트군의 각 출력단에 연결되는 복수 개의 인버터들을 포함한다.
본 발명의 바람직한 실시예에 있어서, 상기 제 1 로직 회로는 상기 비트 라인들 프리챠지시 적어도 하나 이상 하이레벨인 제 1 어드레스들을 인가받는 오어 게이트를 포함한다.
본 발명의 바람직한 실시예에 있어서, 상기 제 1 로직 회로는 상기 행 디코더 회로의 출력을 받아들여 상기 프리챠지 신호를 출력한다.
(실시예)
이하 본 발명의 바람직한 실시예에 따른 참조도면 도 3내지 도 6에 의거하여설명하면 다음과 같다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성을 보여주고 있다. 이하 본 발명에 따른 반도체 메모리 장치 및 그것의 비트 라인 프리챠지 방법은 하나의 셀에 대해서만 설명함에 유의해야 한다. 비록 상기 도면에는 도시되어 있지는 않지만 , 앞으로의 상세한 동작 설명은 복수개의 셀들을 구비하는 반도체 메모리 장치에서도 동일하게 수행된다.
도 3을 참조하면, 반도체 메모리 장치는 메모리 셀(memory cell), 워드 라인(word line), 비트 라인(bit line), 상기 워드 라인을 선택 및 구동하기 위한 행 선택 회로(row selection circuit)(10), 로직 회로(logic circuit)(20), 프리챠지 회로(precharge circuit)(30a, 30b)를 포함한다. 도 3에 도시된 바와 같이 일반적인 데이터를 저장하기 위한 메모리 셀이 Y 방향으로 배열되는 비트 라인 쌍(BL, BLB)과 X 방향으로 배열되는 워드 라인(SWL)과 연결된다. 상기 행 선택 회로(10)는 앞으로 선택될 워드 라인에 대한 어드레스 정보들 XPDO, YPDO(또는 프리디코딩 신호들), 블록 선택 신호(BS)를 받아들여 신호 BSLi, 워드 라인 선택 신호(SWL), Y(PBOT)을 출력한다. 그리고 로직 회로(20)는 상기 신호 BSLi들을 조합하여 프리챠지 신호(PTOP)를 발생한다. 프리챠지 회로(30a, 30b)는 메모리 셀 상하단에 위치하며, 상단 프리챠지 회로(30a)는 상기 프리챠지 신호 PTOP에 응답하여 비트 라인(B/L, )을 프리챠지시킨다. 셀 하단에 위치하는 프리챠지 회로(30b)는 PBOT에 응답하여 상기 프리챠지 회로(30a)와 함께 비트 라인쌍(BL, BLB)을 프리챠지시킨다.
워드 라인 선택 회로(10)는 선택될 워드 라인의 어드레스에 대응되는 XPDO, YPDO, 블록 선택 신호(BS)를 디코딩하여 워드 라인 선택을 위한 BSLi를 발생하는 행 디코더와 메인 워드 라인이 선택됨에 따라 서브 워드 라인을 선택하기 위한 구동 회로(12)를 포함한다. 상기 구동 회로(12)는 메인 워드 라인(MWL과 BSLi를 입력으로 하는 낸드 게이트로 구성된다. 상기 로직 회로(20)는 BSLi를 입력으로 하는 오어 게이트(21)로 구성된다.
다시 도 3을 참조하면, 디코딩 신호들 BSLi 는 블록 선택 신호(BS)와 X 프리디코딩 신호(XPDO)에 의해 발생되는 펄스 신호이므로 입력되는 BS, XPDO중 적어도 하나는 펄스 신호이어야만 한다. 로직 회로(20)는 상기 오어 게이트(21)를 통해 프리챠지 신호(PTOP)를 프리챠지 회로(30a)로 전달한다.
행 선택 회로(10)는 블록 선택 신호(BS)에 의해 선택되는 BSLi과 MWL가 구동 회로의 앤드 게이트(12)로 입력받아 상기 프리챠지 신호 PBOT와 거의 동일한 시점에서 SWL이 발생하게 된다. 이는 PTOP와 SWL이 한단의 논리 게이트 소자를 거쳐 출력되기 때문에 가능하다. 다시 말해, 워드 라인이 비활성화되는 것과 동시에 비트라인의 프리챠지가 시작된다. 프리챠지 회로(30b)는 상기 행 디코더(11)가 블록 선택 신호(BS)와 Y 프리 디코딩 신호(YPDO)를 디코딩한 결과의 프리챠지 신호 PBOT(Y)를 입력받는다. 이때, 상기 블록 선택 신호(BS)와 Y 프리 디코딩 신호 중 적어도 하나 이상은 펄스 신호이어야만 펄스 형태의 프리챠지 신호 PBOT를 얻을 수 있다. 이외에 비트 라인 선택 트랜지스터들(112∼115)은 상기 Y 신호와 위상만 반전된 YB에 응답하여 비트 라인을 선택한다. 이는 비트 라인 프리챠지 및 비트 라인 선택을 Y 하나로 할 수 있어 프리챠지 구간에서 선택된 Y의 프리챠지 신호 PBOT는 로우레벨을 활성화되고, 비선택되는 프리챠지 신호는 비활성화된다.
도 4는 워드라인 구동 회로의 구성을 보여주는 회로도로서, 이는 이 분야의 통상적인 지식을 가진자들에게는 널리 알려진 기술이므로 보다 상세한 설명은 이하 생략하기로 한다.
도 6은 본 발명의 바람직한 실시예에 따른 행 디코더 회로의 구성을 보여주는 회로도이다. 행 디코더 회로는 블록 선택 신호(BSi)를 일입력으로 받아들이고, 복수개의 X 프리 디코딩 신호들(XPDO1∼XPDO4)을 이입력으로 받아들여 블록 선택 신호들(BSL1∼BSL4)을 출력하는 앤드 게이트들(129∼132)을 포함한다. 이와 함께 상기 블록 선택 신호(BSi)를 일입력으로 받아들이고, 이입력단으로 Y 프리디코딩 신호들(YPDO1∼YPDO16)을 받아들여 프리챠지 신호들(Y1∼Y16)을 발생하는 앤드 게이트들(133, 135)과, 상기 앤드 게이트들(133, 135)의 출력단에 입력단이 연결되어 비트 라인 선택 신호 를 발생하는 인버터들(134, 136)을 포함한다. 상기한 바와 같은 구성을 갖는 행 디코더 회로(10)로부터 출력되는 디코딩 신호들(BSLi)은 로직 회로(20)의 오어 게이트(21)에 모두 입력되어 프리챠지 신호 PTOP를 발생시킨다. 즉, 비트 라인 프리챠지 구간으로 접어들 때, SWL 비활성화 시점과 PTOP, PBOT의 활성화 시점을 동일하게 맞춘다. 이는 종래와 같이 비트 라인 프리챠지가 종료된 후에도 워드 라인이 선택되지 않으므로서 센싱시 속도가 저하되는 것을 막을 수 있다.
도 5는 본 발명에 따른 비트 라인 프리챠지시 동작 타이밍도이다.
외부로부터 클럭 신호(XK)가 인가되면 이에 동기되어 MWLn, BSn, XPDOn, YPDOn이 동일하게 하이레벨로 천이된다. MWLn을 제외한 나머지 신호들을 행 선택 회로(10)와 로직 회로(20)를 거쳐 하이레벨의 프리챠지 신호 PTOP가 출력되어 프리챠지 회로(30a)의 PMOS 트랜지스터들(101, 102)을 턴오프 시킨다. 이와 동시에 메인 워드 라인 선택 신호 MWLn과 선택된 디코딩 신호(BSLi)로 인해 서브 워드 라인(SWL)이 선택된다. 이는 기입 및 독출 동작이 수행될 때, 프리챠지 회로(30a)의 동작을 차단하여 비트 라인을 하이 임피던스 상태(high impedance state)로 만드므로서 동작 속도를 향상시킬 수 있다.
이와 반대로 셀이 억세스되지 않을 경우에는 프리챠지 트랜지스터(101, 102)를 턴온시키는 시점과 서브 워드 라인(SWL)의 비활성화 시점을 일치하여 dc 전류의 소모없이 비트 라인을 프리챠지 시킬 수 있다. 그리고 비트 라인 프리챠지 구간에서 상부 프리챠지 회로(30a)와 하부 프리챠지 회로(30b)가 양쪽에서 비트 라인을 프리챠지 시킴에 따라 메모리의 동작 속도를 향상시킬 수 있다. 다시 말해 비트 라인 프리챠지시에는 워드 라인이 비활성화되고, 셀이 억세스 될 경우에 워드 라인은 활성화시키고, 비트 라인 프리챠지 회로를 비활성화시킨다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 다양한 변화 및 변경이 가능함은 물론이다.
본 발명은 워드 라인 비활성화시점과 비트 라인을 프리챠지 시점을 일치시켜 메모리의 동작 속도와 함께 비트 라인 프리챠지 속도도 향상시킬 수 있다.

Claims (6)

  1. 적어도 한쌍의 비트 라인들과;
    상기 비트 라인들 사이에 병렬로 배열된 복수개의 메모리 셀들과;
    상기 메모리 셀들에 각각 연결된 복수개의 워드 라인들과;
    상기 워드 라인들 중 선택하고자 하는 워드 라인에 대응하는 제 1 및 제 2 어드레스들에 응답해서 워드 라인 선택 신호를 발생하는 행 선택 회로와;
    상기 제 1 어드레스들을 받아들이고, 상기 워드 라인 선택 신호가 비활성화될 때 비트 라인 프리 챠지 신호를 발생하는 로직 회로와; 그리고
    상기 비트 라인들에 연결되며, 상기 프리 챠지 신호에 응답해서 상기 비트 라인들을 프리 챠지 전압으로 프리 챠지하는 프리 챠지 회로를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 워드 라인 선택 신호가 비활성화될 때 상기 프리챠지 신호는 활성화되는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 행 선택 회로는,
    외부로부터 블록 선택 신호와 워드 라인 선택을 위한 제 1 및 제 2 신호들을 입력받아 행 디코더 회로와; 그리고
    상기 워드 라인 선택 신호를 구동하기 위한 구동 회로를 포함하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 행 디코더 회로는,
    일입력단으로 상기 제 1 신호를 인가받고, 이입력단으로 상기 블록 선택 신호를 공통으로 입력받는 제 1 낸드 게이트군과;
    일입력단으로 상기 제 2 신호를 입력받고, 타입력단으로 상기 블록 선택 신호를 인가받는 제 2 낸드 게이트군과; 그리고
    상기 제 2 낸드 게이트군의 각 출력단에 연결되는 복수 개의 인버터들을 포함하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제 1 로직 회로는, 상기 비트 라인들 프리챠지시 적어도 하나 이상 하이레벨인 제 1 어드레스들을 인가받는 오어 게이트를 포함하는 반도체 메모리 장치.
  6. 제 1 항 또는 제 3 항에 있어서,
    상기 제 1 로직 회로는, 상기 행 디코더의 출력을 받아들여 상기 프리챠지 신호를 출력하는 반도체 메모리 장치.
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