JPH1139880A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH1139880A JPH1139880A JP9191458A JP19145897A JPH1139880A JP H1139880 A JPH1139880 A JP H1139880A JP 9191458 A JP9191458 A JP 9191458A JP 19145897 A JP19145897 A JP 19145897A JP H1139880 A JPH1139880 A JP H1139880A
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 低電源電圧間においてもデータ破壊を生じる
ことなく安定にかつ高速で動作する半導体記憶装置を実
現する。 【解決手段】 メモリセル（１）は、ビット線（ＢＬ，
／ＢＬ）にエミッタが結合されるバイポーラトランジス
タ（ＢＰ１，ＢＰ２）のベース電流を利用してメモリセ
ルデータの書込／読出を行なう。このビット線プリチャ
ージ回路（３０）は、活性化時ビット線をメモリセルバ
イポーラトランジスタのエミッタ−ベース間のビルトイ
ン電圧レベルにプリチャージする。ビット線ＢＬおよび
／ＢＬがＨレベルからＬレベルに低下したときバイポー
ラトランジスタのベース電極ノード電位が負電位に容量
結合により変化し、アクセストランジスタ（Ｑ３，Ｑ
４）が導通するのを防止し、メモリセルデータの破壊を
防止する。
ことなく安定にかつ高速で動作する半導体記憶装置を実
現する。 【解決手段】 メモリセル（１）は、ビット線（ＢＬ，
／ＢＬ）にエミッタが結合されるバイポーラトランジス
タ（ＢＰ１，ＢＰ２）のベース電流を利用してメモリセ
ルデータの書込／読出を行なう。このビット線プリチャ
ージ回路（３０）は、活性化時ビット線をメモリセルバ
イポーラトランジスタのエミッタ−ベース間のビルトイ
ン電圧レベルにプリチャージする。ビット線ＢＬおよび
／ＢＬがＨレベルからＬレベルに低下したときバイポー
ラトランジスタのベース電極ノード電位が負電位に容量
結合により変化し、アクセストランジスタ（Ｑ３，Ｑ
４）が導通するのを防止し、メモリセルデータの破壊を
防止する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特にスタティック型半導体記憶装置に関し、よ
り特定的には、スタティック・ランダム・アクセス・メ
モリのビット線プリチャージ回路の構成に関する。
に関し、特にスタティック型半導体記憶装置に関し、よ
り特定的には、スタティック・ランダム・アクセス・メ
モリのビット線プリチャージ回路の構成に関する。
【０００２】
【従来の技術】図２１は、従来のスタティック半導体記
憶装置のアレイ部の構成を概略的に示す図である。この
図２１に示すスタティック型半導体記憶装置としてのス
タティック・ランダム・アクセス・メモリ（ＳＲＡＭ）
の構成は、たとえば特開平７−２２６０８３号公報に示
されている。
憶装置のアレイ部の構成を概略的に示す図である。この
図２１に示すスタティック型半導体記憶装置としてのス
タティック・ランダム・アクセス・メモリ（ＳＲＡＭ）
の構成は、たとえば特開平７−２２６０８３号公報に示
されている。
【０００３】図２１において、ＳＲＡＭは、行列状に配
列される複数のメモリセルＭと、各メモリセル行に対応
して配置され、各々に対応の行のメモリセルが接続され
る複数のワード線ＷＬと、メモリセルの各列に対応して
配置され、各々に対応の列のメモリセルが接続される複
数のビット線対ＢＬ，／ＢＬを含む。図２１において
は、１つのワード線ＷＬ１と、ビット線対ＢＬ１，／Ｂ
Ｌ１〜ＢＬｎ，／ＢＬｎと、これらの交差部に対応して
配置されるメモリセルＭ１〜Ｍｎを代表的に示す。
列される複数のメモリセルＭと、各メモリセル行に対応
して配置され、各々に対応の行のメモリセルが接続され
る複数のワード線ＷＬと、メモリセルの各列に対応して
配置され、各々に対応の列のメモリセルが接続される複
数のビット線対ＢＬ，／ＢＬを含む。図２１において
は、１つのワード線ＷＬ１と、ビット線対ＢＬ１，／Ｂ
Ｌ１〜ＢＬｎ，／ＢＬｎと、これらの交差部に対応して
配置されるメモリセルＭ１〜Ｍｎを代表的に示す。
【０００４】メモリセルＭ１〜Ｍｎの各々は、記憶ノー
ドＳＮおよび／ＳＮに相補データを記憶するためのイン
バータ２０２および２０３で構成されるインバータラッ
チと、ワード線ＷＬ（ＷＬ１）上の信号電位に応答して
導通し、記憶ノードＳＮおよび／ＳＮを対応のビット線
ＢＬ１，／ＢＬ１（ＢＬ１，／ＢＬ１〜ＢＬｎ，／ＢＬ
ｎ）へそれぞれ接続するアクセストランジスタ２０４お
よび２０５を含む。アクセストランジスタ２０４および
２０５は、ｎチャネルＭＯＳトランジスタ（絶縁ゲート
型電界効果トランジスタ）で構成される。
ドＳＮおよび／ＳＮに相補データを記憶するためのイン
バータ２０２および２０３で構成されるインバータラッ
チと、ワード線ＷＬ（ＷＬ１）上の信号電位に応答して
導通し、記憶ノードＳＮおよび／ＳＮを対応のビット線
ＢＬ１，／ＢＬ１（ＢＬ１，／ＢＬ１〜ＢＬｎ，／ＢＬ
ｎ）へそれぞれ接続するアクセストランジスタ２０４お
よび２０５を含む。アクセストランジスタ２０４および
２０５は、ｎチャネルＭＯＳトランジスタ（絶縁ゲート
型電界効果トランジスタ）で構成される。
【０００５】ＳＲＡＭは、さらに、ビット線対ＢＬ１，
／ＢＬ１〜ＢＬｎ，／ＢＬｎそれぞれに対応して設けら
れ、ビット線イコライズ指示信号／ＥＱの活性化時活性
化され、対応のビット線対ＢＬ１，／ＢＬ１〜ＢＬ１
ｎ，／ＢＬｎを電源電圧Ｖｃｃレベルにプリチャージし
かつイコライズするためのビット線プリチャージ／イコ
ライズ回路ＢＥＱ１〜ＢＥＱｎと、ビット線対ＢＬ１，
／ＢＬ１〜ＢＬｎ，／ＢＬｎそれぞれに対応して設けら
れ、図示しないコラムデコーダからの列選択信号Ｙ（Ｙ
１〜Ｙｎ）を受け、この受けた列選択信号が対応のビッ
ト線対を指定するとき導通し、対応のビット線対と内部
読出データバス線ＤＢ，／ＤＢを電気的に接続する列選
択ゲートＣＳＧ１〜ＣＳＧｎと、データ読出時活性化さ
れ、内部読出データバス線ＤＢ，／ＤＢ上の信号電位を
増幅して内部読出データを生成して図示しないデータ出
力回路へ伝達するセンスアンプ２１５を含む。
／ＢＬ１〜ＢＬｎ，／ＢＬｎそれぞれに対応して設けら
れ、ビット線イコライズ指示信号／ＥＱの活性化時活性
化され、対応のビット線対ＢＬ１，／ＢＬ１〜ＢＬ１
ｎ，／ＢＬｎを電源電圧Ｖｃｃレベルにプリチャージし
かつイコライズするためのビット線プリチャージ／イコ
ライズ回路ＢＥＱ１〜ＢＥＱｎと、ビット線対ＢＬ１，
／ＢＬ１〜ＢＬｎ，／ＢＬｎそれぞれに対応して設けら
れ、図示しないコラムデコーダからの列選択信号Ｙ（Ｙ
１〜Ｙｎ）を受け、この受けた列選択信号が対応のビッ
ト線対を指定するとき導通し、対応のビット線対と内部
読出データバス線ＤＢ，／ＤＢを電気的に接続する列選
択ゲートＣＳＧ１〜ＣＳＧｎと、データ読出時活性化さ
れ、内部読出データバス線ＤＢ，／ＤＢ上の信号電位を
増幅して内部読出データを生成して図示しないデータ出
力回路へ伝達するセンスアンプ２１５を含む。
【０００６】ビット線プリチャージ／イコライズ回路Ｂ
ＥＱ１〜ＢＥＱｎの各々は、ビット線イコライズ指示信
号／ＥＱの活性化時導通し、ビット線ＢＬ（ＢＬ１〜Ｂ
Ｌｎ）へ電源電圧Ｖｃｃを伝達するｐチャネルＭＯＳト
ランジスタ２０６と、ビット線イコライズ指示信号／Ｅ
Ｑの活性化時導通し、ビット線／ＢＬ（／ＢＬ１〜／Ｂ
Ｌｎ）へ電源電圧Ｖｃｃを伝達するｐチャネルＭＯＳト
ランジスタ２０７と、ビット線イコライズ指示信号／Ｅ
Ｑの活性化時導通し、ビット線ＢＬおよび／ＢＬを電気
的に接続するｐチャネルＭＯＳトランジスタ２０８を含
む。
ＥＱ１〜ＢＥＱｎの各々は、ビット線イコライズ指示信
号／ＥＱの活性化時導通し、ビット線ＢＬ（ＢＬ１〜Ｂ
Ｌｎ）へ電源電圧Ｖｃｃを伝達するｐチャネルＭＯＳト
ランジスタ２０６と、ビット線イコライズ指示信号／Ｅ
Ｑの活性化時導通し、ビット線／ＢＬ（／ＢＬ１〜／Ｂ
Ｌｎ）へ電源電圧Ｖｃｃを伝達するｐチャネルＭＯＳト
ランジスタ２０７と、ビット線イコライズ指示信号／Ｅ
Ｑの活性化時導通し、ビット線ＢＬおよび／ＢＬを電気
的に接続するｐチャネルＭＯＳトランジスタ２０８を含
む。
【０００７】列選択ゲートＣＳＧ１〜ＣＳＧｎの各々
は、列選択信号Ｙ（Ｙ１〜Ｙｎ）を反転するインバータ
回路２１０と、この列選択信号Ｙ１およびインバータ回
路２１０の出力信号に従って導通し、対応のビット線Ｂ
Ｌ（ＢＬ１〜ＢＬｎ）を内部読出データバス線ＤＢに接
続するＣＭＯＳトランスミッションゲート２１１と、列
選択信号Ｙ１およびインバータ回路２１０の出力信号に
従って導通し、対応のビット線／ＢＬ（／ＢＬ１〜／Ｂ
Ｌｎ）を内部読出データバス線／ＤＢに接続するＣＭＯ
Ｓトランスミッションゲート２１２を含む。
は、列選択信号Ｙ（Ｙ１〜Ｙｎ）を反転するインバータ
回路２１０と、この列選択信号Ｙ１およびインバータ回
路２１０の出力信号に従って導通し、対応のビット線Ｂ
Ｌ（ＢＬ１〜ＢＬｎ）を内部読出データバス線ＤＢに接
続するＣＭＯＳトランスミッションゲート２１１と、列
選択信号Ｙ１およびインバータ回路２１０の出力信号に
従って導通し、対応のビット線／ＢＬ（／ＢＬ１〜／Ｂ
Ｌｎ）を内部読出データバス線／ＤＢに接続するＣＭＯ
Ｓトランスミッションゲート２１２を含む。
【０００８】センスアンプ２１５は、差動増幅回路の構
成を備え、この内部読出データバス線ＤＢおよび／ＤＢ
上に現われた相補データを差動的に増幅して内部読出デ
ータを生成する。次に、この図２１に示すＳＲＡＭのデ
ータ読出時の動作について図２２に示す信号波形図を参
照して説明する。
成を備え、この内部読出データバス線ＤＢおよび／ＤＢ
上に現われた相補データを差動的に増幅して内部読出デ
ータを生成する。次に、この図２１に示すＳＲＡＭのデ
ータ読出時の動作について図２２に示す信号波形図を参
照して説明する。
【０００９】データ読出時においては、ビット線イコラ
イズ指示信号／ＥＱは、活性状態のＬレベルにある。こ
のビット線イコライズ／プリチャージ回路ＢＥＱ１〜Ｂ
ＥＱｎを、データ読出時活性状態とすることにより、ビ
ット線電位振幅を小さくして、高速でデータを読出す機
能を備える。イコライズ用のｐチャネルＭＯＳトランジ
スタ２０８により、この相補ビット線ＢＬおよび／ＢＬ
間の電位差が大きくなるのを抑制する。
イズ指示信号／ＥＱは、活性状態のＬレベルにある。こ
のビット線イコライズ／プリチャージ回路ＢＥＱ１〜Ｂ
ＥＱｎを、データ読出時活性状態とすることにより、ビ
ット線電位振幅を小さくして、高速でデータを読出す機
能を備える。イコライズ用のｐチャネルＭＯＳトランジ
スタ２０８により、この相補ビット線ＢＬおよび／ＢＬ
間の電位差が大きくなるのを抑制する。
【００１０】アドレス信号が与えられると、この与えら
れたアドレス信号に従って図示しないロウデコーダおよ
びコラムデコーダが動作し、このアドレス指定された行
に対応するワード線およびアドレス指定された列に対応
する列選択信号Ｙが選択状態へ駆動される。図２２にお
いては、ワード線ＷＬ１が選択される状態が一例として
示される。このワード線ＷＬ１の電位の立上がりに従っ
て、このワード線ＷＬ１に接続されるメモリセルＭ１〜
Ｍｎの各々のアクセストランジスタ２０４および２０５
が導通し、記憶ノードＳＮおよび／ＳＮが対応のビット
線ＢＬおよび／ＢＬ（ＢＬ１，／ＢＬ１〜ＢＬｎ，／Ｂ
Ｌｎ）へ接続される。
れたアドレス信号に従って図示しないロウデコーダおよ
びコラムデコーダが動作し、このアドレス指定された行
に対応するワード線およびアドレス指定された列に対応
する列選択信号Ｙが選択状態へ駆動される。図２２にお
いては、ワード線ＷＬ１が選択される状態が一例として
示される。このワード線ＷＬ１の電位の立上がりに従っ
て、このワード線ＷＬ１に接続されるメモリセルＭ１〜
Ｍｎの各々のアクセストランジスタ２０４および２０５
が導通し、記憶ノードＳＮおよび／ＳＮが対応のビット
線ＢＬおよび／ＢＬ（ＢＬ１，／ＢＬ１〜ＢＬｎ，／Ｂ
Ｌｎ）へ接続される。
【００１１】ビット線プリチャージ／イコライズ回路Ｂ
ＥＱ１〜ＢＥＱｎはメモリセル非選択時には活性状態に
あり、対応のビット線へ電流を供給し、一方、メモリセ
ル選択時非活性化される。このビット線プリチャージ／
イコライズ回路ＢＥＱ１〜ＢＥＱｎから各ビット線へ供
給されていた電流が、メモリセルＭ１〜ＭｎのＬレベル
を格納する記憶ノードへ流れ込み、ビット線ＢＬおよび
／ＢＬに電位差が生じる。
ＥＱ１〜ＢＥＱｎはメモリセル非選択時には活性状態に
あり、対応のビット線へ電流を供給し、一方、メモリセ
ル選択時非活性化される。このビット線プリチャージ／
イコライズ回路ＢＥＱ１〜ＢＥＱｎから各ビット線へ供
給されていた電流が、メモリセルＭ１〜ＭｎのＬレベル
を格納する記憶ノードへ流れ込み、ビット線ＢＬおよび
／ＢＬに電位差が生じる。
【００１２】この行選択と並行して、列選択信号Ｙに従
って、選択列に対応するビット線対が読出データバス線
ＤＢ，／ＤＢに接続される。記憶ノードＳＮおよび／Ｓ
Ｎには相補なデータが保持されるが、今、メモリセルＭ
１が選択され、その記憶ノードＳＮがＨレベルのデータ
を記憶している状態を考える。この状態において、ビッ
ト線／ＢＬ１からメモリセルＭ１の記憶ノード／ＳＮに
電流（カラム電流）が流れ込み、ビット線／ＢＬ１の電
圧レベルが低下する。一方、記憶ノードＳＮはＨレベル
を記憶しており、ビット線ＢＬ１の電圧レベルはほとん
ど変化しない。
って、選択列に対応するビット線対が読出データバス線
ＤＢ，／ＤＢに接続される。記憶ノードＳＮおよび／Ｓ
Ｎには相補なデータが保持されるが、今、メモリセルＭ
１が選択され、その記憶ノードＳＮがＨレベルのデータ
を記憶している状態を考える。この状態において、ビッ
ト線／ＢＬ１からメモリセルＭ１の記憶ノード／ＳＮに
電流（カラム電流）が流れ込み、ビット線／ＢＬ１の電
圧レベルが低下する。一方、記憶ノードＳＮはＨレベル
を記憶しており、ビット線ＢＬ１の電圧レベルはほとん
ど変化しない。
【００１３】ビット線ＢＬ１および／ＢＬ１に生じた電
位差は、列選択ゲートＣＳＧ１を介して内部読出データ
バス線ＤＢ，／ＤＢに伝達される。センスアンプ２１５
が、所定のタイミングで活性化され、内部読出データバ
ス線ＤＢ，／ＤＢに生じた電位差を増幅して、内部読出
データを生成する。
位差は、列選択ゲートＣＳＧ１を介して内部読出データ
バス線ＤＢ，／ＤＢに伝達される。センスアンプ２１５
が、所定のタイミングで活性化され、内部読出データバ
ス線ＤＢ，／ＤＢに生じた電位差を増幅して、内部読出
データを生成する。
【００１４】メモリセルデータの読出動作が完了する
と、選択ワード線ＷＬ１の電位がＬレベルへ駆動され、
また列選択信号Ｙ１も非活性状態のＬレベルに立下が
る。これにより、ビット線ＢＬ１，／ＢＬ１は内部読出
データバス線ＤＢ，／ＤＢと切り離される。ワード線Ｗ
Ｌ１が非選択状態となるため、メモリセルＭ１〜Ｍｎの
アクセストランジスタ２０４および２０５が非導通状態
となり、ビット線ＢＬ１，／ＢＬ１〜ＢＬｎ，／ＢＬｎ
は、それぞれ対応のビット線プリチャージ／イコライズ
回路ＢＥＱ１〜ＢＥＱｎにより、再び元の電源電圧Ｖｃ
ｃレベルにプリチャージされる。
と、選択ワード線ＷＬ１の電位がＬレベルへ駆動され、
また列選択信号Ｙ１も非活性状態のＬレベルに立下が
る。これにより、ビット線ＢＬ１，／ＢＬ１は内部読出
データバス線ＤＢ，／ＤＢと切り離される。ワード線Ｗ
Ｌ１が非選択状態となるため、メモリセルＭ１〜Ｍｎの
アクセストランジスタ２０４および２０５が非導通状態
となり、ビット線ＢＬ１，／ＢＬ１〜ＢＬｎ，／ＢＬｎ
は、それぞれ対応のビット線プリチャージ／イコライズ
回路ＢＥＱ１〜ＢＥＱｎにより、再び元の電源電圧Ｖｃ
ｃレベルにプリチャージされる。
【００１５】データ書込時においては、このビット線イ
コライズ指示信号／ＥＱは、非活性状態のＨレベルに駆
動され、ビット線プリチャージ／イコライズ回路ＢＥＱ
１〜ＢＥＱｎは非活性状態に保持される。ワード線ＷＬ
１が選択されると、メモリセルＭ１〜Ｍｎがそれぞれ対
応のビット線ＢＬ１，／ＢＬ１〜ＢＬｎ，／ＢＬｎに接
続される。ビット線の電位が、このメモリセルＭ１〜Ｍ
ｎの記憶データに応じて少し変化する。このワード線選
択と並行して、列選択動作が行なわれ、選択列に対応す
る列選択信号Ｙが活性状態とされ、選択列に対応するビ
ット線対が図示しない書込回路に接続され、書込回路か
ら相補データが選択ビット線ＢＬおよび／ＢＬに伝達さ
れて、メモリセルの記憶ノードＳＮおよび／ＳＮの記憶
データがこの書込データに対応した電位レベルとなる。
データ書込が完了すると、データ読出時と同様、再びワ
ード線が非選択状態へ駆動され、また列選択信号Ｙも非
活性状態となり、データ書込が完了する。この書込完了
後、ビット線イコライズ指示信号／ＥＱが活性化され、
ビット線ＢＬ，／ＢＬの電位が元の電源電圧レベルにプ
リチャージされる。
コライズ指示信号／ＥＱは、非活性状態のＨレベルに駆
動され、ビット線プリチャージ／イコライズ回路ＢＥＱ
１〜ＢＥＱｎは非活性状態に保持される。ワード線ＷＬ
１が選択されると、メモリセルＭ１〜Ｍｎがそれぞれ対
応のビット線ＢＬ１，／ＢＬ１〜ＢＬｎ，／ＢＬｎに接
続される。ビット線の電位が、このメモリセルＭ１〜Ｍ
ｎの記憶データに応じて少し変化する。このワード線選
択と並行して、列選択動作が行なわれ、選択列に対応す
る列選択信号Ｙが活性状態とされ、選択列に対応するビ
ット線対が図示しない書込回路に接続され、書込回路か
ら相補データが選択ビット線ＢＬおよび／ＢＬに伝達さ
れて、メモリセルの記憶ノードＳＮおよび／ＳＮの記憶
データがこの書込データに対応した電位レベルとなる。
データ書込が完了すると、データ読出時と同様、再びワ
ード線が非選択状態へ駆動され、また列選択信号Ｙも非
活性状態となり、データ書込が完了する。この書込完了
後、ビット線イコライズ指示信号／ＥＱが活性化され、
ビット線ＢＬ，／ＢＬの電位が元の電源電圧レベルにプ
リチャージされる。
【００１６】
【発明が解決しようとする課題】図２３は、図２１に示
すメモリセルＭ１〜Ｍｎの具体的構成の一例を示す図で
ある。図２３において、メモリセルＭ１〜Ｍｎは同じ構
成を備えるため、符号Ｍで総称的に表わす。
すメモリセルＭ１〜Ｍｎの具体的構成の一例を示す図で
ある。図２３において、メモリセルＭ１〜Ｍｎは同じ構
成を備えるため、符号Ｍで総称的に表わす。
【００１７】図２３において、メモリセルＭは、電源電
圧Ｖｃｃを供給する電源ノードと記憶ノード／ＳＮの間
に接続される高抵抗抵抗素子２２０と、記憶ノード／Ｓ
Ｎと接地電圧ＧＮＤを供給する接地ノードの間に接続さ
れかつそのゲートが記憶ノードＳＮに接続されるｎチャ
ネルＭＯＳトランジスタで構成されるドライブトランジ
スタ２２１と、電源ノードと記憶ノードＳＮの間に接続
される高抵抗抵抗素子２２２と、記憶ノードＳＮと接地
ノードの間に接続されかつそのゲートが記憶ノード／Ｓ
Ｎに接続されるｎチャネルＭＯＳトランジスタで構成さ
れるドライバトランジスタ２２３と、ワード線ＷＬ上の
信号電位に応答して導通して記憶ノードＳＮをビット線
ＢＬに接続するｎチャネルＭＯＳトランジスタで構成さ
れるアクセストランジスタ２０４と、ワード線ＷＬ上の
信号電位に応答して導通して、記憶ノード／ＳＮをビッ
ト線／ＢＬに接続するｎチャネルＭＯＳトランジスタで
構成されるアクセストランジスタ２０５を含む。
圧Ｖｃｃを供給する電源ノードと記憶ノード／ＳＮの間
に接続される高抵抗抵抗素子２２０と、記憶ノード／Ｓ
Ｎと接地電圧ＧＮＤを供給する接地ノードの間に接続さ
れかつそのゲートが記憶ノードＳＮに接続されるｎチャ
ネルＭＯＳトランジスタで構成されるドライブトランジ
スタ２２１と、電源ノードと記憶ノードＳＮの間に接続
される高抵抗抵抗素子２２２と、記憶ノードＳＮと接地
ノードの間に接続されかつそのゲートが記憶ノード／Ｓ
Ｎに接続されるｎチャネルＭＯＳトランジスタで構成さ
れるドライバトランジスタ２２３と、ワード線ＷＬ上の
信号電位に応答して導通して記憶ノードＳＮをビット線
ＢＬに接続するｎチャネルＭＯＳトランジスタで構成さ
れるアクセストランジスタ２０４と、ワード線ＷＬ上の
信号電位に応答して導通して、記憶ノード／ＳＮをビッ
ト線／ＢＬに接続するｎチャネルＭＯＳトランジスタで
構成されるアクセストランジスタ２０５を含む。
【００１８】高抵抗抵抗素子２２０およびドライバトラ
ンジスタ２２１が、図２１に示すメモリセルのインバー
タ２０２に対応し、高抵抗抵抗素子２２２およびドライ
バトランジスタ２２３が、図２１に示すメモリセルのイ
ンバータ２０３に対応する。記憶ノードＳＮにＨレベル
のデータが保持されている場合には、ドライバトランジ
スタ２２１がオン状態にあり、記憶ノード／ＳＮは接地
電位レベルに保持される（高抵抗抵抗素子２２０の電流
駆動力は極めて小さい）。この記憶ノード／ＳＮがＬレ
ベルに駆動されるため、ドライバトランジスタ２２３が
オフ状態にあり、記憶ノードＳＮおよび／ＳＮはそれぞ
れＨレベルおよびＬレベルに保持される。高抵抗抵抗素
子２２０および２２２をたとえばポリシリコン抵抗で構
成する場合、これらの高抵抗抵抗素子２２０および２２
２を、ドライバトランジスタ２２１および２２３の上層
に形成することができ、メモリセルの占有面積を低減す
ることができる。
ンジスタ２２１が、図２１に示すメモリセルのインバー
タ２０２に対応し、高抵抗抵抗素子２２２およびドライ
バトランジスタ２２３が、図２１に示すメモリセルのイ
ンバータ２０３に対応する。記憶ノードＳＮにＨレベル
のデータが保持されている場合には、ドライバトランジ
スタ２２１がオン状態にあり、記憶ノード／ＳＮは接地
電位レベルに保持される（高抵抗抵抗素子２２０の電流
駆動力は極めて小さい）。この記憶ノード／ＳＮがＬレ
ベルに駆動されるため、ドライバトランジスタ２２３が
オフ状態にあり、記憶ノードＳＮおよび／ＳＮはそれぞ
れＨレベルおよびＬレベルに保持される。高抵抗抵抗素
子２２０および２２２をたとえばポリシリコン抵抗で構
成する場合、これらの高抵抗抵抗素子２２０および２２
２を、ドライバトランジスタ２２１および２２３の上層
に形成することができ、メモリセルの占有面積を低減す
ることができる。
【００１９】この高抵抗抵抗素子の抵抗値は、アクセス
トランジスタ２０４および２０５ならびにドライバトラ
ンジスタ２２１および２２３のオン抵抗（チャネル抵
抗）よりも十分大きい。したがって、以下に詳細に説明
するように、ワード線ＷＬが選択状態とされてアクセス
トランジスタ２０４および２０５が導通状態となったと
き、この記憶ノードＳＮおよび／ＳＮの記憶データを確
実に保持するためには、ドライバトランジスタ２２１お
よび２２３の伝達係数βｂ（チャネル幅Ｗｂとチャネル
長Ｌｂの比）は、アクセストランジスタ２０４および２
０５の伝達係数βａの３倍以上の大きさに設定する必要
がある。以下、このメモリセルデータを確実に保持する
ために、このドライバトランジスタの伝達係数の値をア
クセストランジスタの伝達係数よりも大きくする必要性
について説明する。
トランジスタ２０４および２０５ならびにドライバトラ
ンジスタ２２１および２２３のオン抵抗（チャネル抵
抗）よりも十分大きい。したがって、以下に詳細に説明
するように、ワード線ＷＬが選択状態とされてアクセス
トランジスタ２０４および２０５が導通状態となったと
き、この記憶ノードＳＮおよび／ＳＮの記憶データを確
実に保持するためには、ドライバトランジスタ２２１お
よび２２３の伝達係数βｂ（チャネル幅Ｗｂとチャネル
長Ｌｂの比）は、アクセストランジスタ２０４および２
０５の伝達係数βａの３倍以上の大きさに設定する必要
がある。以下、このメモリセルデータを確実に保持する
ために、このドライバトランジスタの伝達係数の値をア
クセストランジスタの伝達係数よりも大きくする必要性
について説明する。
【００２０】今、図２４（Ａ）に示すようなインバータ
Ｉの入出力特性を考える。インバータＩは、入力信号Ｉ
Ｎを反転して出力信号ＯＵＴを生成する。したがってこ
のインバータＩの入出力特性は図２４（Ｂ）に示すよう
な曲線で表わされる。インバータＩの利得が大きくなる
ほど、出力信号ＯＵＴは入力信号ＩＮの変化に従って急
速に変化するため、図２４（Ｂ）に示す入出力特性曲線
の変化が急峻となる。インバータＩの利得は、その構成
要素であるＭＯＳトランジスタの電流駆動力により決定
される。
Ｉの入出力特性を考える。インバータＩは、入力信号Ｉ
Ｎを反転して出力信号ＯＵＴを生成する。したがってこ
のインバータＩの入出力特性は図２４（Ｂ）に示すよう
な曲線で表わされる。インバータＩの利得が大きくなる
ほど、出力信号ＯＵＴは入力信号ＩＮの変化に従って急
速に変化するため、図２４（Ｂ）に示す入出力特性曲線
の変化が急峻となる。インバータＩの利得は、その構成
要素であるＭＯＳトランジスタの電流駆動力により決定
される。
【００２１】ＳＲＡＭのメモリセルは、図２５（Ａ）に
示すように、インバータラッチにより記憶ノードＳＮお
よび／ＳＮにデータを記憶する。インバータ２０２は記
憶ノードＳＮ上の信号電位を反転して記憶ノード／ＳＮ
へ伝達し、インバータ２０３が記憶ノード／ＳＮ上の信
号電位を反転して記憶ノードＳＮへ伝達する。インバー
タ２０２および２０３の入出力伝達特性が同じ場合、図
２５（Ｂ）に示すように、線対称となる入出力データ特
性曲線が得られる。この線対称軸は、インバータの入力
ＩＮとインバータの出力ＯＵＴが等しい状態を示す。図
２５（Ｂ）において、横軸に記憶ノードＳＮの信号電位
を示し、縦軸に記憶ノード／ＳＮの電位を示す。曲線Ａ
１がインバータ２０２の入出力伝達特性を示し、曲線Ａ
２がインバータ２０３の入出力伝達特性を示す。これら
の曲線Ａ１およびＡ２の交点に対応する点Ｓ１およびＳ
２が、このインバータラッチの安定点である。これらの
安定点Ｓ１およびＳ２の一方の状態に対応する電圧が記
憶ノードＳＮおよび／ＳＮに現われる。
示すように、インバータラッチにより記憶ノードＳＮお
よび／ＳＮにデータを記憶する。インバータ２０２は記
憶ノードＳＮ上の信号電位を反転して記憶ノード／ＳＮ
へ伝達し、インバータ２０３が記憶ノード／ＳＮ上の信
号電位を反転して記憶ノードＳＮへ伝達する。インバー
タ２０２および２０３の入出力伝達特性が同じ場合、図
２５（Ｂ）に示すように、線対称となる入出力データ特
性曲線が得られる。この線対称軸は、インバータの入力
ＩＮとインバータの出力ＯＵＴが等しい状態を示す。図
２５（Ｂ）において、横軸に記憶ノードＳＮの信号電位
を示し、縦軸に記憶ノード／ＳＮの電位を示す。曲線Ａ
１がインバータ２０２の入出力伝達特性を示し、曲線Ａ
２がインバータ２０３の入出力伝達特性を示す。これら
の曲線Ａ１およびＡ２の交点に対応する点Ｓ１およびＳ
２が、このインバータラッチの安定点である。これらの
安定点Ｓ１およびＳ２の一方の状態に対応する電圧が記
憶ノードＳＮおよび／ＳＮに現われる。
【００２２】インバータラッチが安定に動作するために
は、この図２５（Ｂ）に示す曲線Ａ１およびＡ２が２つ
の安定点Ｓ１およびＳ２を持つ必要がある。点ＰＭは準
安定点であり、初期状態として、この準安定点ＰＭ近傍
の状態にノードＳＮおよび／ＳＮの点が存在しても、何
らかのノイズによりラッチ状態は安定点Ｓ１またはＳ２
へ移行する。
は、この図２５（Ｂ）に示す曲線Ａ１およびＡ２が２つ
の安定点Ｓ１およびＳ２を持つ必要がある。点ＰＭは準
安定点であり、初期状態として、この準安定点ＰＭ近傍
の状態にノードＳＮおよび／ＳＮの点が存在しても、何
らかのノイズによりラッチ状態は安定点Ｓ１またはＳ２
へ移行する。
【００２３】このインバータ２０２および２０３で構成
されるインバータラッチが安定にフリップフロップとし
て動作し、記憶ノードＳＮおよび／ＳＮの電位を安定に
保持するためには、曲線Ａ１およびＡ２で囲まれる部分
（スタティック・ノイズ・マージンＳＮＭ）を大きくす
る必要がある。この部分（特性曲線の“目”が小さい場
合には、曲線Ａ１およびＡ２が近接し、それらの近接部
分が擬似的に安定点として作用するため、任意の中間電
位が安定点として記憶ノードＳＮおよび／ＳＮに保持さ
れる可能性があり、正確なデータの保持を行なうことが
できなくなる。
されるインバータラッチが安定にフリップフロップとし
て動作し、記憶ノードＳＮおよび／ＳＮの電位を安定に
保持するためには、曲線Ａ１およびＡ２で囲まれる部分
（スタティック・ノイズ・マージンＳＮＭ）を大きくす
る必要がある。この部分（特性曲線の“目”が小さい場
合には、曲線Ａ１およびＡ２が近接し、それらの近接部
分が擬似的に安定点として作用するため、任意の中間電
位が安定点として記憶ノードＳＮおよび／ＳＮに保持さ
れる可能性があり、正確なデータの保持を行なうことが
できなくなる。
【００２４】メモリセルのインバータラッチの構成は、
選択状態および非選択状態に応じてその接続態様が異な
る。今、図２６（Ａ）に示すように、ＳＲＡＭメモリセ
ルＭがスタンバイ状態（ワード線非選択状態）における
接続状態を考える。この図２６（Ａ）に示すように、ス
タンバイ状態においては、アクセストランジスタ２０４
および２０５がオフ状態にある。この状態においては、
記憶ノードＳＮおよび／ＳＮは高抵抗抵抗素子２２２お
よび２２０を介して電源ノードに接続される。インバー
タ２０２は抵抗素子２２０およびドライバトランジスタ
２２１により構成され、インバータ２０３が抵抗素子２
２２およびドライバトランジスタ２２３により構成され
る。この高抵抗抵抗素子を用いるインバータの場合、ド
ライバトランジスタが導通状態となると、高抵抗抵抗素
子の電流供給力が極めて小さいため、その出力ノードは
高速で放電される。したがって、この場合、図２６
（Ｂ）に示すように、インバータ２０２および２０３の
伝達特性曲線Ａ１およびＡ２の立下がりおよび立上がり
が急峻となり、データが安定に保持される。
選択状態および非選択状態に応じてその接続態様が異な
る。今、図２６（Ａ）に示すように、ＳＲＡＭメモリセ
ルＭがスタンバイ状態（ワード線非選択状態）における
接続状態を考える。この図２６（Ａ）に示すように、ス
タンバイ状態においては、アクセストランジスタ２０４
および２０５がオフ状態にある。この状態においては、
記憶ノードＳＮおよび／ＳＮは高抵抗抵抗素子２２２お
よび２２０を介して電源ノードに接続される。インバー
タ２０２は抵抗素子２２０およびドライバトランジスタ
２２１により構成され、インバータ２０３が抵抗素子２
２２およびドライバトランジスタ２２３により構成され
る。この高抵抗抵抗素子を用いるインバータの場合、ド
ライバトランジスタが導通状態となると、高抵抗抵抗素
子の電流供給力が極めて小さいため、その出力ノードは
高速で放電される。したがって、この場合、図２６
（Ｂ）に示すように、インバータ２０２および２０３の
伝達特性曲線Ａ１およびＡ２の立下がりおよび立上がり
が急峻となり、データが安定に保持される。
【００２５】図２７（Ａ）は、ワード線選択状態におけ
るメモリセルの各トランジスタの接続状態を示す図であ
る。このワード線選択状態においては、アクセストラン
ジスタ２０４および２０５がオン状態となり、記憶ノー
ドＳＮおよび／ＳＮが対応のビット線ＢＬおよび／ＢＬ
にそれぞれ接続される。ビット線ＢＬおよび／ＢＬに
は、電流源（プリチャージ回路）のビット線負荷回路が
接続されており、この記憶ノードＳＮおよび／ＳＮのう
ちＬレベルの電位を保持する記憶ノードへ対応のビット
線から電流が流れ込む。
るメモリセルの各トランジスタの接続状態を示す図であ
る。このワード線選択状態においては、アクセストラン
ジスタ２０４および２０５がオン状態となり、記憶ノー
ドＳＮおよび／ＳＮが対応のビット線ＢＬおよび／ＢＬ
にそれぞれ接続される。ビット線ＢＬおよび／ＢＬに
は、電流源（プリチャージ回路）のビット線負荷回路が
接続されており、この記憶ノードＳＮおよび／ＳＮのう
ちＬレベルの電位を保持する記憶ノードへ対応のビット
線から電流が流れ込む。
【００２６】したがって、この状態は、高抵抗抵抗素子
に並列に低インピーダンスの負荷が接続された構成と等
価となり、したがって、高抵抗抵抗素子２２０および２
２２が存在しない構成と等価となる。この状態におい
て、インバータ２０２および２０３は、アクセストラン
ジスタ２０４および２０５を負荷とするＮＭＯＳエンハ
ンスメント負荷型インバータとして取扱う必要がある。
高抵抗抵抗素子を用いる構成に比べて、ＮＭＯＳエンハ
ンスメント負荷型トランジスタから電流が供給されるた
め、その入出力伝達特性の遷移部分が変化が緩やかとな
り、インバータの利得が低下する。したがって図２７
（Ｂ）に示すように、曲線Ａ１およびＡ２で形成される
部分の領域の面積が小さくなり、応じてスタティックノ
イズマージンが小さくなる。
に並列に低インピーダンスの負荷が接続された構成と等
価となり、したがって、高抵抗抵抗素子２２０および２
２２が存在しない構成と等価となる。この状態におい
て、インバータ２０２および２０３は、アクセストラン
ジスタ２０４および２０５を負荷とするＮＭＯＳエンハ
ンスメント負荷型インバータとして取扱う必要がある。
高抵抗抵抗素子を用いる構成に比べて、ＮＭＯＳエンハ
ンスメント負荷型トランジスタから電流が供給されるた
め、その入出力伝達特性の遷移部分が変化が緩やかとな
り、インバータの利得が低下する。したがって図２７
（Ｂ）に示すように、曲線Ａ１およびＡ２で形成される
部分の領域の面積が小さくなり、応じてスタティックノ
イズマージンが小さくなる。
【００２７】今、アクセストランジスタ２０４および２
０５とドライバトランジスタ２２１および２２３の電流
駆動力が同じ状態を考える。この状態において、導通状
態のドライバトランジスタ（たとえばトランジスタ２２
３）が放電する電流量とアクセストランジスタ（たとえ
ばトランジスタ２０４）が供給する電流量が同じとな
り、インバータ２０２および２０３の入出力伝達特性が
極めて緩やかとなり、図２７（Ｃ）に示すように、曲線
Ａ１およびＡ２は１つの安定点のみを持つ状態に近くな
る。すなわち、このアクセストランジスタとドライバト
ランジスタの電流駆動力が同じ場合、ワード線選択時、
アクセストランジスタとＬレベルのデータを保持するド
ライバトランジスタのコンダクタンスが同じとなり、こ
のＬレベルを保持する記憶ノードの電位が上昇し、他方
のＨレベルを保持するドライバトランジスタが導通し始
め、このＨレベルを記憶する記憶ノードの電位を低下さ
せる。したがって、この場合、ワード線選択により、記
憶データが破壊される。
０５とドライバトランジスタ２２１および２２３の電流
駆動力が同じ状態を考える。この状態において、導通状
態のドライバトランジスタ（たとえばトランジスタ２２
３）が放電する電流量とアクセストランジスタ（たとえ
ばトランジスタ２０４）が供給する電流量が同じとな
り、インバータ２０２および２０３の入出力伝達特性が
極めて緩やかとなり、図２７（Ｃ）に示すように、曲線
Ａ１およびＡ２は１つの安定点のみを持つ状態に近くな
る。すなわち、このアクセストランジスタとドライバト
ランジスタの電流駆動力が同じ場合、ワード線選択時、
アクセストランジスタとＬレベルのデータを保持するド
ライバトランジスタのコンダクタンスが同じとなり、こ
のＬレベルを保持する記憶ノードの電位が上昇し、他方
のＨレベルを保持するドライバトランジスタが導通し始
め、このＨレベルを記憶する記憶ノードの電位を低下さ
せる。したがって、この場合、ワード線選択により、記
憶データが破壊される。
【００２８】安定点Ｓ１およびＳ２は、このインバータ
で構成されるフリップフロップの動作点であり、フリッ
プフロップは、いずれかの状態に保持される。したがっ
て、図２７（Ｃ）に示すように入出力伝達特性が変化し
た場合、双安定点がなくなり、記憶ノードをＳＮおよび
／ＳＮに保持されたデータがワード線選択時に破壊され
る。このようなインバータラッチの入出力伝達特性にお
いてワード線選択時においても２つの安定点を確実に存
在させるためには、記憶ノードＳＮおよび／ＳＮの電位
が中間電位レベルへ移行するのを防止する必要がある。
すなわち、アクセストランジスタの電流駆動力（コンダ
クタンス）とドライバトランジスタの電流駆動力（コン
ダクタンス）の比を小さくする必要があり、通常、ドラ
イバトランジスタの電流駆動力は、アクセストランジス
タの電流駆動力の３倍の大きさに設定される。ＭＯＳト
ランジスタの電流駆動力（コンダクタンス）はチャネル
幅Ｗとチャネル長Ｌの比βに比例する。この電流駆動力
の比（セル比）が３ないし４の値に設定され、ワード線
選択時においてもインバータの入出力伝達特性を比較的
急峻とし、安定点を２つ確実に存在させて、データ読出
時における記憶データの破壊を防止する。
で構成されるフリップフロップの動作点であり、フリッ
プフロップは、いずれかの状態に保持される。したがっ
て、図２７（Ｃ）に示すように入出力伝達特性が変化し
た場合、双安定点がなくなり、記憶ノードをＳＮおよび
／ＳＮに保持されたデータがワード線選択時に破壊され
る。このようなインバータラッチの入出力伝達特性にお
いてワード線選択時においても２つの安定点を確実に存
在させるためには、記憶ノードＳＮおよび／ＳＮの電位
が中間電位レベルへ移行するのを防止する必要がある。
すなわち、アクセストランジスタの電流駆動力（コンダ
クタンス）とドライバトランジスタの電流駆動力（コン
ダクタンス）の比を小さくする必要があり、通常、ドラ
イバトランジスタの電流駆動力は、アクセストランジス
タの電流駆動力の３倍の大きさに設定される。ＭＯＳト
ランジスタの電流駆動力（コンダクタンス）はチャネル
幅Ｗとチャネル長Ｌの比βに比例する。この電流駆動力
の比（セル比）が３ないし４の値に設定され、ワード線
選択時においてもインバータの入出力伝達特性を比較的
急峻とし、安定点を２つ確実に存在させて、データ読出
時における記憶データの破壊を防止する。
【００２９】ドライバトランジスタ２２１および２２３
の伝達係数βをアクセストランジスタ２０４および２０
５のそれよりも大きくするためには、ドライバトランジ
スタ２２１および２２３のチャネル幅をアクセストラン
ジスタ２０４および２０５のそれよりも大きくする必要
がある。チャネル長のみを短くした場合、短チャネル効
果が生じ、しきい値電圧が低くなり消費電流が増加す
る。また、ドライバトランジスタのサイズが大きくな
り、メモリセルサイズ（占有面積）を小さくすることが
できず、高集積化に対する１つの障害となる。
の伝達係数βをアクセストランジスタ２０４および２０
５のそれよりも大きくするためには、ドライバトランジ
スタ２２１および２２３のチャネル幅をアクセストラン
ジスタ２０４および２０５のそれよりも大きくする必要
がある。チャネル長のみを短くした場合、短チャネル効
果が生じ、しきい値電圧が低くなり消費電流が増加す
る。また、ドライバトランジスタのサイズが大きくな
り、メモリセルサイズ（占有面積）を小さくすることが
できず、高集積化に対する１つの障害となる。
【００３０】また、データ読出時においては、常時ビッ
ト線から選択ワード線に接続されるメモリセルへ電流
（カラム電流）が流れ込み、データ読出時の消費電流が
大きいという問題もある。
ト線から選択ワード線に接続されるメモリセルへ電流
（カラム電流）が流れ込み、データ読出時の消費電流が
大きいという問題もある。
【００３１】高速動作および低消費電流のために動作電
源電圧が低くされる傾向にある。ＭＯＳトランジスタ
は、そのゲート電圧が高くなるほど大きなドレイン電流
を供給することができる。これは、ＭＯＳトランジスタ
が飽和領域におけるドレイン電流が次式で表わされるこ
とから明らかである。
源電圧が低くされる傾向にある。ＭＯＳトランジスタ
は、そのゲート電圧が高くなるほど大きなドレイン電流
を供給することができる。これは、ＭＯＳトランジスタ
が飽和領域におけるドレイン電流が次式で表わされるこ
とから明らかである。
【００３２】Ｉｄｓ＝β（Ｖｇｓ−Ｖｔｈ）2 ここで、Ｖｇｓは、ゲート−ソース間電圧を示し、Ｖｔ
ｈはしきい値電圧を示す。したがって、電源電圧が低く
なると、ゲート−ソース間電圧Ｖｇｓも小さくなり、駆
動電流量が低下する。したがって、動作電源電圧が低く
なると、インバータの入出力伝達特性の遷移が緩やかと
なり、図２７（Ｃ）に示すような入出力伝達特性が生
じ、データ読出時（ワード線選択時）において記憶デー
タの破壊が生じる。
ｈはしきい値電圧を示す。したがって、電源電圧が低く
なると、ゲート−ソース間電圧Ｖｇｓも小さくなり、駆
動電流量が低下する。したがって、動作電源電圧が低く
なると、インバータの入出力伝達特性の遷移が緩やかと
なり、図２７（Ｃ）に示すような入出力伝達特性が生
じ、データ読出時（ワード線選択時）において記憶デー
タの破壊が生じる。
【００３３】特に、ＳＲＡＭメモリセルにおいては、抵
抗素子を介して常時電流が供給されるため、この消費電
流をできるだけ小さくするために、ドライバトランジス
タ２２１および２２３のしきい値電圧は、アクセストラ
ンジスタのそれよりも高くされている。したがって、こ
の動作電源電圧が低くされた場合、ドライバトランジス
タ２２１および２２３の導通時の電流駆動力と、アクセ
ストランジスタ２０４および２０５の電流駆動力との差
が小さくなり、先のセル比を３ないし４の値に設定する
という条件を満たすことができなくなる。この場合、図
２７（Ｄ）に示すように、曲線Ａ１およびＡ２の遷移部
分の変化が極めて緩やかとなり、安定点が存在せず、擬
似安定点のみが存在する状態となり、ワード線選択時記
憶データが破壊され、データの読出を行なうことができ
なくなる。
抗素子を介して常時電流が供給されるため、この消費電
流をできるだけ小さくするために、ドライバトランジス
タ２２１および２２３のしきい値電圧は、アクセストラ
ンジスタのそれよりも高くされている。したがって、こ
の動作電源電圧が低くされた場合、ドライバトランジス
タ２２１および２２３の導通時の電流駆動力と、アクセ
ストランジスタ２０４および２０５の電流駆動力との差
が小さくなり、先のセル比を３ないし４の値に設定する
という条件を満たすことができなくなる。この場合、図
２７（Ｄ）に示すように、曲線Ａ１およびＡ２の遷移部
分の変化が極めて緩やかとなり、安定点が存在せず、擬
似安定点のみが存在する状態となり、ワード線選択時記
憶データが破壊され、データの読出を行なうことができ
なくなる。
【００３４】それゆえ、この発明の目的は、メモリセル
アクセス時においてもデータの破壊が生じることのない
半導体記憶装置を提供することである。
アクセス時においてもデータの破壊が生じることのない
半導体記憶装置を提供することである。
【００３５】この発明の他の目的は、低電源電圧下にお
いても安定にデータを保持して高速でデータの書込／読
出を行なうことのできる半導体記憶装置を提供すること
である。
いても安定にデータを保持して高速でデータの書込／読
出を行なうことのできる半導体記憶装置を提供すること
である。
【００３６】
【課題を解決するための手段】請求項１に係る半導体記
憶装置は、ビット線対と、このビット線対と交差するよ
うに配置されるワード線と、ビット線対とワード線の交
差部に対応して配置されるメモリセルを備える。このメ
モリセルは、１対の記憶ノードに相補なデータを記憶す
るための交差結合された絶縁ゲート型電界効果トランジ
スタを含むフリップフロップと、ビット線対各々に対応
して設けられ、各々が対応のビット線に接続する一方導
通ノードと第１の電源電圧を供給する第１の電圧源に接
続する他方導通ノードと、ベース電極ノードとを有する
１対のバイポーラトランジスタと、この１対の記憶ノー
ドおよび１対のバイポーラトランジスタに対応して設け
られ、ワード線上の信号電位に応答して選択的に導通し
て、導通時対応のバイポーラトランジスタのベース電極
と対応の記憶ノードとを接続する１対のアクセストラン
ジスタとを含む。
憶装置は、ビット線対と、このビット線対と交差するよ
うに配置されるワード線と、ビット線対とワード線の交
差部に対応して配置されるメモリセルを備える。このメ
モリセルは、１対の記憶ノードに相補なデータを記憶す
るための交差結合された絶縁ゲート型電界効果トランジ
スタを含むフリップフロップと、ビット線対各々に対応
して設けられ、各々が対応のビット線に接続する一方導
通ノードと第１の電源電圧を供給する第１の電圧源に接
続する他方導通ノードと、ベース電極ノードとを有する
１対のバイポーラトランジスタと、この１対の記憶ノー
ドおよび１対のバイポーラトランジスタに対応して設け
られ、ワード線上の信号電位に応答して選択的に導通し
て、導通時対応のバイポーラトランジスタのベース電極
と対応の記憶ノードとを接続する１対のアクセストラン
ジスタとを含む。
【００３７】この請求項１に係る半導体記憶装置は、さ
らに、メモリセルへのデータ書込時活性化され、ビット
線対の各ビット線を第１の電源電圧と異なる第２の電源
電圧レベルへ駆動するための書込手段と、このビット線
対の各ビット線に結合され、ビット線プリチャージ指示
信号の活性化時活性化され、ビット線対の各ビット線を
第１の電源電位および第２の電源電圧の間の中間電位と
第１の電源電位との間の所定電位レベルにプリチャージ
するためのビット線プリチャージ回路を備える。中間電
位は、バイポーラトランジスタの一方導通ノードとベー
ス電極ノードとの間のビルトイン電圧に実質的に等し
い。
らに、メモリセルへのデータ書込時活性化され、ビット
線対の各ビット線を第１の電源電圧と異なる第２の電源
電圧レベルへ駆動するための書込手段と、このビット線
対の各ビット線に結合され、ビット線プリチャージ指示
信号の活性化時活性化され、ビット線対の各ビット線を
第１の電源電位および第２の電源電圧の間の中間電位と
第１の電源電位との間の所定電位レベルにプリチャージ
するためのビット線プリチャージ回路を備える。中間電
位は、バイポーラトランジスタの一方導通ノードとベー
ス電極ノードとの間のビルトイン電圧に実質的に等し
い。
【００３８】請求項２に係る半導体記憶装置は、請求項
１のビット線プリチャージ回路は、ビット線対の各ビッ
ト線に対応して設けられ、ビット線プリチャージ指示信
号の活性化時導通する１対のスイッチングトランジスタ
と、これら１対のスイッチングトランジスタと第１の電
圧源との間に接続されるダイオードモードで動作するト
ランジスタを含む。このダイオードモードで動作するト
ランジスタは、導通時第１の電源電圧と中間電位の間の
所定電位のレベルに等しい大きさの順方向降下電圧を生
成する。
１のビット線プリチャージ回路は、ビット線対の各ビッ
ト線に対応して設けられ、ビット線プリチャージ指示信
号の活性化時導通する１対のスイッチングトランジスタ
と、これら１対のスイッチングトランジスタと第１の電
圧源との間に接続されるダイオードモードで動作するト
ランジスタを含む。このダイオードモードで動作するト
ランジスタは、導通時第１の電源電圧と中間電位の間の
所定電位のレベルに等しい大きさの順方向降下電圧を生
成する。
【００３９】請求項３に係る半導体記憶装置は、請求項
２のスイッチングトランジスタおよびダイオードモード
で動作するトランジスタが同じ導電型の絶縁ゲート型電
界効果トランジスタを備える。
２のスイッチングトランジスタおよびダイオードモード
で動作するトランジスタが同じ導電型の絶縁ゲート型電
界効果トランジスタを備える。
【００４０】請求項４に係る半導体記憶装置は、請求項
２のスイッチングトランジスタの各々が第１導電型の絶
縁ゲート型電界効果トランジスタで構成され、一方、ダ
イオードモードで動作するトランジスタが、第２導電型
の絶縁ゲート型電界効果トランジスタで構成される。
２のスイッチングトランジスタの各々が第１導電型の絶
縁ゲート型電界効果トランジスタで構成され、一方、ダ
イオードモードで動作するトランジスタが、第２導電型
の絶縁ゲート型電界効果トランジスタで構成される。
【００４１】請求項５に係る半導体記憶装置は、請求項
１のビット線プリチャージ回路が、ビット線対の各ビッ
ト線と第１の電圧源との間に接続され、かつそのゲート
に、活性化時第１の電源電圧レベルとなるビット線プリ
チャージ指示信号を受けて導通する絶縁ゲート型電界効
果トランジスタを備える。
１のビット線プリチャージ回路が、ビット線対の各ビッ
ト線と第１の電圧源との間に接続され、かつそのゲート
に、活性化時第１の電源電圧レベルとなるビット線プリ
チャージ指示信号を受けて導通する絶縁ゲート型電界効
果トランジスタを備える。
【００４２】請求項６に係る半導体記憶装置は、請求項
１のビット線プリチャージ回路が、ビット線対の各ビッ
ト線と第１の電圧源との間に接続されかつそのベース電
極ノードにビット線プリチャージ指示信号を受けるバイ
ポーラトランジスタを備える。このビット線プリチャー
ジ指示信号は、活性化時第１の電源電圧レベルに駆動さ
れ、バイポーラトランジスタを導通させる。
１のビット線プリチャージ回路が、ビット線対の各ビッ
ト線と第１の電圧源との間に接続されかつそのベース電
極ノードにビット線プリチャージ指示信号を受けるバイ
ポーラトランジスタを備える。このビット線プリチャー
ジ指示信号は、活性化時第１の電源電圧レベルに駆動さ
れ、バイポーラトランジスタを導通させる。
【００４３】請求項７に係る半導体記憶装置は、請求項
６のビット線プリチャージ回路のバイポーラトランジス
タはメモリセルのバイポーラトランジスタと同一の電気
的特性を有する。
６のビット線プリチャージ回路のバイポーラトランジス
タはメモリセルのバイポーラトランジスタと同一の電気
的特性を有する。
【００４４】請求項８に係る半導体記憶装置は、請求項
１のビット線プリチャージ回路が、ビット線対の各ビッ
ト線とビット線プリチャージ指示信号を受ける共通ノー
ドとの間に接続されるダイオードを備える。この共通ノ
ード上のビット線プリチャージ指示信号は活性化時、第
１の電源電圧レベルへ駆動されてダイオードを導通状態
とする。
１のビット線プリチャージ回路が、ビット線対の各ビッ
ト線とビット線プリチャージ指示信号を受ける共通ノー
ドとの間に接続されるダイオードを備える。この共通ノ
ード上のビット線プリチャージ指示信号は活性化時、第
１の電源電圧レベルへ駆動されてダイオードを導通状態
とする。
【００４５】請求項９に係る半導体記憶装置は、請求項
１のビット線プリチャージ回路が、ビット線対の各ビッ
ト線と共通ノードとの間に設けられ、ビット線プリチャ
ージ指示信号の活性化時導通する１対のスイッチングト
ランジスタと、この共通ノードと第１の電圧源との間に
接続され、導通時所定電位に実質的に等しい大きさの順
方向降下電圧を生成するダイオード素子とを備える。
１のビット線プリチャージ回路が、ビット線対の各ビッ
ト線と共通ノードとの間に設けられ、ビット線プリチャ
ージ指示信号の活性化時導通する１対のスイッチングト
ランジスタと、この共通ノードと第１の電圧源との間に
接続され、導通時所定電位に実質的に等しい大きさの順
方向降下電圧を生成するダイオード素子とを備える。
【００４６】請求項１０に係る半導体記憶装置は、請求
項１のビット線プリチャージ回路が、ビット線対の各ビ
ット線に設けられ、ビット線プリチャージ指示信号の活
性化時活性化され、各ビット線と第１の電圧源との間に
所定電位のレベルシフトを生じさせるレベルシフト手段
を備える。
項１のビット線プリチャージ回路が、ビット線対の各ビ
ット線に設けられ、ビット線プリチャージ指示信号の活
性化時活性化され、各ビット線と第１の電圧源との間に
所定電位のレベルシフトを生じさせるレベルシフト手段
を備える。
【００４７】請求項１１に係る半導体記憶装置は、複数
のビット線対と、これら複数のビット線対と交差するよ
うに配置される複数のワード線を備える。複数のワード
線の各々は第１および第２のサブワード線を有する。
のビット線対と、これら複数のビット線対と交差するよ
うに配置される複数のワード線を備える。複数のワード
線の各々は第１および第２のサブワード線を有する。
【００４８】この請求項１１に係る半導体記憶装置は、
さらに、複数のビット線対と複数のワード線の交差部に
対応して配置される複数のメモリセルを備える。これら
複数のメモリセルの各々は、１対の記憶ノードに相補デ
ータを記憶するための交差結合された絶縁ゲート型電界
効果トランジスタを含むフリップフロップと、対応のビ
ット線対の各ビット線と第１の電源電圧を供給する電圧
源との間に接続れさる１対のバイポーラトランジスタ
と、対応のワード線の第１および第２のサブワード線各
々にかつ１対の記憶ノード各々に対応して設けられ、対
応の第１および第２のサブワード線上の信号電位に応答
して導通し、対応の記憶ノードを対応のバイポーラトラ
ンジスタのベース電極ノードに接続する１対のアクセス
トランジスタとを含む。
さらに、複数のビット線対と複数のワード線の交差部に
対応して配置される複数のメモリセルを備える。これら
複数のメモリセルの各々は、１対の記憶ノードに相補デ
ータを記憶するための交差結合された絶縁ゲート型電界
効果トランジスタを含むフリップフロップと、対応のビ
ット線対の各ビット線と第１の電源電圧を供給する電圧
源との間に接続れさる１対のバイポーラトランジスタ
と、対応のワード線の第１および第２のサブワード線各
々にかつ１対の記憶ノード各々に対応して設けられ、対
応の第１および第２のサブワード線上の信号電位に応答
して導通し、対応の記憶ノードを対応のバイポーラトラ
ンジスタのベース電極ノードに接続する１対のアクセス
トランジスタとを含む。
【００４９】この請求項１１に係る半導体記憶装置は、
さらに、各ビット線対に結合され、ビット線プリチャー
ジ指示信号の活性化に応答して活性化され、各ビット線
対の各ビット線を所定電位にプリチャージするプリチャ
ージ手段を備える。この所定電位は、第１の電源電圧と
メモリセルのバイポーラトランジスタの第１の電源電圧
を基準とするビルトイン電圧との間の電位レベルであ
る。
さらに、各ビット線対に結合され、ビット線プリチャー
ジ指示信号の活性化に応答して活性化され、各ビット線
対の各ビット線を所定電位にプリチャージするプリチャ
ージ手段を備える。この所定電位は、第１の電源電圧と
メモリセルのバイポーラトランジスタの第１の電源電圧
を基準とするビルトイン電圧との間の電位レベルであ
る。
【００５０】請求項１２に係る半導体記憶装置は、請求
項１１の ビット線プリチャージ手段が、各ビット線対
の各ビット線に設けられ、ビット線プリチャージ指示信
号の活性化に応答して導通し、対応のビット線を各ビッ
ト線に共通に設けられるグローバル共通ノードに接続す
る複数のスイッチング素子と、このグローバル共通ノー
ドと電圧源との間に結合され、ダイオードモードで動作
して所定電位レベルのレベルシフトを生じさせるレベル
シフト素子とを備える。
項１１の ビット線プリチャージ手段が、各ビット線対
の各ビット線に設けられ、ビット線プリチャージ指示信
号の活性化に応答して導通し、対応のビット線を各ビッ
ト線に共通に設けられるグローバル共通ノードに接続す
る複数のスイッチング素子と、このグローバル共通ノー
ドと電圧源との間に結合され、ダイオードモードで動作
して所定電位レベルのレベルシフトを生じさせるレベル
シフト素子とを備える。
【００５１】請求項１３に係る半導体記憶装置は、請求
項１２のレベルシフト素子が、絶縁ゲート型電界効果ト
ランジスタを備える。
項１２のレベルシフト素子が、絶縁ゲート型電界効果ト
ランジスタを備える。
【００５２】請求項１４に係る半導体記憶装置は、請求
項１２のベルシフト素子が、バイポーラトランジスタを
備える。
項１２のベルシフト素子が、バイポーラトランジスタを
備える。
【００５３】請求項１５に係る半導体記憶装置は、請求
項１４の装置において、メモリセルのバイポーラトラン
ジスタとレベルシフト用のバイポーラトランジスタとは
同じ電気的特性を備える。
項１４の装置において、メモリセルのバイポーラトラン
ジスタとレベルシフト用のバイポーラトランジスタとは
同じ電気的特性を備える。
【００５４】請求項１６に係る半導体記憶装置は、請求
項１２のレベルシフト素子が、ＰＮダイオードを備え
る。
項１２のレベルシフト素子が、ＰＮダイオードを備え
る。
【００５５】請求項１７に係る半導体記憶装置は、請求
項１１のビット線プリチャージ手段が、各ビット線対に
対して設けられる複数のプリチャージ回路を含む。これ
ら複数のプリチャージ回路の各々は、対応のビット線対
の各ビット線と共通ノードとの間に設けられ、ビット線
プリチャージ指示信号の活性化に応答して導通する第１
および第２のスイッチングトランジスタと、共通ノード
と電圧源との間に接続され、ダイオードモードで動作し
て共通ノードと電圧源との間に所定電位のレベルシフト
を生じさせるレベルシフト素子を備える。
項１１のビット線プリチャージ手段が、各ビット線対に
対して設けられる複数のプリチャージ回路を含む。これ
ら複数のプリチャージ回路の各々は、対応のビット線対
の各ビット線と共通ノードとの間に設けられ、ビット線
プリチャージ指示信号の活性化に応答して導通する第１
および第２のスイッチングトランジスタと、共通ノード
と電圧源との間に接続され、ダイオードモードで動作し
て共通ノードと電圧源との間に所定電位のレベルシフト
を生じさせるレベルシフト素子を備える。
【００５６】請求項１８に係る半導体記憶装置は、請求
項１１のビット線プリチャージ手段が、各ビット線対に
対して設けられるプリチャージ回路を含む。このプリチ
ャージ回路は、対応のビット線対の各ビット線と電圧源
との間に接続されかつそのゲートにビット線プリチャー
ジ指示信号を受ける絶縁ゲート型電界効果トランジスタ
を備える。このビット線プリチャージ指示信号は、活性
化時第１の電源電圧レベルに駆動される。請求項１９に
係る半導体記憶装置は、請求項１１のビット線プリチャ
ージ手段が各ビット線対に対して設けられるプリチャー
ジ回路を含む。このプリチャージ回路は、対応のビット
線対の各ビット線と電圧源との間に接続されかつそのベ
ース電極ノードにビット線プリチャージ指示信号を受け
るバイポーラトランジスタを含む。このビット線プリチ
ャージ指示信号は、活性化時第１の電源電圧レベルに駆
動される。
項１１のビット線プリチャージ手段が、各ビット線対に
対して設けられるプリチャージ回路を含む。このプリチ
ャージ回路は、対応のビット線対の各ビット線と電圧源
との間に接続されかつそのゲートにビット線プリチャー
ジ指示信号を受ける絶縁ゲート型電界効果トランジスタ
を備える。このビット線プリチャージ指示信号は、活性
化時第１の電源電圧レベルに駆動される。請求項１９に
係る半導体記憶装置は、請求項１１のビット線プリチャ
ージ手段が各ビット線対に対して設けられるプリチャー
ジ回路を含む。このプリチャージ回路は、対応のビット
線対の各ビット線と電圧源との間に接続されかつそのベ
ース電極ノードにビット線プリチャージ指示信号を受け
るバイポーラトランジスタを含む。このビット線プリチ
ャージ指示信号は、活性化時第１の電源電圧レベルに駆
動される。
【００５７】請求項２０に係る半導体記憶装置は、請求
項１１のビット線プリチャージ手段が、各ビット線対に
対して設けられるプリチャージ回路を備える。このプリ
チャージ回路は、対応のビット線対の各ビット線と共通
ノードとの間に接続され、導通時所定電位のレベルシフ
ト生じさせる第１および第２のダイオードを含む。この
共通ノードへビット線プリチャージ指示信号が印加され
る。ビット線プリチャージ指示信号は活性化時第１の電
源電圧レベルへ駆動され、第１および第２のダイオード
を導通状態とする。
項１１のビット線プリチャージ手段が、各ビット線対に
対して設けられるプリチャージ回路を備える。このプリ
チャージ回路は、対応のビット線対の各ビット線と共通
ノードとの間に接続され、導通時所定電位のレベルシフ
ト生じさせる第１および第２のダイオードを含む。この
共通ノードへビット線プリチャージ指示信号が印加され
る。ビット線プリチャージ指示信号は活性化時第１の電
源電圧レベルへ駆動され、第１および第２のダイオード
を導通状態とする。
【００５８】選択時メモリセルの記憶ノードをバイポー
ラトランジスタを介してビット線に接続する。記憶ノー
ドへはバイポーラトランジスタのベース電流がアクセス
トランジスタを介して与えられる。このベース電流は、
バイポーラトランジスタの電流増幅率により決定され、
十分小さくすることができる。このベース電流が、メモ
リセルのフリップフロップのドライバトランジスタを介
して第１の電圧源へ供給される。したがって、ワード線
選択時、アクセストランジスタとドライバトランジスタ
の伝達係数βが同程度の場合であっても、記憶ノードの
データを安定に保持させることができ、たとえ低電源電
圧下においても、データ破壊が防止され、安定にデータ
を保持することができる。
ラトランジスタを介してビット線に接続する。記憶ノー
ドへはバイポーラトランジスタのベース電流がアクセス
トランジスタを介して与えられる。このベース電流は、
バイポーラトランジスタの電流増幅率により決定され、
十分小さくすることができる。このベース電流が、メモ
リセルのフリップフロップのドライバトランジスタを介
して第１の電圧源へ供給される。したがって、ワード線
選択時、アクセストランジスタとドライバトランジスタ
の伝達係数βが同程度の場合であっても、記憶ノードの
データを安定に保持させることができ、たとえ低電源電
圧下においても、データ破壊が防止され、安定にデータ
を保持することができる。
【００５９】プリチャージ電圧をビルトイン電圧レベル
とすることにより、ワード線の選択状態から非選択状態
への移行時バイポーラトランジスタの接合容量の容量結
合により、そのビット線電位のプリチャージ電圧への復
帰時バイポーラトランジスタのベース電極ノード電位が
変化しても、このバイポーラトランジスタのベースとビ
ット線間のビルトイン電圧分小さな電位変化が生じるだ
けであり、この容量結合によるバイポーラトランジスタ
のベース電極ノード電位の変化により、アクセストラン
ジスタが導通するのを防止することができ、記憶データ
の破壊を防止することができ、安定にデータを保持する
ことができる。
とすることにより、ワード線の選択状態から非選択状態
への移行時バイポーラトランジスタの接合容量の容量結
合により、そのビット線電位のプリチャージ電圧への復
帰時バイポーラトランジスタのベース電極ノード電位が
変化しても、このバイポーラトランジスタのベースとビ
ット線間のビルトイン電圧分小さな電位変化が生じるだ
けであり、この容量結合によるバイポーラトランジスタ
のベース電極ノード電位の変化により、アクセストラン
ジスタが導通するのを防止することができ、記憶データ
の破壊を防止することができ、安定にデータを保持する
ことができる。
【００６０】
［実施の形態１］図１は、この発明の実施の形態１に従
う半導体記憶装置（ＳＲＡＭ）の要部の構成を概略的に
示す図である。図１においては、１対のビット線ＢＬお
よび／ＢＬに関連する部分の構成が概略的に示される。
ビット線対ＢＬおよび／ＢＬとワード線ＷＬの交差部に
対応してメモリセル１が配置される。ワード線ＷＬは、
１対のサブワード線ＷＬＵおよびＷＬＬを含む。
う半導体記憶装置（ＳＲＡＭ）の要部の構成を概略的に
示す図である。図１においては、１対のビット線ＢＬお
よび／ＢＬに関連する部分の構成が概略的に示される。
ビット線対ＢＬおよび／ＢＬとワード線ＷＬの交差部に
対応してメモリセル１が配置される。ワード線ＷＬは、
１対のサブワード線ＷＬＵおよびＷＬＬを含む。
【００６１】メモリセル１は、電源電圧Ｖｃｃを供給す
る電源ノード２と記憶ノードＳＮの間に接続される高抵
抗抵抗素子Ｒ１と、電源ノード２と記憶ノード／ＳＮの
間に接続される高抵抗抵抗素子Ｒ２と、交差結合され
て、記憶ノードＳＮおよび／ＳＮに相補データを保持す
るためのｎチャネルＭＯＳトランジスタで構成されるド
ライバトランジスタＱ１およびＱ２と、ビット線ＢＬに
接続されるエミッタと第１の電源電圧としての接地電圧
ＧＮＤを供給する電圧源（接地ノード）３に接続される
コレクタとを有するｐｎｐバイポーラトランジスタＢＰ
１と、ビット線／ＢＬに接続されるエミッタと、接地ノ
ード３に接続されるコレクタとを有するｐｎｐバイポー
ラトランジスタＢＰ２と、サブワード線ＷＬＵ上の信号
電位がＨレベルのときに導通し、バイポーラトランジス
タＢＰ１のベース電極ノードを記憶ノードＳＮに電気的
に接続するｎチャネルＭＯＳトランジスタで構成される
アクセストランジスタＱ３と、サブワード線ＷＬＬ上の
信号電位がＨレベルのときに導通し、記憶ノード／ＳＮ
をバイポーラトランジスタＢＰ２のベース電極ノードに
接続するｎチャネルＭＯＳトランジスタで構成されるア
クセストランジスタＱ４と、サブワード線ＷＬＬ上の信
号電位に応答して導通し、ドライバトランジスタＱ１の
他方導通ノード（ソース）を接地ノード３に接続するｎ
チャネルＭＯＳトランジスタで構成されるカットトラン
ジスタＱ５と、サブワード線ＷＬＵ上の信号電位に応答
して導通し、ドライバトランジスタＱ２のソースを接地
ノード３に電気的に接続するｎチャネルＭＯＳトランジ
スタで構成されるカットトランジスタＱ６を含む。
る電源ノード２と記憶ノードＳＮの間に接続される高抵
抗抵抗素子Ｒ１と、電源ノード２と記憶ノード／ＳＮの
間に接続される高抵抗抵抗素子Ｒ２と、交差結合され
て、記憶ノードＳＮおよび／ＳＮに相補データを保持す
るためのｎチャネルＭＯＳトランジスタで構成されるド
ライバトランジスタＱ１およびＱ２と、ビット線ＢＬに
接続されるエミッタと第１の電源電圧としての接地電圧
ＧＮＤを供給する電圧源（接地ノード）３に接続される
コレクタとを有するｐｎｐバイポーラトランジスタＢＰ
１と、ビット線／ＢＬに接続されるエミッタと、接地ノ
ード３に接続されるコレクタとを有するｐｎｐバイポー
ラトランジスタＢＰ２と、サブワード線ＷＬＵ上の信号
電位がＨレベルのときに導通し、バイポーラトランジス
タＢＰ１のベース電極ノードを記憶ノードＳＮに電気的
に接続するｎチャネルＭＯＳトランジスタで構成される
アクセストランジスタＱ３と、サブワード線ＷＬＬ上の
信号電位がＨレベルのときに導通し、記憶ノード／ＳＮ
をバイポーラトランジスタＢＰ２のベース電極ノードに
接続するｎチャネルＭＯＳトランジスタで構成されるア
クセストランジスタＱ４と、サブワード線ＷＬＬ上の信
号電位に応答して導通し、ドライバトランジスタＱ１の
他方導通ノード（ソース）を接地ノード３に接続するｎ
チャネルＭＯＳトランジスタで構成されるカットトラン
ジスタＱ５と、サブワード線ＷＬＵ上の信号電位に応答
して導通し、ドライバトランジスタＱ２のソースを接地
ノード３に電気的に接続するｎチャネルＭＯＳトランジ
スタで構成されるカットトランジスタＱ６を含む。
【００６２】ビット線対ＢＬおよび／ＢＬに対し、デー
タ読出時、読出活性化信号ＺＲＥＮの活性化に応答して
ビット線ＢＬおよび／ＢＬへ電源ノード２から電流を供
給する読出負荷回路１０と、ビット線イコライズ指示信
号ＥＱＬおよびＺＥＱＬの活性化に応答して活性化さ
れ、ビット線ＢＬおよび／ＢＬの電位をイコライズする
ためのビット線イコライズ回路２０と、ビット線プリチ
ャージ指示信号ＰＥＬの活性化に応答して活性化され、
ビット線ＢＬおよび／ＢＬを所定電位レベルのローレベ
ルにプリチャージするビット線プリチャージ回路３０
と、列選択信号Ｙに従ってビット線ＢＬおよび／ＢＬを
選択する列選択ゲート４０と、この列選択ゲート４０に
より選択されたビット線ＢＬおよび／ＢＬにデータの書
込／読出を行なう書込／読出回路５０を含む。この書込
／読出回路５０は、書込／読出指示信号Ｒ／ＺＷに従っ
てデータの書込または読出を行なう。この書込／読出回
路５０は、たとえばセンスアンプを含み、書込回路とし
て書込ドライバまたは書込ゲートを含む。この構成につ
いては後に説明する。
タ読出時、読出活性化信号ＺＲＥＮの活性化に応答して
ビット線ＢＬおよび／ＢＬへ電源ノード２から電流を供
給する読出負荷回路１０と、ビット線イコライズ指示信
号ＥＱＬおよびＺＥＱＬの活性化に応答して活性化さ
れ、ビット線ＢＬおよび／ＢＬの電位をイコライズする
ためのビット線イコライズ回路２０と、ビット線プリチ
ャージ指示信号ＰＥＬの活性化に応答して活性化され、
ビット線ＢＬおよび／ＢＬを所定電位レベルのローレベ
ルにプリチャージするビット線プリチャージ回路３０
と、列選択信号Ｙに従ってビット線ＢＬおよび／ＢＬを
選択する列選択ゲート４０と、この列選択ゲート４０に
より選択されたビット線ＢＬおよび／ＢＬにデータの書
込／読出を行なう書込／読出回路５０を含む。この書込
／読出回路５０は、書込／読出指示信号Ｒ／ＺＷに従っ
てデータの書込または読出を行なう。この書込／読出回
路５０は、たとえばセンスアンプを含み、書込回路とし
て書込ドライバまたは書込ゲートを含む。この構成につ
いては後に説明する。
【００６３】次に、この図１に示すメモリセルのデータ
書込／読出動作について説明する。まず、図２を参照し
てデータ書込動作について説明する。ＳＲＡＭにおいて
は、アドレス変化に従ってワード線およびビット線対選
択動作が行なわれる。今、記憶ノードＳＮにＬレベルの
データが保持されており、Ｈレベルのデータを書込む動
作を考える。アドレス信号が変化すると、このアドレス
信号に従って、ワード線およびビット線対の選択動作が
行なわれる。書込データがＨレベルのときには、アドレ
ス指定された行に対応するワード線ＷＬが選択状態に駆
動され、この選択状態とされたワード線ＷＬのうち書込
データに従ってサブワード線ＷＬＵがＨレベルに駆動さ
れ、サブワード線ＷＬＬはＬレベルを維持する。これに
より、アクセストランジスタＱ３がオン状態となり、ア
クセストランジスタＱ４はオフ状態を維持する。また書
込／読出回路５０により、列選択ゲート４０を介してビ
ット線ＢＬおよび／ＢＬがＨレベルに駆動される。
書込／読出動作について説明する。まず、図２を参照し
てデータ書込動作について説明する。ＳＲＡＭにおいて
は、アドレス変化に従ってワード線およびビット線対選
択動作が行なわれる。今、記憶ノードＳＮにＬレベルの
データが保持されており、Ｈレベルのデータを書込む動
作を考える。アドレス信号が変化すると、このアドレス
信号に従って、ワード線およびビット線対の選択動作が
行なわれる。書込データがＨレベルのときには、アドレ
ス指定された行に対応するワード線ＷＬが選択状態に駆
動され、この選択状態とされたワード線ＷＬのうち書込
データに従ってサブワード線ＷＬＵがＨレベルに駆動さ
れ、サブワード線ＷＬＬはＬレベルを維持する。これに
より、アクセストランジスタＱ３がオン状態となり、ア
クセストランジスタＱ４はオフ状態を維持する。また書
込／読出回路５０により、列選択ゲート４０を介してビ
ット線ＢＬおよび／ＢＬがＨレベルに駆動される。
【００６４】カットトランジスタＱ５がオフ状態、カッ
トトランジスタＱ６はオン状態である。ここで、「オン
状態」は完全な導通状態を示し、「オフ状態」は、リー
ク電流を生じる程度の完全な非導通状態を示す。ビット
線ＢＬの電位が上昇し、バイポーラトランジスタＢＰ１
のエミッタ−ベース間が順方向にバイアスされると、こ
のバイポーラトランジスタＢＰ１が導通し、コレクタ電
流がビット線ＢＬからバイポーラトランジスタＢＰ１を
介して接地ノード３へ流れる。このコレクタ電流が流れ
るとき、またバイポーラトランジスタＢＰ１からベース
電流が記憶ノードＳＮへ流れる。カットトランジスタＱ
５はオフ状態にあり、記憶ノードＳＮの電位がバイポー
ラトランジスタＢＰ１のベース電流により上昇する。
トトランジスタＱ６はオン状態である。ここで、「オン
状態」は完全な導通状態を示し、「オフ状態」は、リー
ク電流を生じる程度の完全な非導通状態を示す。ビット
線ＢＬの電位が上昇し、バイポーラトランジスタＢＰ１
のエミッタ−ベース間が順方向にバイアスされると、こ
のバイポーラトランジスタＢＰ１が導通し、コレクタ電
流がビット線ＢＬからバイポーラトランジスタＢＰ１を
介して接地ノード３へ流れる。このコレクタ電流が流れ
るとき、またバイポーラトランジスタＢＰ１からベース
電流が記憶ノードＳＮへ流れる。カットトランジスタＱ
５はオフ状態にあり、記憶ノードＳＮの電位がバイポー
ラトランジスタＢＰ１のベース電流により上昇する。
【００６５】カットトランジスタＱ６はオン状態にあ
り、この記憶ノードＳＮの電位がドライバトランジスタ
Ｑ２のしきい値電圧よりも高くなるとドライバトランジ
スタＱ２が導通し、記憶ノード／ＳＮを接地電圧ＧＮＤ
レベルへ駆動する。この記憶ノード／ＳＮの電位低下に
従って、ドライバトランジスタＱ１がオフ状態へ移行
し、バイポーラトランジスタＢＰ１のベース電流が遮断
される。記憶ノードＳＮの電位は、このバイポーラトラ
ンジスタＢＰ１のベース電流により上昇する。記憶ノー
ドＳＮの電位は、このバイポーラトランジスタＢＰ１の
エミッタ−ベース間電圧をほぼ一定の値に保って上昇
し、バイポーラトランジスタＢＰ１においては、書込時
比較的大きなコレクタ電流が流れ、その後は小さなリー
ク電流程度のベース電流が流れるだけである。
り、この記憶ノードＳＮの電位がドライバトランジスタ
Ｑ２のしきい値電圧よりも高くなるとドライバトランジ
スタＱ２が導通し、記憶ノード／ＳＮを接地電圧ＧＮＤ
レベルへ駆動する。この記憶ノード／ＳＮの電位低下に
従って、ドライバトランジスタＱ１がオフ状態へ移行
し、バイポーラトランジスタＢＰ１のベース電流が遮断
される。記憶ノードＳＮの電位は、このバイポーラトラ
ンジスタＢＰ１のベース電流により上昇する。記憶ノー
ドＳＮの電位は、このバイポーラトランジスタＢＰ１の
エミッタ−ベース間電圧をほぼ一定の値に保って上昇
し、バイポーラトランジスタＢＰ１においては、書込時
比較的大きなコレクタ電流が流れ、その後は小さなリー
ク電流程度のベース電流が流れるだけである。
【００６６】アクセストランジスタＱ４はオフ状態にあ
り、記憶ノード／ＳＮは、この記憶ノードＳＮの電位上
昇に従って接地電圧ＧＮＤレベルまで放電される。すな
わち、記憶ノードＳＮにＨレベルのデータが書込まれ、
記憶ノード／ＳＮにＬレベルのデータが書込まれる。
り、記憶ノード／ＳＮは、この記憶ノードＳＮの電位上
昇に従って接地電圧ＧＮＤレベルまで放電される。すな
わち、記憶ノードＳＮにＨレベルのデータが書込まれ、
記憶ノード／ＳＮにＬレベルのデータが書込まれる。
【００６７】データ書込が完了すると、サブワード線Ｗ
ＬＵの電位がＬレベルに低下し、アクセストランジスタ
Ｑ３およびカットトランジスタＱ６がオフ状態となる。
この状態において、記憶ノードＳＮおよび／ＳＮは高抵
抗抵抗素子Ｒ１およびＲ２を介して電源ノード２へ結合
される。記憶ノードＳＮのＨレベルのデータは確実にＨ
レベルに保持される。一方、この高抵抗抵抗素子Ｒ１お
よびＲ２の電流駆動力は、記憶ノードＳＮおよび／ＳＮ
のリーク電流を補償する程度の極めて小さな電流駆動力
であり、記憶ノード／ＳＮはほぼ接地電圧ＧＮＤレベル
のＬレベルデータを保持する。
ＬＵの電位がＬレベルに低下し、アクセストランジスタ
Ｑ３およびカットトランジスタＱ６がオフ状態となる。
この状態において、記憶ノードＳＮおよび／ＳＮは高抵
抗抵抗素子Ｒ１およびＲ２を介して電源ノード２へ結合
される。記憶ノードＳＮのＨレベルのデータは確実にＨ
レベルに保持される。一方、この高抵抗抵抗素子Ｒ１お
よびＲ２の電流駆動力は、記憶ノードＳＮおよび／ＳＮ
のリーク電流を補償する程度の極めて小さな電流駆動力
であり、記憶ノード／ＳＮはほぼ接地電圧ＧＮＤレベル
のＬレベルデータを保持する。
【００６８】次に、図３を参照してデータ読出動作につ
いて説明する。ビット線ＢＬおよび／ＢＬはビット線プ
リチャージ回路３０およびイコライズ回路２０により、
接地電位レベルのＬレベルにプリチャージされている。
アドレス信号が変化すると、ワード線およびビット線対
の選択が行なわれる。データ読出時においては、サブワ
ード線ＷＬＵおよびＷＬＬの電位がともにＨレベルへ立
上げられ、アクセストランジスタＱ３およびＱ４がとも
にオン状態となり、記憶ノードＳＮおよび／ＳＮがバイ
ポーラトランジスタＢＰ１およびＢＰ２のベース電極ノ
ードにそれぞれ電気的に接続される。読出活性化信号Ｚ
ＲＥＮが所定のタイミングで活性状態となり、読出負荷
回路１０のｐチャネルＭＯＳトランジスタ１０ａおよび
１０ｂがオン状態となり、ビット線ＢＬおよび／ＢＬへ
電流が供給され、ビット線ＢＬおよび／ＢＬの電位が上
昇する。
いて説明する。ビット線ＢＬおよび／ＢＬはビット線プ
リチャージ回路３０およびイコライズ回路２０により、
接地電位レベルのＬレベルにプリチャージされている。
アドレス信号が変化すると、ワード線およびビット線対
の選択が行なわれる。データ読出時においては、サブワ
ード線ＷＬＵおよびＷＬＬの電位がともにＨレベルへ立
上げられ、アクセストランジスタＱ３およびＱ４がとも
にオン状態となり、記憶ノードＳＮおよび／ＳＮがバイ
ポーラトランジスタＢＰ１およびＢＰ２のベース電極ノ
ードにそれぞれ電気的に接続される。読出活性化信号Ｚ
ＲＥＮが所定のタイミングで活性状態となり、読出負荷
回路１０のｐチャネルＭＯＳトランジスタ１０ａおよび
１０ｂがオン状態となり、ビット線ＢＬおよび／ＢＬへ
電流が供給され、ビット線ＢＬおよび／ＢＬの電位が上
昇する。
【００６９】今、記憶ノードＳＮにＬレベルデータが保
持されている場合を考える。この状態において、ビット
線ＢＬの電位が、このバイポーラトランジスタＢＰ１の
エミッタ−ベース間電圧（ビルトイン電圧）より高くな
ると、このバイポーラトランジスタＢＰ１のエミッタ−
ベース間が順方向にバイアスされ、バイポーラトランジ
スタＢＰ１が導通し、大きなコレクタ電流が流れ、ビッ
ト線ＢＬの電位上昇が抑制される。ＭＯＳトランジスタ
１０ａの電流供給力は、バイポーラトランジスタＢＰ１
の電流供給力と同程度またはそれより少し大きい程度で
あり、ビット線ＢＬの電位は、ほぼこのビルトイン電圧
Ｖｂｅの電圧（０．７〜１．１Ｖ程度）の電位レベルに
保持される。一方Ｈレベルデータを保持する記憶ノード
／ＳＮ２がベース電極ノードに接続されるバイポーラト
ランジスタＢＰ２は、ビット線／ＢＬの電位が上昇して
も、そのエミッタ−ベース間は順方向にバイアスされ
ず、ビット線／ＢＬはＨレベル（電源電圧レベル）にま
で上昇する。また、バイポーラトランジスタＢＰ２はほ
ぼオフ状態を維持する。このビット線ＢＬおよび／ＢＬ
に生じた電位差が、列選択ゲート４０を介して書込／読
出回路５０に伝達され、増幅されて内部読出データが生
成される。
持されている場合を考える。この状態において、ビット
線ＢＬの電位が、このバイポーラトランジスタＢＰ１の
エミッタ−ベース間電圧（ビルトイン電圧）より高くな
ると、このバイポーラトランジスタＢＰ１のエミッタ−
ベース間が順方向にバイアスされ、バイポーラトランジ
スタＢＰ１が導通し、大きなコレクタ電流が流れ、ビッ
ト線ＢＬの電位上昇が抑制される。ＭＯＳトランジスタ
１０ａの電流供給力は、バイポーラトランジスタＢＰ１
の電流供給力と同程度またはそれより少し大きい程度で
あり、ビット線ＢＬの電位は、ほぼこのビルトイン電圧
Ｖｂｅの電圧（０．７〜１．１Ｖ程度）の電位レベルに
保持される。一方Ｈレベルデータを保持する記憶ノード
／ＳＮ２がベース電極ノードに接続されるバイポーラト
ランジスタＢＰ２は、ビット線／ＢＬの電位が上昇して
も、そのエミッタ−ベース間は順方向にバイアスされ
ず、ビット線／ＢＬはＨレベル（電源電圧レベル）にま
で上昇する。また、バイポーラトランジスタＢＰ２はほ
ぼオフ状態を維持する。このビット線ＢＬおよび／ＢＬ
に生じた電位差が、列選択ゲート４０を介して書込／読
出回路５０に伝達され、増幅されて内部読出データが生
成される。
【００７０】このデータ読出時において、Ｌレベルデー
タを格納する記憶ノードＳＮにベース電流がバイポーラ
トランジスタを介して流れる。しかしながら、このベー
ス電流は小さな値であり、ドライバトランジスタおよび
カットトランジスタの電流駆動力よりも十分小さくする
ことができる。ベース電流の大きさは、バイポーラトラ
ンジスタＢＰ１およびＢＰ２の電流増幅率ｈＦＥにより
決定される。ドライバトランジスタおよびカットトラン
ジスタを介して流れる電流Ｉｄとベース電流Ｉｂの比
が、３：１であれば、メモリセル１は安定に情報を記憶
することができる。したがって、ベース電流とコレクタ
電流との関係から、ビット線を流れるコレクタ電流Ｉｃ
と、ドライバトランジスタおよびカットトランジスタを
介して流れるドレイン電流Ｉｄが次式の関係を満足すれ
ば、メモリセルは安定にデータを保持することができ
る。
タを格納する記憶ノードＳＮにベース電流がバイポーラ
トランジスタを介して流れる。しかしながら、このベー
ス電流は小さな値であり、ドライバトランジスタおよび
カットトランジスタの電流駆動力よりも十分小さくする
ことができる。ベース電流の大きさは、バイポーラトラ
ンジスタＢＰ１およびＢＰ２の電流増幅率ｈＦＥにより
決定される。ドライバトランジスタおよびカットトラン
ジスタを介して流れる電流Ｉｄとベース電流Ｉｂの比
が、３：１であれば、メモリセル１は安定に情報を記憶
することができる。したがって、ベース電流とコレクタ
電流との関係から、ビット線を流れるコレクタ電流Ｉｃ
と、ドライバトランジスタおよびカットトランジスタを
介して流れるドレイン電流Ｉｄが次式の関係を満足すれ
ば、メモリセルは安定にデータを保持することができ
る。
【００７１】Ｉｄ≧３・Ｉｃ／（１＋ｈＦＥ） たとえば、電源電圧Ｖｃｃ＝１．８Ｖ、コレクタ電流Ｉ
ｃ＝１００μＡ、電流増幅率ｈＦＥ＝１０の場合、ドレ
イン電流Ｉｄは、次式で与えられる。
ｃ＝１００μＡ、電流増幅率ｈＦＥ＝１０の場合、ドレ
イン電流Ｉｄは、次式で与えられる。
【００７２】 Ｉｄ≧３・１００μＡ／（１０＋１）＝２７μｍＡ したがって、ドライバトランジスタＱ１およびＱ２は、
電源電圧Ｖｃｃが１．８Ｖの条件下において、ドレイン
電流Ｉｄとして２７μＡの電流駆動力を有すれば、メモ
リセルは安定にデータを保持することができる。ビット
線電位を早く上昇させるために、比較的大きなコレクタ
電流Ｉｃをこの読出負荷回路から供給しても、ベース電
流Ｉｌは十分小さくすることができ、確実にメモリセル
データを保持することができる。
電源電圧Ｖｃｃが１．８Ｖの条件下において、ドレイン
電流Ｉｄとして２７μＡの電流駆動力を有すれば、メモ
リセルは安定にデータを保持することができる。ビット
線電位を早く上昇させるために、比較的大きなコレクタ
電流Ｉｃをこの読出負荷回路から供給しても、ベース電
流Ｉｌは十分小さくすることができ、確実にメモリセル
データを保持することができる。
【００７３】このデータ読出時においては、ビット線Ｂ
Ｌに比較的大きな電流が流れる。しかしながら、読出負
荷回路においてラッチ回路を設け、この電流供給素子１
０ａおよび１０ｂを非導通状態とする構成を適用すれ
ば、データ読出期間中において、所定期間の間のみコレ
クタ電流を生じさせ、その読出時の消費電流を低減する
ことが可能となる。
Ｌに比較的大きな電流が流れる。しかしながら、読出負
荷回路においてラッチ回路を設け、この電流供給素子１
０ａおよび１０ｂを非導通状態とする構成を適用すれ
ば、データ読出期間中において、所定期間の間のみコレ
クタ電流を生じさせ、その読出時の消費電流を低減する
ことが可能となる。
【００７４】次に、各内部信号発生部の構成について概
略的に説明する。図４は、図１に示す書込／読出回路５
０の構成の一例を示す図である。図４において、ビット
線ＢＬおよび／ＢＬは、列選択ゲート４０を介して共通
データバス線ＤＢおよび／ＤＢに接続される。この書込
／読出回路５０は、正論理のライトイネーブル信号ＺＷ
Ｅの活性化時活性化される書込活性化信号／ＷＥＮに応
答して内部データバス線ＤＢおよび／ＤＢへ電源電圧Ｖ
ｃｃを伝達する書込回路５０ａと、ライトイネーブル信
号ＺＷＥの非活性化時に活性化され、共通データバス線
ＤＢおよび／ＤＢ上のデータを差動的に増幅するセンス
アンプ５０ｂを含む。書込回路５０は、データバス線Ｄ
Ｂおよび／ＤＢそれぞれに設けられ、それぞれのゲート
に書込活性化信号／ＷＥＮを受けるｐチャネルＭＯＳト
ランジスタを含む。センスアンプ５０ｂは、ライトイネ
ーブル信号ＺＷＥが非活性状態にあり、データ読出動作
を示しているときに活性化され、この共通データバス線
ＤＢおよび／ＤＢ上の信号電位を差動的に増幅する。
略的に説明する。図４は、図１に示す書込／読出回路５
０の構成の一例を示す図である。図４において、ビット
線ＢＬおよび／ＢＬは、列選択ゲート４０を介して共通
データバス線ＤＢおよび／ＤＢに接続される。この書込
／読出回路５０は、正論理のライトイネーブル信号ＺＷ
Ｅの活性化時活性化される書込活性化信号／ＷＥＮに応
答して内部データバス線ＤＢおよび／ＤＢへ電源電圧Ｖ
ｃｃを伝達する書込回路５０ａと、ライトイネーブル信
号ＺＷＥの非活性化時に活性化され、共通データバス線
ＤＢおよび／ＤＢ上のデータを差動的に増幅するセンス
アンプ５０ｂを含む。書込回路５０は、データバス線Ｄ
Ｂおよび／ＤＢそれぞれに設けられ、それぞれのゲート
に書込活性化信号／ＷＥＮを受けるｐチャネルＭＯＳト
ランジスタを含む。センスアンプ５０ｂは、ライトイネ
ーブル信号ＺＷＥが非活性状態にあり、データ読出動作
を示しているときに活性化され、この共通データバス線
ＤＢおよび／ＤＢ上の信号電位を差動的に増幅する。
【００７５】この書込活性化信号／ＷＥＮは、ライトイ
ネーブル信号ＺＷＥの活性化時所定のタイミングで所定
期間活性状態のＬレベルとされる。この図４に示す構成
において、書込回路５０ａおよびセンスアンプ５０ｂ
は、それぞれ別々のデータバス線に接続される構成が用
いられてもよい。
ネーブル信号ＺＷＥの活性化時所定のタイミングで所定
期間活性状態のＬレベルとされる。この図４に示す構成
において、書込回路５０ａおよびセンスアンプ５０ｂ
は、それぞれ別々のデータバス線に接続される構成が用
いられてもよい。
【００７６】図５は、ワード線選択信号発生部の構成を
概略的に示す図である。図５において、ワード線選択信
号発生部は、外部から与えられるアドレス信号（行アド
レス信号）をデコードするロウデコーダ６０と、書込デ
ータＤと負論理の書込活性化信号／ＷＥＮとに従ってワ
ード線駆動信号を生成する書込ワード線制御回路６２
と、正論理の読出活性化信号ＲＥＮとこの書込ワード線
制御回路６２からのワード線駆動信号とに従って選択ワ
ード線上に伝達されるワード線駆動信号を生成する読出
ワード線制御回路６３と、この読出ワード線制御回路６
３からのワード線駆動信号とロウデコーダ６０からのワ
ード線選択信号とに従ってワード線上にワード線選択信
号を伝達するワード線ドライブ回路６６を含む。このロ
ウデコーダ６０およびワード線ドライブ回路６６は各ワ
ード線に対応して設けられるが、図５においては１つの
ワード線に対して設けられる構成を代表的に示す。
概略的に示す図である。図５において、ワード線選択信
号発生部は、外部から与えられるアドレス信号（行アド
レス信号）をデコードするロウデコーダ６０と、書込デ
ータＤと負論理の書込活性化信号／ＷＥＮとに従ってワ
ード線駆動信号を生成する書込ワード線制御回路６２
と、正論理の読出活性化信号ＲＥＮとこの書込ワード線
制御回路６２からのワード線駆動信号とに従って選択ワ
ード線上に伝達されるワード線駆動信号を生成する読出
ワード線制御回路６３と、この読出ワード線制御回路６
３からのワード線駆動信号とロウデコーダ６０からのワ
ード線選択信号とに従ってワード線上にワード線選択信
号を伝達するワード線ドライブ回路６６を含む。このロ
ウデコーダ６０およびワード線ドライブ回路６６は各ワ
ード線に対応して設けられるが、図５においては１つの
ワード線に対して設けられる構成を代表的に示す。
【００７７】ロウデコーダ６０は、アドレス信号を受け
るＮＡＮＤ回路６０ａと、このＮＡＮＤ回路６０ａの出
力信号を受けるインバータ６０ｂを含む。インバータ６
０ｂからワード線指定信号が出力される。アドレス指定
された行に対応するワード線に対して、Ｈレベルのワー
ド線指定信号が出力される。
るＮＡＮＤ回路６０ａと、このＮＡＮＤ回路６０ａの出
力信号を受けるインバータ６０ｂを含む。インバータ６
０ｂからワード線指定信号が出力される。アドレス指定
された行に対応するワード線に対して、Ｈレベルのワー
ド線指定信号が出力される。
【００７８】書込ワード線制御回路６２は、書込活性化
信号／ＷＥＮと書込データ／Ｄを受けるＯＲ回路６２ａ
と、書込活性化信号／ＷＥＮと書込データＤを受けるＯ
Ｒ回路６２ｂを含む。読出ワード線制御回路６３は、読
出活性化信号ＲＥＮとＯＲ回路６２ｂの出力信号を受け
るＯＲ回路６３ａと、ＯＲ回路６２ａの出力信号と読出
活性化信号ＲＥＮを受けるＯＲ回路６３ｂを含む。書込
活性化信号／ＷＥＮはデータ書込時所定期間活性状態の
Ｌレベルへ駆動される。読出活性化信号ＲＥＮは、デー
タ読出時所定期間Ｈレベルの活性状態とされる。したが
って、データ読出時においては、選択ワード線のサブワ
ード線ＷＬＬおよびＷＬＵはともにＨレベルへ駆動され
る。一方、データ書込時においては、書込データＤがＨ
レベルのときには、選択ワード線ＷＬにおいてサブワー
ド線ＷＬＵがＨレベルに駆動され、一方サブワード線Ｗ
ＬＬはＬレベルに保持される。書込データＤがＬレベル
のデータのときには、逆に、サブワード線ＷＬＬがＨレ
ベルへ駆動され、サブワード線ＷＬＵはＬレベルに保持
される。これにより、データ書込時には書込データに応
じてサブワード線ＷＬＵおよびＷＬＬの電位レベルを設
定することができ、また読出時においては、選択ワード
線のサブワード線をともにＨレベルへ駆動することがで
きる。
信号／ＷＥＮと書込データ／Ｄを受けるＯＲ回路６２ａ
と、書込活性化信号／ＷＥＮと書込データＤを受けるＯ
Ｒ回路６２ｂを含む。読出ワード線制御回路６３は、読
出活性化信号ＲＥＮとＯＲ回路６２ｂの出力信号を受け
るＯＲ回路６３ａと、ＯＲ回路６２ａの出力信号と読出
活性化信号ＲＥＮを受けるＯＲ回路６３ｂを含む。書込
活性化信号／ＷＥＮはデータ書込時所定期間活性状態の
Ｌレベルへ駆動される。読出活性化信号ＲＥＮは、デー
タ読出時所定期間Ｈレベルの活性状態とされる。したが
って、データ読出時においては、選択ワード線のサブワ
ード線ＷＬＬおよびＷＬＵはともにＨレベルへ駆動され
る。一方、データ書込時においては、書込データＤがＨ
レベルのときには、選択ワード線ＷＬにおいてサブワー
ド線ＷＬＵがＨレベルに駆動され、一方サブワード線Ｗ
ＬＬはＬレベルに保持される。書込データＤがＬレベル
のデータのときには、逆に、サブワード線ＷＬＬがＨレ
ベルへ駆動され、サブワード線ＷＬＵはＬレベルに保持
される。これにより、データ書込時には書込データに応
じてサブワード線ＷＬＵおよびＷＬＬの電位レベルを設
定することができ、また読出時においては、選択ワード
線のサブワード線をともにＨレベルへ駆動することがで
きる。
【００７９】図６は、図１に示す各制御信号を発生する
制御信号発生部の構成を概略的に示す図である。図６に
おいて、制御信号発生部は、外部から与えられるライト
イネーブル信号ＺＷＥの変化時点を検出するＡＴＤ回路
７０と、外部からのチップセレクト信号／ＣＳの活性化
時活性化され、外部から与えられるアドレス信号の変化
時点を検出するＡＴＤ回路７１を含む。このＡＴＤ回路
７１は、ＡＴＤ回路７０からのワンショットのパルス信
号とアドレス変化検出時に発生されるワンショットのパ
ルス信号とを合成して（論理和をとって）変化検出信号
として出力する。
制御信号発生部の構成を概略的に示す図である。図６に
おいて、制御信号発生部は、外部から与えられるライト
イネーブル信号ＺＷＥの変化時点を検出するＡＴＤ回路
７０と、外部からのチップセレクト信号／ＣＳの活性化
時活性化され、外部から与えられるアドレス信号の変化
時点を検出するＡＴＤ回路７１を含む。このＡＴＤ回路
７１は、ＡＴＤ回路７０からのワンショットのパルス信
号とアドレス変化検出時に発生されるワンショットのパ
ルス信号とを合成して（論理和をとって）変化検出信号
として出力する。
【００８０】この制御信号発生部は、さらに、ＡＴＤ回
路７１の出力するパルス信号の立下がりのみを所定時間
遅延する立下がり遅延回路７２と、この立下がり遅延回
路７２からのパルス信号の立下がりをさらに遅延する立
下がり遅延回路７３を含む。立下がり遅延回路７３か
ら、所定の時間幅を有するワード線活性化信号ＷＬＥが
出力される。このワード線活性化信号ＷＬＥは、内部の
ワード線選択活性化期間を決定しまた各制御信号はこの
ワード線活性化信号ＷＬＥを基準として生成される。立
下がり遅延回路７２および７３は、単に与えられたパル
ス信号の立下がりのみを所定時間遅延している（ここで
ＡＴＤ回路７１は、アドレス変化またはライトイネーブ
ル信号の変化の検出時Ｈレベルで立上がる信号を出力す
ると仮定している）。したがって、このワード線活性化
信号ＷＬＥは、ＡＴＤ回路７１の出力信号の立上がり
（活性化）に従って所定時間活性状態に駆動される。こ
のワード線活性化信号ＷＬＥに従って、デコーダの動作
期間などが決定される。
路７１の出力するパルス信号の立下がりのみを所定時間
遅延する立下がり遅延回路７２と、この立下がり遅延回
路７２からのパルス信号の立下がりをさらに遅延する立
下がり遅延回路７３を含む。立下がり遅延回路７３か
ら、所定の時間幅を有するワード線活性化信号ＷＬＥが
出力される。このワード線活性化信号ＷＬＥは、内部の
ワード線選択活性化期間を決定しまた各制御信号はこの
ワード線活性化信号ＷＬＥを基準として生成される。立
下がり遅延回路７２および７３は、単に与えられたパル
ス信号の立下がりのみを所定時間遅延している（ここで
ＡＴＤ回路７１は、アドレス変化またはライトイネーブ
ル信号の変化の検出時Ｈレベルで立上がる信号を出力す
ると仮定している）。したがって、このワード線活性化
信号ＷＬＥは、ＡＴＤ回路７１の出力信号の立上がり
（活性化）に従って所定時間活性状態に駆動される。こ
のワード線活性化信号ＷＬＥに従って、デコーダの動作
期間などが決定される。
【００８１】この制御信号発生部は、さらに、ＡＴＤ回
路７０および７１の出力信号を受けるＡＮＤ回路７４
と、外部からのライトイネーブル信号ＺＷＥを受けて書
込活性化信号／ＷＥＮを出力するインバータ７５と、イ
ンバータ７５の出力する書込活性化信号／ＷＥＮとＡＮ
Ｄ回路７４からのビット線プリチャージ指示信号ＰＥＬ
を受けるゲート回路７６と、ライトイネーブル信号ＺＷ
Ｅを受けて内部書込制御信号／ＩＷＥを出力するインバ
ータ７７を含む。ゲート回路７６は、ビット線プリチャ
ージ指示信号ＰＥＬがＬレベルの非活性状態にありかつ
書込活性化信号／ＷＥＮがＨレベルの非活性状態にあり
データ読出を示すときにその出力信号である読出活性化
信号ＲＥＮをＨレベルの活性状態へ駆動する。したがっ
てデータ読出時においては、ビット線プリチャージ動作
が完了した後に、読出活性化信号ＲＥＮが活性状態へ駆
動される。
路７０および７１の出力信号を受けるＡＮＤ回路７４
と、外部からのライトイネーブル信号ＺＷＥを受けて書
込活性化信号／ＷＥＮを出力するインバータ７５と、イ
ンバータ７５の出力する書込活性化信号／ＷＥＮとＡＮ
Ｄ回路７４からのビット線プリチャージ指示信号ＰＥＬ
を受けるゲート回路７６と、ライトイネーブル信号ＺＷ
Ｅを受けて内部書込制御信号／ＩＷＥを出力するインバ
ータ７７を含む。ゲート回路７６は、ビット線プリチャ
ージ指示信号ＰＥＬがＬレベルの非活性状態にありかつ
書込活性化信号／ＷＥＮがＨレベルの非活性状態にあり
データ読出を示すときにその出力信号である読出活性化
信号ＲＥＮをＨレベルの活性状態へ駆動する。したがっ
てデータ読出時においては、ビット線プリチャージ動作
が完了した後に、読出活性化信号ＲＥＮが活性状態へ駆
動される。
【００８２】ここで、図６において、書込活性化信号／
ＷＥＮがインバータ７５から生成されて図４に示す書込
ドライブ回路５０ａおよび図５に示す書込制御回路６２
へ与えられている。しかしながら、インバータ７７から
の内部書込指示信号／ＩＷＥがこの書込活性化信号／Ｗ
ＥＮに代えて用いられてもよい。
ＷＥＮがインバータ７５から生成されて図４に示す書込
ドライブ回路５０ａおよび図５に示す書込制御回路６２
へ与えられている。しかしながら、インバータ７７から
の内部書込指示信号／ＩＷＥがこの書込活性化信号／Ｗ
ＥＮに代えて用いられてもよい。
【００８３】ビット線プリチャージ指示信号ＰＥＬは、
ＡＴＤ回路７０および７１の出力信号が共にＨレベルの
ときに活性状態とされる。したがって、アドレス信号が
変化しかつライトイネーブル信号ＺＷＥが変化して書込
または読出が指定されたときにビット線プリチャージ指
示信号ＰＥＬが活性化されてビット線の所定電位レベル
へのプリチャージが行なわれる。
ＡＴＤ回路７０および７１の出力信号が共にＨレベルの
ときに活性状態とされる。したがって、アドレス信号が
変化しかつライトイネーブル信号ＺＷＥが変化して書込
または読出が指定されたときにビット線プリチャージ指
示信号ＰＥＬが活性化されてビット線の所定電位レベル
へのプリチャージが行なわれる。
【００８４】次に、ビット線プリチャージ回路３０の構
成について説明する前に、ビット線プリチャージ電位レ
ベルについて説明する。
成について説明する前に、ビット線プリチャージ電位レ
ベルについて説明する。
【００８５】図７は、データ書込時における各ビット線
およびサブワード線ならびにメモリセルの内部ノードの
電位を示す図である。データ書込時においては、ビット
線ＢＬおよび／ＢＬは電源電圧Ｖｃｃレベルに駆動され
る。今、図７においてメモリセル１ａが選択され、サブ
ワード線ＷＬＵ１上の信号電位がＨレベル、サブワード
線ＷＬＬ１の電位がＬレベルであると想定する。この状
態においては、メモリセル１ａと同じ列上にありかつ非
選択行に配置されるメモリセル１ｂについては、サブワ
ード線ＷＬＵ２およびＷＬＬ２はともにＬレベルにあ
り、このメモリセル１ｂのアクセストランジスタＱ３お
よびＱ４はともにオフ状態にある。また、選択メモリセ
ル１ａにおいても、アクセストランジスタＱ４はオフ状
態にある。
およびサブワード線ならびにメモリセルの内部ノードの
電位を示す図である。データ書込時においては、ビット
線ＢＬおよび／ＢＬは電源電圧Ｖｃｃレベルに駆動され
る。今、図７においてメモリセル１ａが選択され、サブ
ワード線ＷＬＵ１上の信号電位がＨレベル、サブワード
線ＷＬＬ１の電位がＬレベルであると想定する。この状
態においては、メモリセル１ａと同じ列上にありかつ非
選択行に配置されるメモリセル１ｂについては、サブワ
ード線ＷＬＵ２およびＷＬＬ２はともにＬレベルにあ
り、このメモリセル１ｂのアクセストランジスタＱ３お
よびＱ４はともにオフ状態にある。また、選択メモリセ
ル１ａにおいても、アクセストランジスタＱ４はオフ状
態にある。
【００８６】データ書込時において、メモリセル１ａの
バイポーラトランジスタＢＰ１を介してベース電流が流
れ込み、記憶ノードＳＮの電位レベルがＨレベルに、ま
た、記憶ノード／ＳＮの電位レベルがＬレベルとなる。
このとき、選択メモリセル１ａにおいて、バイポーラト
ランジスタＢＰ２のエミッタ−ベース間に電流が流れ、
ベース電極ノード６４ａは、ビット線／ＢＬよりもこの
エミッタ−ベース間電圧（ビルトイン電圧）Ｖｂｅだけ
低い電圧レベルに充電される。
バイポーラトランジスタＢＰ１を介してベース電流が流
れ込み、記憶ノードＳＮの電位レベルがＨレベルに、ま
た、記憶ノード／ＳＮの電位レベルがＬレベルとなる。
このとき、選択メモリセル１ａにおいて、バイポーラト
ランジスタＢＰ２のエミッタ−ベース間に電流が流れ、
ベース電極ノード６４ａは、ビット線／ＢＬよりもこの
エミッタ−ベース間電圧（ビルトイン電圧）Ｖｂｅだけ
低い電圧レベルに充電される。
【００８７】非選択メモリセル１ｂにおいても、アクセ
ストランジスタＱ３およびＱ４がともにオフ状態であ
り、このデータ書込時バイポーラトランジスタＢＰ１お
よびＢＰ２を介して電流が流れ、このそれぞれのベース
電極ノード６４ｂの電位が上昇し、同様ビット線／ＢＬ
とベース電極ノード６４ｂの電位差がＶｂｅとなり、ま
た同様非選択メモリセル１ｂのバイポーラトランジスタ
ＢＰ１のベース電極ノードとビット線ＢＬの電位差も同
様Ｖｂｅレベルとなる。この状態でデータの書込が完了
する。
ストランジスタＱ３およびＱ４がともにオフ状態であ
り、このデータ書込時バイポーラトランジスタＢＰ１お
よびＢＰ２を介して電流が流れ、このそれぞれのベース
電極ノード６４ｂの電位が上昇し、同様ビット線／ＢＬ
とベース電極ノード６４ｂの電位差がＶｂｅとなり、ま
た同様非選択メモリセル１ｂのバイポーラトランジスタ
ＢＰ１のベース電極ノードとビット線ＢＬの電位差も同
様Ｖｂｅレベルとなる。この状態でデータの書込が完了
する。
【００８８】図８は、エミッタ−ベース間電圧Ｖｂｅと
ベース電流Ｉｂの関係を示す図であり、縦軸にベース電
流Ｉｂ（単位Ａ）を示し、横軸にエミッタ−ベース間電
圧Ｖｂｅ（単位Ｖ）を示す。エミッタ−ベース間電圧Ｖ
ｂｅが大きい場合には、大きなベース電流Ｉｂが流れ
る。これにより、ベース電極ノード電位が上昇する。ビ
ット線とベース電極ノードの電位差が小さくなると、ベ
ース電流として、このエミッタ−ベース間接合のリーク
電流の微小な一定電流（図８において１００ｐＡ以下）
の電流が流れる。この、ほぼ平衡状態にあり、一定の微
小なベース電流（１００ｐＡ以下）が流れるときのエミ
ッタ−ベース間電圧Ｖｂｅ（Ｈ）を、本明細書におい
て、「ビルトイン電圧」と定義する。ビルトイン電圧が
エミッタ−ベース間に印加されている状態においては、
バイポーラトランジスタは、導通状態と非導通状態の境
界領域にある。
ベース電流Ｉｂの関係を示す図であり、縦軸にベース電
流Ｉｂ（単位Ａ）を示し、横軸にエミッタ−ベース間電
圧Ｖｂｅ（単位Ｖ）を示す。エミッタ−ベース間電圧Ｖ
ｂｅが大きい場合には、大きなベース電流Ｉｂが流れ
る。これにより、ベース電極ノード電位が上昇する。ビ
ット線とベース電極ノードの電位差が小さくなると、ベ
ース電流として、このエミッタ−ベース間接合のリーク
電流の微小な一定電流（図８において１００ｐＡ以下）
の電流が流れる。この、ほぼ平衡状態にあり、一定の微
小なベース電流（１００ｐＡ以下）が流れるときのエミ
ッタ−ベース間電圧Ｖｂｅ（Ｈ）を、本明細書におい
て、「ビルトイン電圧」と定義する。ビルトイン電圧が
エミッタ−ベース間に印加されている状態においては、
バイポーラトランジスタは、導通状態と非導通状態の境
界領域にある。
【００８９】データ書込が完了すると、ビット線ＢＬお
よび／ＢＬはビット線プリチャージ回路により、Ｌレベ
ルにプルダウンされる。
よび／ＢＬはビット線プリチャージ回路により、Ｌレベ
ルにプルダウンされる。
【００９０】今、図９に示すように、時刻ｔ０以前にお
いては、ビット線ＢＬおよび／ＢＬの電位が電源電圧Ｖ
ＣＣレベルにあり、非選択メモリセルおよび選択メモリ
セルのＬレベル記憶ノードに対応するバイポーラトラン
ジスタのベース電極ノード６４ａおよび６４ｂの電位
は、このビット線ＢＬおよび／ＢＬの電位よりもビルト
イン電圧Ｖｂｅ（Ｈ）だけ低い電圧レベルにある。
いては、ビット線ＢＬおよび／ＢＬの電位が電源電圧Ｖ
ＣＣレベルにあり、非選択メモリセルおよび選択メモリ
セルのＬレベル記憶ノードに対応するバイポーラトラン
ジスタのベース電極ノード６４ａおよび６４ｂの電位
は、このビット線ＢＬおよび／ＢＬの電位よりもビルト
イン電圧Ｖｂｅ（Ｈ）だけ低い電圧レベルにある。
【００９１】時刻ｔ０において、ビット線プリチャージ
回路を活性化し、ビット線ＢＬおよび／ＢＬの電位をＬ
レベルにプルダウンする。このＬレベルの電位が接地電
圧ＧＮＤレベルの場合を考える。このとき、非選択メモ
リセルにおいて、アクセストランジスタＱ３およびＱ４
はオフ状態にある。したがって、ビット線ＢＬおよび／
ＢＬの電位低下に従って、このエミッタ−ベース間の接
合容量の容量結合により、ベース電極ノード６４ａおよ
び６４ｂの電位が低下する。このベース電極ノード６４
ａおよび６４ｂの電位レベルは接地電位ＧＮＤよりもエ
ミッタ−ベース間電位Ｖｂｅだけ低い電位レベルとな
る。容量結合度などにより、このエミッタ−ベース間電
圧Ｖｂｅは、ビルトイン電圧Ｖｂｅ（Ｈ）よりも値が小
さな電圧となるため、ここでは単にエミッタ−ベース間
電圧Ｖｂｅとして示す。この場合、ベース電極ノードが
負の電位となった場合、以下の問題が生じる。
回路を活性化し、ビット線ＢＬおよび／ＢＬの電位をＬ
レベルにプルダウンする。このＬレベルの電位が接地電
圧ＧＮＤレベルの場合を考える。このとき、非選択メモ
リセルにおいて、アクセストランジスタＱ３およびＱ４
はオフ状態にある。したがって、ビット線ＢＬおよび／
ＢＬの電位低下に従って、このエミッタ−ベース間の接
合容量の容量結合により、ベース電極ノード６４ａおよ
び６４ｂの電位が低下する。このベース電極ノード６４
ａおよび６４ｂの電位レベルは接地電位ＧＮＤよりもエ
ミッタ−ベース間電位Ｖｂｅだけ低い電位レベルとな
る。容量結合度などにより、このエミッタ−ベース間電
圧Ｖｂｅは、ビルトイン電圧Ｖｂｅ（Ｈ）よりも値が小
さな電圧となるため、ここでは単にエミッタ−ベース間
電圧Ｖｂｅとして示す。この場合、ベース電極ノードが
負の電位となった場合、以下の問題が生じる。
【００９２】図１０は、このビット線をＬレベルにプリ
チャージしたときの非選択メモリセルの内部ノードおよ
びビット線の電位を示す図である。図１０に示すよう
に、ビット線／ＢＬは接地電圧ＧＮＤ（０Ｖ）レベルに
あり、ベース電極ノード６４ｂは、負の−Ｖｂｅの電圧
レベルにある。サブワード線ＷＬＵ２およびＷＬＬ２
は、ともに接地電圧ＧＮＤ（０Ｖ）の電圧レベルにあ
る。アクセストランジスタＱ３およびＱ４は、そのバッ
クゲートが、通常接地電圧レベルを受ける。製造パラメ
ータのばらつき、および伝達する信号電位による接合容
量の変動などを防止するため、このバックゲートバイア
ス電圧を一定の電圧レベルとする。
チャージしたときの非選択メモリセルの内部ノードおよ
びビット線の電位を示す図である。図１０に示すよう
に、ビット線／ＢＬは接地電圧ＧＮＤ（０Ｖ）レベルに
あり、ベース電極ノード６４ｂは、負の−Ｖｂｅの電圧
レベルにある。サブワード線ＷＬＵ２およびＷＬＬ２
は、ともに接地電圧ＧＮＤ（０Ｖ）の電圧レベルにあ
る。アクセストランジスタＱ３およびＱ４は、そのバッ
クゲートが、通常接地電圧レベルを受ける。製造パラメ
ータのばらつき、および伝達する信号電位による接合容
量の変動などを防止するため、このバックゲートバイア
ス電圧を一定の電圧レベルとする。
【００９３】今、記憶ノード／ＳＮにＨレベルデータが
格納されている状態を考える。アクセストランジスタＱ
４は、バックゲートとそのソースの電位が異なり、ソー
ス電位が負の電位となると、このアクセストランジスタ
Ｑ４は、バックゲートバイアスが浅くされた状態と等価
となり、このアクセストランジスタＱ４の実効しきい値
電圧が低くなる。したがって、このアクセストランジス
タＱ４のゲート−ソース間電圧Ｖｂｅがアクセストラン
ジスタＱ４の実効しきい値電圧よりも高くなり、アクセ
ストランジスタＱ４が導通する。高抵抗抵抗素子Ｒ２
は、単に記憶ノード／ＳＮのリーク電流を補償する電流
駆動力が要求されるだけであり、その電流駆動力は極め
て小さい。したがってこの記憶ノード／ＳＮに保持され
た正電荷が、アクセストランジスタＱ４を介してベース
電極ノード６４ｂに流出し、記憶ノード／ＳＮに保持さ
れたＨレベルデータは、Ｌレベルデータへ移行し、この
メモリセル１ｂの記憶するデータが破壊される。
格納されている状態を考える。アクセストランジスタＱ
４は、バックゲートとそのソースの電位が異なり、ソー
ス電位が負の電位となると、このアクセストランジスタ
Ｑ４は、バックゲートバイアスが浅くされた状態と等価
となり、このアクセストランジスタＱ４の実効しきい値
電圧が低くなる。したがって、このアクセストランジス
タＱ４のゲート−ソース間電圧Ｖｂｅがアクセストラン
ジスタＱ４の実効しきい値電圧よりも高くなり、アクセ
ストランジスタＱ４が導通する。高抵抗抵抗素子Ｒ２
は、単に記憶ノード／ＳＮのリーク電流を補償する電流
駆動力が要求されるだけであり、その電流駆動力は極め
て小さい。したがってこの記憶ノード／ＳＮに保持され
た正電荷が、アクセストランジスタＱ４を介してベース
電極ノード６４ｂに流出し、記憶ノード／ＳＮに保持さ
れたＨレベルデータは、Ｌレベルデータへ移行し、この
メモリセル１ｂの記憶するデータが破壊される。
【００９４】このビット線のＬレベルプリチャージ時に
おけるメモリセルデータの破壊の問題は、データ読出動
作時においても生じる。データ読出時においても、ビッ
ト線ＢＬおよび／ＢＬの一方が電源電圧ＶＣＣレベルへ
駆動される（他方ビット線はＶｂｅ程度の電圧レベルで
ある）。したがってビット線のＬレベルへのプリチャー
ジ時において、メモリセルのバイポーラトランジスタを
介してこのＨレベルのビット線に接続されるバイポーラ
トランジスタのベース電位が低下し、同様の問題が生じ
る。
おけるメモリセルデータの破壊の問題は、データ読出動
作時においても生じる。データ読出時においても、ビッ
ト線ＢＬおよび／ＢＬの一方が電源電圧ＶＣＣレベルへ
駆動される（他方ビット線はＶｂｅ程度の電圧レベルで
ある）。したがってビット線のＬレベルへのプリチャー
ジ時において、メモリセルのバイポーラトランジスタを
介してこのＨレベルのビット線に接続されるバイポーラ
トランジスタのベース電位が低下し、同様の問題が生じ
る。
【００９５】したがって、このビット線プリチャージ回
路がプリチャージするＬレベル電位は、アクセストラン
ジスタが導通しないような電位レベルに設定する必要が
ある。しかしながら、このＬレベル電位は高くすると、
メモリセルのバイポーラトランジスタＢＰ１およびＢＰ
２が導通し、バイポーラトランジスタＢＰ１およびＢＰ
２のコレクタに電流が流れるため、高くすることができ
ない。したがって、このビット線プリチャージ回路がプ
リチャージするＬレベルの電位には、ある範囲が存在す
る。
路がプリチャージするＬレベル電位は、アクセストラン
ジスタが導通しないような電位レベルに設定する必要が
ある。しかしながら、このＬレベル電位は高くすると、
メモリセルのバイポーラトランジスタＢＰ１およびＢＰ
２が導通し、バイポーラトランジスタＢＰ１およびＢＰ
２のコレクタに電流が流れるため、高くすることができ
ない。したがって、このビット線プリチャージ回路がプ
リチャージするＬレベルの電位には、ある範囲が存在す
る。
【００９６】今、図１１に示すように、ビット線ＢＬお
よび／ＢＬのＬレベルプリチャージ電位をビルトイン電
圧Ｖｂｅ（Ｈ）とする。ビルトイン電圧Ｖｂｅ（Ｈ）
は、ビット線ＢＬおよび／ＢＬが電源電圧Ｖｃｃレベル
に充電されているときのメモリセルのバイポーラトラン
ジスタのエミッタ−ベース間電位差に等しい。したがっ
て、このビルトイン電圧レベルにビット線のＬレベルプ
リチャージ電位を設定した場合、時刻ｔ０においてビッ
ト線のプリチャージを行なった場合、バイポーラトラン
ジスタのエミッタ−ベース間の容量結合は生じても、ベ
ース電極ノード６４ａおよび６４ｂの電位は、ほぼ接地
電位ＧＮＤレベルとなる。したがって、ほぼ非選択ワー
ド線電位レベルと同じとなり、アクセストランジスタＱ
３およびＱ４が導通するのを防止することができ、メモ
リセルデータが破壊されるのを防止することができる。
よび／ＢＬのＬレベルプリチャージ電位をビルトイン電
圧Ｖｂｅ（Ｈ）とする。ビルトイン電圧Ｖｂｅ（Ｈ）
は、ビット線ＢＬおよび／ＢＬが電源電圧Ｖｃｃレベル
に充電されているときのメモリセルのバイポーラトラン
ジスタのエミッタ−ベース間電位差に等しい。したがっ
て、このビルトイン電圧レベルにビット線のＬレベルプ
リチャージ電位を設定した場合、時刻ｔ０においてビッ
ト線のプリチャージを行なった場合、バイポーラトラン
ジスタのエミッタ−ベース間の容量結合は生じても、ベ
ース電極ノード６４ａおよび６４ｂの電位は、ほぼ接地
電位ＧＮＤレベルとなる。したがって、ほぼ非選択ワー
ド線電位レベルと同じとなり、アクセストランジスタＱ
３およびＱ４が導通するのを防止することができ、メモ
リセルデータが破壊されるのを防止することができる。
【００９７】このビット線プリチャージ回路がプリチャ
ージするＬレベルの電位は、メモリセルの高抵抗抵抗素
子Ｒ１およびＲ２から供給される電流の量、ビット線
（エミッタノード）とベース電極ノードの間の容量結合
の程度およびバックゲート電位降下が生じた場合のアク
セストランジスタＱ３およびＱ４のしきい値電圧の関係
でほぼ決定される。メモリセルデータが破壊されるのを
防止するためには、高抵抗抵抗素子から供給される電流
量がアクセストランジスタを介してベース電極ノードに
流出する電流量よりも小さくすることができる電位レベ
ルにこのベース電極ノードの最低到達電位を設定するよ
うな電位レベルにビット線プリチャージ電位を設定す
る。
ージするＬレベルの電位は、メモリセルの高抵抗抵抗素
子Ｒ１およびＲ２から供給される電流の量、ビット線
（エミッタノード）とベース電極ノードの間の容量結合
の程度およびバックゲート電位降下が生じた場合のアク
セストランジスタＱ３およびＱ４のしきい値電圧の関係
でほぼ決定される。メモリセルデータが破壊されるのを
防止するためには、高抵抗抵抗素子から供給される電流
量がアクセストランジスタを介してベース電極ノードに
流出する電流量よりも小さくすることができる電位レベ
ルにこのベース電極ノードの最低到達電位を設定するよ
うな電位レベルにビット線プリチャージ電位を設定す
る。
【００９８】具体的なＬレベルプリチャージ電位レベル
は、上述の条件により異なるが、以下の値に範囲を設定
することができる。図８に示すように、ＰＮＰバイポー
ラトランジスタのエミッタ−ベース間電圧Ｖｂｅの値
は、ＰＮＰバイポーラトランジスタの特性およびビット
線バイアス電流の条件により指数関数的に変化する。実
使用条件下では、このエミッタ−ベース間電圧Ｖｂｅの
値は、０．５Ｖ〜１．０Ｖ程度である。バイポーラトラ
ンジスタが活性状態にあり、ベース−エミッタ間に大き
な電流が流れるときは、エミッタ−ベース間電圧Ｖｂｅ
は大きく、逆にエミッタ−ベース間に小さな電流が流れ
るとき、すなわちベース電流Ｉｂが小さい場合には、こ
のエミッタ−ベース間電圧Ｖｂｅは小さい。
は、上述の条件により異なるが、以下の値に範囲を設定
することができる。図８に示すように、ＰＮＰバイポー
ラトランジスタのエミッタ−ベース間電圧Ｖｂｅの値
は、ＰＮＰバイポーラトランジスタの特性およびビット
線バイアス電流の条件により指数関数的に変化する。実
使用条件下では、このエミッタ−ベース間電圧Ｖｂｅの
値は、０．５Ｖ〜１．０Ｖ程度である。バイポーラトラ
ンジスタが活性状態にあり、ベース−エミッタ間に大き
な電流が流れるときは、エミッタ−ベース間電圧Ｖｂｅ
は大きく、逆にエミッタ−ベース間に小さな電流が流れ
るとき、すなわちベース電流Ｉｂが小さい場合には、こ
のエミッタ−ベース間電圧Ｖｂｅは小さい。
【００９９】ビット線の充電が行なわれ、ビット線電位
が高くなった場合、まずエミッタ−ベース間に大きな電
圧が印加され、バイポーラトランジスタのベース電極ノ
ードに電流が流れ、応じてベース電極ノードの電位が上
昇する。時間の経過とともに、このベース電極ノードの
電位上昇にしたがって、エミッタ−ベース間電位が小さ
くなり、応じてエミッタからベースの流れ込む電流量が
小さくなり、応じてベース−エミッタ間に印加される電
圧は小さい。この電圧、すなわち、ビルトイン電圧で
は、ベース電流Ｉｂは、１００ｐＡ以下流れているだけ
である。この状態において、ビット線電位をＬレベルに
低下させると、エミッタ−ベース間の容量結合により、
ベース電極ノードの電位もこのエミッタ−ベース間電位
差Ｖｂｅ（Ｈ）を保持したまま低下する。アクセストラ
ンジスタＱ３およびＱ４を介してのデータ保持電流の漏
れをなくすためには、ベース電極ノードの電位を接地電
位ＧＮＤ（０Ｖ）のレベルにする。すなわち、ビット線
のＬレベルプリチャージ電位をビルトイン電圧Ｖｂｅ
（Ｈ）の電位とする。すなわち、Ｌレベルプリチャージ
電位Ｖｐｌは、次式を満たす。
が高くなった場合、まずエミッタ−ベース間に大きな電
圧が印加され、バイポーラトランジスタのベース電極ノ
ードに電流が流れ、応じてベース電極ノードの電位が上
昇する。時間の経過とともに、このベース電極ノードの
電位上昇にしたがって、エミッタ−ベース間電位が小さ
くなり、応じてエミッタからベースの流れ込む電流量が
小さくなり、応じてベース−エミッタ間に印加される電
圧は小さい。この電圧、すなわち、ビルトイン電圧で
は、ベース電流Ｉｂは、１００ｐＡ以下流れているだけ
である。この状態において、ビット線電位をＬレベルに
低下させると、エミッタ−ベース間の容量結合により、
ベース電極ノードの電位もこのエミッタ−ベース間電位
差Ｖｂｅ（Ｈ）を保持したまま低下する。アクセストラ
ンジスタＱ３およびＱ４を介してのデータ保持電流の漏
れをなくすためには、ベース電極ノードの電位を接地電
位ＧＮＤ（０Ｖ）のレベルにする。すなわち、ビット線
のＬレベルプリチャージ電位をビルトイン電圧Ｖｂｅ
（Ｈ）の電位とする。すなわち、Ｌレベルプリチャージ
電位Ｖｐｌは、次式を満たす。
【０１００】０＜Ｖｐｌ≦Ｖｂｅ（Ｈ） ビット線ＢＬおよび／ＢＬのＬレベルプリチャージ電位
は、ビルトイン電圧Ｖｂｅ（Ｈ）よりも高くした場合を
考える。今、図１２においては、選択行非選択列のメモ
リセルの電圧印加態様を示す。図１２において、サブワ
ード線ＷＬＵ上の電位がＬレベルであり、サブワード線
ＷＬＬ上の電位がＨレベルの状態を考える。選択メモリ
セルに対し、Ｌレベルのデータの書込が行なわれる。こ
の状態において、さらに、記憶ノードＳＮがＨレベルデ
ータを格納しており、記憶ノード／ＳＮがＬレベルデー
タを格納している状態を考える。非選択ビット線ＢＬお
よび／ＢＬはＬレベルのプリチャージ電位を保持する。
このＬレベルプリチャージ電位がビルトイン電圧Ｖｂｅ
（Ｈ）よりも高い場合には、記憶ノード／ＳＮに接続す
るアクセストランジスタＱ４が導通し、バイポーラトラ
ンジスタＢＰ２のベース電流を記憶ノード／ＳＮへ供給
する。サブワード線ＷＬＵ上の電位はＬレベルであり、
カットトランジスタＱ６はオフ状態にある。したがって
この記憶ノード／ＳＮの電位が上昇し、ドライバトラン
ジスタＱ１が導通し、記憶ノードＳＮの電荷を放電す
る。したがって記憶ノードＳＮの電位が低下し、一方記
憶ノード／ＳＮの電位が上昇し、この記憶ノードＳＮお
よび／ＳＮの記憶データが反転し、メモリセルの記憶デ
ータが破壊される。したがってこのような状態を防止す
るために、ビット線のＬレベルプリチャージ電位は、バ
イポーラトランジスタが導通しない状態に設定する必要
があり、Ｌレベルプリチャージ電位は、ビルトイン電圧
Ｖｂｅ（Ｈ）以下で、接地電位ＧＮＤ（０Ｖ）よりも大
きな所定の電位レベルとなる。
は、ビルトイン電圧Ｖｂｅ（Ｈ）よりも高くした場合を
考える。今、図１２においては、選択行非選択列のメモ
リセルの電圧印加態様を示す。図１２において、サブワ
ード線ＷＬＵ上の電位がＬレベルであり、サブワード線
ＷＬＬ上の電位がＨレベルの状態を考える。選択メモリ
セルに対し、Ｌレベルのデータの書込が行なわれる。こ
の状態において、さらに、記憶ノードＳＮがＨレベルデ
ータを格納しており、記憶ノード／ＳＮがＬレベルデー
タを格納している状態を考える。非選択ビット線ＢＬお
よび／ＢＬはＬレベルのプリチャージ電位を保持する。
このＬレベルプリチャージ電位がビルトイン電圧Ｖｂｅ
（Ｈ）よりも高い場合には、記憶ノード／ＳＮに接続す
るアクセストランジスタＱ４が導通し、バイポーラトラ
ンジスタＢＰ２のベース電流を記憶ノード／ＳＮへ供給
する。サブワード線ＷＬＵ上の電位はＬレベルであり、
カットトランジスタＱ６はオフ状態にある。したがって
この記憶ノード／ＳＮの電位が上昇し、ドライバトラン
ジスタＱ１が導通し、記憶ノードＳＮの電荷を放電す
る。したがって記憶ノードＳＮの電位が低下し、一方記
憶ノード／ＳＮの電位が上昇し、この記憶ノードＳＮお
よび／ＳＮの記憶データが反転し、メモリセルの記憶デ
ータが破壊される。したがってこのような状態を防止す
るために、ビット線のＬレベルプリチャージ電位は、バ
イポーラトランジスタが導通しない状態に設定する必要
があり、Ｌレベルプリチャージ電位は、ビルトイン電圧
Ｖｂｅ（Ｈ）以下で、接地電位ＧＮＤ（０Ｖ）よりも大
きな所定の電位レベルとなる。
【０１０１】これにより、ビット線のＬレベルプリチャ
ージ時においてメモリセルデータの破壊が生じるのを防
止することができ、安定にデータを保持することのでき
る低電源電圧下でも安定にデータを保持して高速で動作
するスタティック型半導体記憶装置を実現することがで
きる。以下に、ビット線プリチャージ回路の具体的構成
について説明する。
ージ時においてメモリセルデータの破壊が生じるのを防
止することができ、安定にデータを保持することのでき
る低電源電圧下でも安定にデータを保持して高速で動作
するスタティック型半導体記憶装置を実現することがで
きる。以下に、ビット線プリチャージ回路の具体的構成
について説明する。
【０１０２】［ビット線プリチャージ回路の実施の形態
１］図１３は、この発明に従うビット線プリチャージ回
路の実施の形態１の構成を示す図である。図１３におい
て、ビット線プリチャージ回路３０は、ビット線ＢＬと
共通ノードＮＸの間に接続され、かつそのゲートにビッ
ト線プリチャージ指示信号ＰＥＬを受けるｎチャネルＭ
ＯＳトランジスタ８１ａと、ビット線／ＢＬと共通ノー
ドＮＸの間に接続されかつそのゲートにビット線プリチ
ャージ指示信号ＰＥＬを受けるｎチャネルＭＯＳトラン
ジスタ８１ｂと、共通ノードＮＸと接地ノード３の間に
接続されかつそのゲートが共通ノードＮＸに接続される
ｎチャネルＭＯＳトランジスタ８１ｃを含む。ｎチャネ
ルＭＯＳトランジスタ８１ｃは、そのゲートおよびドレ
インが相互接続されており、ダイオードモードで動作
し、導通時そのしきい値電圧Ｖｔｈの電圧降下を生じさ
せる。したがって共通ノードＮＸの電位は、Ｖｔｈ＋Ｇ
ＮＤ＝Ｖｔｈとなる。
１］図１３は、この発明に従うビット線プリチャージ回
路の実施の形態１の構成を示す図である。図１３におい
て、ビット線プリチャージ回路３０は、ビット線ＢＬと
共通ノードＮＸの間に接続され、かつそのゲートにビッ
ト線プリチャージ指示信号ＰＥＬを受けるｎチャネルＭ
ＯＳトランジスタ８１ａと、ビット線／ＢＬと共通ノー
ドＮＸの間に接続されかつそのゲートにビット線プリチ
ャージ指示信号ＰＥＬを受けるｎチャネルＭＯＳトラン
ジスタ８１ｂと、共通ノードＮＸと接地ノード３の間に
接続されかつそのゲートが共通ノードＮＸに接続される
ｎチャネルＭＯＳトランジスタ８１ｃを含む。ｎチャネ
ルＭＯＳトランジスタ８１ｃは、そのゲートおよびドレ
インが相互接続されており、ダイオードモードで動作
し、導通時そのしきい値電圧Ｖｔｈの電圧降下を生じさ
せる。したがって共通ノードＮＸの電位は、Ｖｔｈ＋Ｇ
ＮＤ＝Ｖｔｈとなる。
【０１０３】ｎチャネルＭＯＳトランジスタ８１ａおよ
び８１ｂは、スイッチングトランジスタとして動作し、
ビット線プリチャージ指示信号ＰＥＬがＨレベルのとき
オン状態となり、この共通ノードＮＸをビット線ＢＬお
よび／ＢＬにそれぞれ接続する。したがって、ビット線
ＢＬおよび／ＢＬは、ｎチャネルＭＯＳトランジスタ８
１ｃの有するしきい値電圧Ｖｔｈレベルの電位にプリチ
ャージされる。ここで、ｎチャネルＭＯＳトランジスタ
８１ｃのしきい値電圧Ｖｔｈを次式を満足するように設
定する。
び８１ｂは、スイッチングトランジスタとして動作し、
ビット線プリチャージ指示信号ＰＥＬがＨレベルのとき
オン状態となり、この共通ノードＮＸをビット線ＢＬお
よび／ＢＬにそれぞれ接続する。したがって、ビット線
ＢＬおよび／ＢＬは、ｎチャネルＭＯＳトランジスタ８
１ｃの有するしきい値電圧Ｖｔｈレベルの電位にプリチ
ャージされる。ここで、ｎチャネルＭＯＳトランジスタ
８１ｃのしきい値電圧Ｖｔｈを次式を満足するように設
定する。
【０１０４】ＧＮＤ（０Ｖ）＜Ｖｔｈ＜Ｖｂｅ（Ｈ） ただし、Ｖｂｅ（Ｈ）は、メモリセルのバイポーラトラ
ンジスタのエミッタ−ベース間接合のビルトイン電圧を
示す。この図１３に示すビット線プリチャージ回路３０
が各ビット線対に対して設けられる。したがって各ビッ
ト線のＬレベルは、ビルトイン電圧と接地電圧の間の電
位レベルとなり、ビット線のＬレベルプリチャージ時に
おけるメモリセルデータの破壊を防止することができ
る。なお、このｎチャネルＭＯＳトランジスタ８１ｃの
しきい値電圧は、チャネル領域へのイオン注入により容
易に調整することができる。
ンジスタのエミッタ−ベース間接合のビルトイン電圧を
示す。この図１３に示すビット線プリチャージ回路３０
が各ビット線対に対して設けられる。したがって各ビッ
ト線のＬレベルは、ビルトイン電圧と接地電圧の間の電
位レベルとなり、ビット線のＬレベルプリチャージ時に
おけるメモリセルデータの破壊を防止することができ
る。なお、このｎチャネルＭＯＳトランジスタ８１ｃの
しきい値電圧は、チャネル領域へのイオン注入により容
易に調整することができる。
【０１０５】このビット線プリチャージ回路においてＬ
レベル設定のために、ダイオード接続されたｎチャネル
ＭＯＳトランジスタを用いることにより、容易に必要と
されるＬレベルプリチャージ電圧を生成することがで
き、また１個のＭＯＳトランジスタにより、必要とされ
るプリチャージ電位を生成することができ、小占有面積
でビット線プリチャージ電位のＬレベルの接地電圧から
のレベルシフトを実現することができる。
レベル設定のために、ダイオード接続されたｎチャネル
ＭＯＳトランジスタを用いることにより、容易に必要と
されるＬレベルプリチャージ電圧を生成することがで
き、また１個のＭＯＳトランジスタにより、必要とされ
るプリチャージ電位を生成することができ、小占有面積
でビット線プリチャージ電位のＬレベルの接地電圧から
のレベルシフトを実現することができる。
【０１０６】［ビット線プリチャージ回路の実施の形態
２］図１４は、この発明に従うビット線プリチャージ回
路の実施の形態２の構成を示す図である。図１４におい
て、ビット線対ＢＬ１，／ＢＬ１〜ＢＬｎ，／ＢＬｎに
対し、ビット線プリチャージ指示信号ＰＥＬの活性化時
活性化され、対応のビット線対ＢＬ１，／ＢＬ１〜ＢＬ
ｎ，／ＢＬｎをＬレベルにプリチャージするＬレベルプ
リチャージ回路３０ａが設けられる。これらのビット線
対ＢＬ１，／ＢＬ１〜ＢＬｎ，／ＢＬｎとワード線ＷＬ
の交差部に、メモリセル１が配置されるが、このメモリ
セル１は、先の図１に示すメモリセルの構成を備える。
２］図１４は、この発明に従うビット線プリチャージ回
路の実施の形態２の構成を示す図である。図１４におい
て、ビット線対ＢＬ１，／ＢＬ１〜ＢＬｎ，／ＢＬｎに
対し、ビット線プリチャージ指示信号ＰＥＬの活性化時
活性化され、対応のビット線対ＢＬ１，／ＢＬ１〜ＢＬ
ｎ，／ＢＬｎをＬレベルにプリチャージするＬレベルプ
リチャージ回路３０ａが設けられる。これらのビット線
対ＢＬ１，／ＢＬ１〜ＢＬｎ，／ＢＬｎとワード線ＷＬ
の交差部に、メモリセル１が配置されるが、このメモリ
セル１は、先の図１に示すメモリセルの構成を備える。
【０１０７】各ビット線対に対して設けられたＬレベル
プリチャージ回路３０ａは、ビット線プリチャージ指示
信号ＰＥＬの活性化時、Ｌレベルプリチャージ電位伝達
線８２ｃ上に伝達されるＬレベル電位を対応のビット線
対の各ビット線に伝達する。このＬレベルプリチャージ
電位伝達線８２ｃへは、Ｌレベルプリチャージ電位発生
回路３０ｂからのＬレベルプリチャージ電位が伝達され
る。
プリチャージ回路３０ａは、ビット線プリチャージ指示
信号ＰＥＬの活性化時、Ｌレベルプリチャージ電位伝達
線８２ｃ上に伝達されるＬレベル電位を対応のビット線
対の各ビット線に伝達する。このＬレベルプリチャージ
電位伝達線８２ｃへは、Ｌレベルプリチャージ電位発生
回路３０ｂからのＬレベルプリチャージ電位が伝達され
る。
【０１０８】Ｌレベルプリチャージ回路３０ａは、各ビ
ット線対に対し同じ構成を備え、図１４においては、ビ
ット線対ＢＬ１および／ＢＬ１に対して設けられたＬレ
ベルプリチャージ回路３０ａの構成を具体的に示す。Ｌ
レベルプリチャージ回路３０ａは、ビット線プリチャー
ジ指示信号ＰＥＬの活性化時導通（オン）し、ビット線
ＢＬ１とＬレベルプリチャージ電位伝達線８２ｃを電気
的に接続するｎチャネルＭＯＳトランジスタ８２ａと、
ビット線プリチャージ指示信号ＰＥＬの活性化時導通
（オン）し、ビット線／ＢＬ１とＬレベルプリチャージ
電位伝達線８２ｃとを電気的に接続するｎチャネルＭＯ
Ｓトランジスタ８２ｂを備える。これらのＭＯＳトラン
ジスタ８２ａおよび８２ｂは、スイッチングトランジス
タとして動作し、導通時このＬレベルプリチャージ電位
伝達線８２ｃ上のプリチャージ電位を対応のビット線上
に伝達する。
ット線対に対し同じ構成を備え、図１４においては、ビ
ット線対ＢＬ１および／ＢＬ１に対して設けられたＬレ
ベルプリチャージ回路３０ａの構成を具体的に示す。Ｌ
レベルプリチャージ回路３０ａは、ビット線プリチャー
ジ指示信号ＰＥＬの活性化時導通（オン）し、ビット線
ＢＬ１とＬレベルプリチャージ電位伝達線８２ｃを電気
的に接続するｎチャネルＭＯＳトランジスタ８２ａと、
ビット線プリチャージ指示信号ＰＥＬの活性化時導通
（オン）し、ビット線／ＢＬ１とＬレベルプリチャージ
電位伝達線８２ｃとを電気的に接続するｎチャネルＭＯ
Ｓトランジスタ８２ｂを備える。これらのＭＯＳトラン
ジスタ８２ａおよび８２ｂは、スイッチングトランジス
タとして動作し、導通時このＬレベルプリチャージ電位
伝達線８２ｃ上のプリチャージ電位を対応のビット線上
に伝達する。
【０１０９】Ｌレベルプリチャージ電位発生回路３０ｂ
は、Ｌレベルプリチャージ電位伝達線８２ｃと接地ノー
ド３の間に接続されかつそのゲートがＬレベルプリチャ
ージ電位伝達線８２ｃに接続されるｎチャネルＭＯＳト
ランジスタ８２ｄを含む。このＭＯＳトランジスタ８２
ｄは、ダイオードモードで動作し、導通時、そのしきい
値電圧Ｖｔｈの電圧降下を生じさせる。したがって、こ
のＬレベルプリチャージ電位伝達線８２ｃ上の電位は、
接地ノード３上の接地電圧ＧＮＤよりもしきい値電圧Ｖ
ｔｈだけ高い電位レベルとなる。このＬレベルプリチャ
ージ回路３０ａとＬレベルプリチャージ電位発生回路３
０ｂにより、ビット線プリチャージ回路が形成される。
この図１４に示す構成においては、Ｌレベルプリチャー
ジ電位発生回路３０ｂが各ビット線対に共通に設けられ
る。したがって、ビット線プリチャージ回路の占有面積
を低減することができる。ビット線プリチャージ電位発
生回路３０ｂに含まれるＭＯＳトランジスタ８２ｄのし
きい値電圧Ｖｔｈも、次式の関係を満足する。
は、Ｌレベルプリチャージ電位伝達線８２ｃと接地ノー
ド３の間に接続されかつそのゲートがＬレベルプリチャ
ージ電位伝達線８２ｃに接続されるｎチャネルＭＯＳト
ランジスタ８２ｄを含む。このＭＯＳトランジスタ８２
ｄは、ダイオードモードで動作し、導通時、そのしきい
値電圧Ｖｔｈの電圧降下を生じさせる。したがって、こ
のＬレベルプリチャージ電位伝達線８２ｃ上の電位は、
接地ノード３上の接地電圧ＧＮＤよりもしきい値電圧Ｖ
ｔｈだけ高い電位レベルとなる。このＬレベルプリチャ
ージ回路３０ａとＬレベルプリチャージ電位発生回路３
０ｂにより、ビット線プリチャージ回路が形成される。
この図１４に示す構成においては、Ｌレベルプリチャー
ジ電位発生回路３０ｂが各ビット線対に共通に設けられ
る。したがって、ビット線プリチャージ回路の占有面積
を低減することができる。ビット線プリチャージ電位発
生回路３０ｂに含まれるＭＯＳトランジスタ８２ｄのし
きい値電圧Ｖｔｈも、次式の関係を満足する。
【０１１０】ＧＮＤ（０Ｖ）＜Ｖｔｈ＜Ｖｂｅ（Ｈ） ［ビット線プリチャージ回路の実施の形態３］図１５
は、この発明のビット線プリチャージ回路の実施の形態
３の構成を示す図である。図１５において、ビット線対
ＢＬ１，／ＢＬ１〜ＢＬｎ，／ＢＬｎそれぞれに対しビ
ット線プリチャージ回路３０が設けられる。ワード線Ｗ
Ｌ（サブワード線対）とビット線対ＢＬ１，／ＢＬ１〜
ＢＬｎ，／ＢＬｎの交差部に対応してメモリセル１が配
置される。なお、以下のビット線プリチャージ回路の説
明においても、各ビット線対とワード線（サブワード線
対）の交差部に対応してメモリセル１が配置されるが、
その説明は省略する。
は、この発明のビット線プリチャージ回路の実施の形態
３の構成を示す図である。図１５において、ビット線対
ＢＬ１，／ＢＬ１〜ＢＬｎ，／ＢＬｎそれぞれに対しビ
ット線プリチャージ回路３０が設けられる。ワード線Ｗ
Ｌ（サブワード線対）とビット線対ＢＬ１，／ＢＬ１〜
ＢＬｎ，／ＢＬｎの交差部に対応してメモリセル１が配
置される。なお、以下のビット線プリチャージ回路の説
明においても、各ビット線対とワード線（サブワード線
対）の交差部に対応してメモリセル１が配置されるが、
その説明は省略する。
【０１１１】ビット線対ＢＬ１，／ＢＬ１〜ＢＬｎ，／
ＢＬｎそれぞれに対してビット線プリチャージ回路３０
は、同じ構成を備え、図１５において、ビット線対ＢＬ
１，／ＢＬ１に対して設けられたビット線プリチャージ
回路の構成を示す。ビット線プリチャージ回路３０は、
対応のビット線ＢＬ（ＢＬ１〜ＢＬｎ）と接地ノード３
の間に接続されかつそのゲートにビット線プリチャージ
指示信号ＺＰＥＬを受けるｐチャネルＭＯＳトランジス
タ８３ａと、対応のビット線／ＢＬ（／ＢＬ１〜／ＢＬ
ｎ）と接地ノード３の間に接続され、かつそのゲートに
ビット線プリチャージ指示信号ＺＰＥＬを受けるｐチャ
ネルＭＯＳトランジスタ８３ｂを含む。ｐチャネルＭＯ
Ｓトランジスタ８３ａおよび８３ｂは、そのバックゲー
ト（基板領域）がソースノード（ビット線に接続される
ノード）に接続される。ビット線プリチャージ指示信号
ＺＰＥＬは、活性化時接地電圧ＧＮＤレベルに駆動され
る。したがって、これらのｐチャネルＭＯＳトランジス
タ８３ａおよび８３ｂは、対応のビット線ＢＬ，／ＢＬ
のＬレベルへのプリチャージ時、ゲート−ソース間電圧
がそのしきい値電圧Ｖｔｈｐとなると非導通状態とな
る。したがって、ビット線ＢＬ１，／ＢＬ１〜ＢＬｎ，
／ＢＬｎは、接地電圧ＧＮＤよりもｐチャネルＭＯＳト
ランジスタ８３ａおよび８３ｂのしきい値電圧の絶対値
｜Ｖｔｈｐ｜だけ高い電圧レベルにプリチャージされ
る。
ＢＬｎそれぞれに対してビット線プリチャージ回路３０
は、同じ構成を備え、図１５において、ビット線対ＢＬ
１，／ＢＬ１に対して設けられたビット線プリチャージ
回路の構成を示す。ビット線プリチャージ回路３０は、
対応のビット線ＢＬ（ＢＬ１〜ＢＬｎ）と接地ノード３
の間に接続されかつそのゲートにビット線プリチャージ
指示信号ＺＰＥＬを受けるｐチャネルＭＯＳトランジス
タ８３ａと、対応のビット線／ＢＬ（／ＢＬ１〜／ＢＬ
ｎ）と接地ノード３の間に接続され、かつそのゲートに
ビット線プリチャージ指示信号ＺＰＥＬを受けるｐチャ
ネルＭＯＳトランジスタ８３ｂを含む。ｐチャネルＭＯ
Ｓトランジスタ８３ａおよび８３ｂは、そのバックゲー
ト（基板領域）がソースノード（ビット線に接続される
ノード）に接続される。ビット線プリチャージ指示信号
ＺＰＥＬは、活性化時接地電圧ＧＮＤレベルに駆動され
る。したがって、これらのｐチャネルＭＯＳトランジス
タ８３ａおよび８３ｂは、対応のビット線ＢＬ，／ＢＬ
のＬレベルへのプリチャージ時、ゲート−ソース間電圧
がそのしきい値電圧Ｖｔｈｐとなると非導通状態とな
る。したがって、ビット線ＢＬ１，／ＢＬ１〜ＢＬｎ，
／ＢＬｎは、接地電圧ＧＮＤよりもｐチャネルＭＯＳト
ランジスタ８３ａおよび８３ｂのしきい値電圧の絶対値
｜Ｖｔｈｐ｜だけ高い電圧レベルにプリチャージされ
る。
【０１１２】ここで、ｐチャネルＭＯＳトランジスタ８
３ａおよび８３ｂのバックゲートをソースノードに接続
しているのは、バックゲート効果が生じるのを防止する
ためである。すなわち、たとえばｐチャネルＭＯＳトラ
ンジスタ８３ａおよび８３ｂのバックゲートを電源電圧
Ｖｃｃレベルにバイアスした状態を考える。ビット線の
Ｌレベル放電時、ｐチャネルＭＯＳトランジスタ８３ａ
および８３ｂのソース電位とバックゲート電位が異な
り、バックゲート効果が生じ、バックゲートバイアスが
深くなり、このｐチャネルＭＯＳトランジスタ８３ａお
よび８３ｂのしきい値電圧の絶対値｜Ｖｔｈｐ｜が大き
くなる。このバックゲート効果は、電源電圧ＶＣＣの電
圧レベルが高くなるとより強くなる。
３ａおよび８３ｂのバックゲートをソースノードに接続
しているのは、バックゲート効果が生じるのを防止する
ためである。すなわち、たとえばｐチャネルＭＯＳトラ
ンジスタ８３ａおよび８３ｂのバックゲートを電源電圧
Ｖｃｃレベルにバイアスした状態を考える。ビット線の
Ｌレベル放電時、ｐチャネルＭＯＳトランジスタ８３ａ
および８３ｂのソース電位とバックゲート電位が異な
り、バックゲート効果が生じ、バックゲートバイアスが
深くなり、このｐチャネルＭＯＳトランジスタ８３ａお
よび８３ｂのしきい値電圧の絶対値｜Ｖｔｈｐ｜が大き
くなる。このバックゲート効果は、電源電圧ＶＣＣの電
圧レベルが高くなるとより強くなる。
【０１１３】一方、メモリセル１に含まれるバイポーラ
トランジスタのビルトイン電圧は、電源電圧Ｖｃｃの電
圧レベルに依存しないほぼ一定の電圧である。したがっ
て、このＭＯＳトランジスタ８３ａおよび８３ｂのしき
い値電圧が動作電源電圧に従って変化した場合、メモリ
セル１のバイポーラトランジスタのビルトイン電圧より
もＬレベルプリチャージ電位が高くなり、メモリセル１
のバイポーラトランジスタに電流が流れる。このＬレベ
ルプリチャージ電位の電源電圧依存性をなくすために、
ビット線プリチャージ回路３０において、ｐチャネルＭ
ＯＳトランジスタ８３ａおよび８３ｂのバックゲートと
ソースを相互接続し、バックゲート効果が生じるのを防
止する。これにより、ＭＯＳトランジスタ８３ａおよび
８３ｂのしきい値電圧は、電源電圧に依存しない一定の
電圧レベルに設定することができる。
トランジスタのビルトイン電圧は、電源電圧Ｖｃｃの電
圧レベルに依存しないほぼ一定の電圧である。したがっ
て、このＭＯＳトランジスタ８３ａおよび８３ｂのしき
い値電圧が動作電源電圧に従って変化した場合、メモリ
セル１のバイポーラトランジスタのビルトイン電圧より
もＬレベルプリチャージ電位が高くなり、メモリセル１
のバイポーラトランジスタに電流が流れる。このＬレベ
ルプリチャージ電位の電源電圧依存性をなくすために、
ビット線プリチャージ回路３０において、ｐチャネルＭ
ＯＳトランジスタ８３ａおよび８３ｂのバックゲートと
ソースを相互接続し、バックゲート効果が生じるのを防
止する。これにより、ＭＯＳトランジスタ８３ａおよび
８３ｂのしきい値電圧は、電源電圧に依存しない一定の
電圧レベルに設定することができる。
【０１１４】この図１５に示す構成においても、ＭＯＳ
トランジスタ８３ａおよび８３ｂのしきい値電圧をＶｔ
ｈｐとすると、このしきい値電圧は次式を満足する。
トランジスタ８３ａおよび８３ｂのしきい値電圧をＶｔ
ｈｐとすると、このしきい値電圧は次式を満足する。
【０１１５】 ＧＮＤ（０Ｖ）＜｜Ｖｔｈｐ｜＜Ｖｂｅ（Ｈ） この図１５に示す構成のように、バックゲートとソース
の相互接続されたｐチャネルＭＯＳトランジスタを用い
てＬレベルプリチャージ電位を生成するように構成して
も安定に必要とされるプリチャージ電位を生成すること
ができる。
の相互接続されたｐチャネルＭＯＳトランジスタを用い
てＬレベルプリチャージ電位を生成するように構成して
も安定に必要とされるプリチャージ電位を生成すること
ができる。
【０１１６】［ビット線プリチャージ回路の実施の形態
４］図１６は、この発明のビット線プリチャージ回路の
実施の形態４の構成を示す図である。この図１６に示す
ビット線プリチャージ回路の構成は、図４に示すビット
線プリチャージ回路の構成と以下の点において異なって
いる。すなわち、Ｌレベルプリチャージ電位発生回路３
０ｂが、そのゲートおよびドレインが接地ノード３に接
続されかつバックゲートおよびソースがＬレベルプリチ
ャージ電位伝達線８２ｃに接続されるｐチャネルＭＯＳ
トランジスタ８４を備える。このｐチャネルＭＯＳトラ
ンジスタ８４をＬレベルプリチャージ電位発生手段とし
て用いても、Ｌレベルプリチャージ電位伝達線８２ｃ上
の電位は、｜Ｖｔｈｐ｜となる。ここで、Ｖｔｈｐは、
ｐチャネルＭＯＳトランジスタ８４のしきい値電圧を示
す。したがって、この図１６に示す構成においても、ビ
ット線ＢＬ１，／ＢＬ１〜ＢＬｎ，／ＢＬｎは、スタン
バイ時｜Ｖｔｈｐ｜の電圧レベルにプリチャージされ
る。ここで、このＭＯＳトランジスタ８４のしきい値電
圧Ｖｔｈｐは、次式の関係を満足する。
４］図１６は、この発明のビット線プリチャージ回路の
実施の形態４の構成を示す図である。この図１６に示す
ビット線プリチャージ回路の構成は、図４に示すビット
線プリチャージ回路の構成と以下の点において異なって
いる。すなわち、Ｌレベルプリチャージ電位発生回路３
０ｂが、そのゲートおよびドレインが接地ノード３に接
続されかつバックゲートおよびソースがＬレベルプリチ
ャージ電位伝達線８２ｃに接続されるｐチャネルＭＯＳ
トランジスタ８４を備える。このｐチャネルＭＯＳトラ
ンジスタ８４をＬレベルプリチャージ電位発生手段とし
て用いても、Ｌレベルプリチャージ電位伝達線８２ｃ上
の電位は、｜Ｖｔｈｐ｜となる。ここで、Ｖｔｈｐは、
ｐチャネルＭＯＳトランジスタ８４のしきい値電圧を示
す。したがって、この図１６に示す構成においても、ビ
ット線ＢＬ１，／ＢＬ１〜ＢＬｎ，／ＢＬｎは、スタン
バイ時｜Ｖｔｈｐ｜の電圧レベルにプリチャージされ
る。ここで、このＭＯＳトランジスタ８４のしきい値電
圧Ｖｔｈｐは、次式の関係を満足する。
【０１１７】 ＧＮＤ（０Ｖ）＜｜Ｖｔｈｐ｜＜Ｖｂｅ（Ｈ） このｐチャネルＭＯＳトランジスタを用いても、そのバ
ックゲートとソースとを接続することにより、バックゲ
ート効果が生じるのを防止することができ、安定に所望
の電圧レベルのＬレベルビット線プリチャージ電位を生
成することができる。
ックゲートとソースとを接続することにより、バックゲ
ート効果が生じるのを防止することができ、安定に所望
の電圧レベルのＬレベルビット線プリチャージ電位を生
成することができる。
【０１１８】［ビット線プリチャージ回路の実施の形態
５］図１７は、この発明のビット線プリチャージ回路の
実施の形態５の構成を示す図である。図１７において
は、ビット線対ＢＬ１，／ＢＬ１〜ＢＬｎ，／ＢＬｎそ
れぞれにビット線プリチャージ回路３０が設けられる。
図１７において、ビット線対ＢＬ１，／ＢＬ１に対して
設けられたビット線プリチャージ回路３０の構成を具体
的に示す。ビット線プリチャージ回路３０は、ビット線
ＢＬ（ＢＬ１〜ＢＬｎ）に接続されるエミッタと接地ノ
ード３に接続されるコレクタとを有しかつベース電極ノ
ードにビット線プリチャージ指示信号ＺＰＥＬを受ける
ｐｎｐバイポーラトランジスタ８５ａと、エミッタがビ
ット線／ＢＬ（／ＢＬ１〜／ＢＬｎ）に接続され、コレ
クタが接地ノード３に接続され、かつベース電極ノード
にビット線プリチャージ指示信号ＺＰＥＬを受けるｐｎ
ｐバイポーラトランジスタ８５ｂを含む。このバイポー
ラトランジスタ８５ａおよび８５ｂは、メモリセル１に
含まれるｐｎｐバイポーラトランジスタＢＰ１およびＢ
Ｐ２と同じ電気的特性を備える。すなわち、同じビルト
イン電圧を有する。ここで、図１７において、メモリセ
ル１の記憶部ＳＵは、アクセストランジスタ、ドライバ
トランジスタ、カットオフトランジスタおよび高抵抗抵
抗素子を含む。
５］図１７は、この発明のビット線プリチャージ回路の
実施の形態５の構成を示す図である。図１７において
は、ビット線対ＢＬ１，／ＢＬ１〜ＢＬｎ，／ＢＬｎそ
れぞれにビット線プリチャージ回路３０が設けられる。
図１７において、ビット線対ＢＬ１，／ＢＬ１に対して
設けられたビット線プリチャージ回路３０の構成を具体
的に示す。ビット線プリチャージ回路３０は、ビット線
ＢＬ（ＢＬ１〜ＢＬｎ）に接続されるエミッタと接地ノ
ード３に接続されるコレクタとを有しかつベース電極ノ
ードにビット線プリチャージ指示信号ＺＰＥＬを受ける
ｐｎｐバイポーラトランジスタ８５ａと、エミッタがビ
ット線／ＢＬ（／ＢＬ１〜／ＢＬｎ）に接続され、コレ
クタが接地ノード３に接続され、かつベース電極ノード
にビット線プリチャージ指示信号ＺＰＥＬを受けるｐｎ
ｐバイポーラトランジスタ８５ｂを含む。このバイポー
ラトランジスタ８５ａおよび８５ｂは、メモリセル１に
含まれるｐｎｐバイポーラトランジスタＢＰ１およびＢ
Ｐ２と同じ電気的特性を備える。すなわち、同じビルト
イン電圧を有する。ここで、図１７において、メモリセ
ル１の記憶部ＳＵは、アクセストランジスタ、ドライバ
トランジスタ、カットオフトランジスタおよび高抵抗抵
抗素子を含む。
【０１１９】ビット線プリチャージ指示信号ＺＰＥＬが
活性状態のＬレベルへ駆動されると、ビット線プリチャ
ージ回路３０においてバイポーラトランジスタ８５ａお
よび８５ｂが導通し、ビット線ＢＬ１，／ＢＬ１〜ＢＬ
ｎ，／ＢＬｎがＬレベルへ放電される。このビット線Ｂ
Ｌ１，／ＢＬ１〜ＢＬｎ，／ＢＬｎの電位が、バイポー
ラトランジスタ８５ａおよび８５ｂのビルトイン電圧レ
ベルとなると、これらのビット線プリチャージ回路３０
における放電電流は極めて小さくなり、ビット線ＢＬ
１，／ＢＬ１〜ＢＬｎ，／ＢＬｎの放電がほぼ停止し、
ビット線ＢＬ１，／ＢＬ１〜ＢＬｎ，／ＢＬｎは、この
バイポーラトランジスタ８５ａおよび８５ｂのビルトイ
ン電圧レベルに保持される。これらのバイポーラトラン
ジスタ８５ａおよび８５ｂは、メモリセル１に含まれる
バイポーラトランジスタＢＰ１およびＢＰ２と同じ電気
的特性を備え、同じビルトイン電圧を備える。したがっ
て、ビット線ＢＬ１，／ＢＬ１〜ＢＬｎ，／ＢＬｎは、
ビルトイン電圧Ｖｂｅ（Ｈ）の電圧レベルにプリチャー
ジされる。
活性状態のＬレベルへ駆動されると、ビット線プリチャ
ージ回路３０においてバイポーラトランジスタ８５ａお
よび８５ｂが導通し、ビット線ＢＬ１，／ＢＬ１〜ＢＬ
ｎ，／ＢＬｎがＬレベルへ放電される。このビット線Ｂ
Ｌ１，／ＢＬ１〜ＢＬｎ，／ＢＬｎの電位が、バイポー
ラトランジスタ８５ａおよび８５ｂのビルトイン電圧レ
ベルとなると、これらのビット線プリチャージ回路３０
における放電電流は極めて小さくなり、ビット線ＢＬ
１，／ＢＬ１〜ＢＬｎ，／ＢＬｎの放電がほぼ停止し、
ビット線ＢＬ１，／ＢＬ１〜ＢＬｎ，／ＢＬｎは、この
バイポーラトランジスタ８５ａおよび８５ｂのビルトイ
ン電圧レベルに保持される。これらのバイポーラトラン
ジスタ８５ａおよび８５ｂは、メモリセル１に含まれる
バイポーラトランジスタＢＰ１およびＢＰ２と同じ電気
的特性を備え、同じビルトイン電圧を備える。したがっ
て、ビット線ＢＬ１，／ＢＬ１〜ＢＬｎ，／ＢＬｎは、
ビルトイン電圧Ｖｂｅ（Ｈ）の電圧レベルにプリチャー
ジされる。
【０１２０】ビット線プリチャージ回路３０において、
メモリセル１に含まれるバイポーラトランジスタと同じ
電気的に特性のバイポーラトランジスタを用いることに
より、製造工程を増加させることなく、必要なＬレベル
プリチャージ電位を発生する回路を生成することがで
き、また正確にメモリセル１のバイポーラトランジスタ
のビルトイン電圧レベルにプリチャージ電位を設定する
ことができ、メモリセルのデータの破壊を防止すること
ができる。
メモリセル１に含まれるバイポーラトランジスタと同じ
電気的に特性のバイポーラトランジスタを用いることに
より、製造工程を増加させることなく、必要なＬレベル
プリチャージ電位を発生する回路を生成することがで
き、また正確にメモリセル１のバイポーラトランジスタ
のビルトイン電圧レベルにプリチャージ電位を設定する
ことができ、メモリセルのデータの破壊を防止すること
ができる。
【０１２１】［ビット線プリチャージ回路の実施の形態
６］図１８は、この発明に従うビット線プリチャージ回
路の実施の形態６の構成を示す図である。この図１８に
示すビット線プリチャージ回路の構成は、図１６に示す
構成と以下の点において異なっている。まず、Ｌレベル
プリチャージ電位を発生する回路３０ｂが、ｐｎｐバイ
ポーラトランジスタ８６で構成される。このｐｎｐバイ
ポーラトランジスタ８６は、エミッタがＬレベルプリチ
ャージ電位伝達線８２ｃに接続され、そのベース電極ノ
ードおよびコレクタが接地ノード３に接続される。ｐｎ
ｐバイポーラトランジスタ８６は、メモリセル１に含ま
れるバイポーラトランジスタＢＰ１およびＢＰ２と電気
的特性が同じであり、そのビルトイン電圧は同じ値を有
する。ただ、このＬレベルプリチャージ電位発生回路３
０ｂはビット線対ＢＬ１，／ＢＬ１〜ＢＬｎ，／ＢＬｎ
の電流を放電する必要があり、そのバイポーラトランジ
スタ８６の電流駆動力は、メモリセル１のバイポーラト
ランジスタＢＰ１およびＢＰ２よりも十分大きく設定さ
れる。
６］図１８は、この発明に従うビット線プリチャージ回
路の実施の形態６の構成を示す図である。この図１８に
示すビット線プリチャージ回路の構成は、図１６に示す
構成と以下の点において異なっている。まず、Ｌレベル
プリチャージ電位を発生する回路３０ｂが、ｐｎｐバイ
ポーラトランジスタ８６で構成される。このｐｎｐバイ
ポーラトランジスタ８６は、エミッタがＬレベルプリチ
ャージ電位伝達線８２ｃに接続され、そのベース電極ノ
ードおよびコレクタが接地ノード３に接続される。ｐｎ
ｐバイポーラトランジスタ８６は、メモリセル１に含ま
れるバイポーラトランジスタＢＰ１およびＢＰ２と電気
的特性が同じであり、そのビルトイン電圧は同じ値を有
する。ただ、このＬレベルプリチャージ電位発生回路３
０ｂはビット線対ＢＬ１，／ＢＬ１〜ＢＬｎ，／ＢＬｎ
の電流を放電する必要があり、そのバイポーラトランジ
スタ８６の電流駆動力は、メモリセル１のバイポーラト
ランジスタＢＰ１およびＢＰ２よりも十分大きく設定さ
れる。
【０１２２】このＬレベルプリチャージ電位伝達線８２
ｃは、バイポーラトランジスタ８６に、このバイポーラ
トランジスタ８６のビルトイン電圧Ｖｂｅレベルに保持
される。したがって、ビット線プリチャージ指示信号Ｐ
ＥＬが活性状態とされると、ビット線ＢＬ１，／ＢＬ１
〜ＢＬｎ，／ＢＬｎは、Ｌレベルプリチャージ回路３０
ａを介してこのバイポーラトランジスタ８６のビルトイ
ン電圧レベルにプリチャージされる。このバイポーラト
ランジスタ８６のビルトイン電圧が、メモリセル１のバ
イポーラトランジスタＢＰ１およびＢＰ２のそれと同じ
大きさであり、したがって、ビット線ＢＬ１，／ＢＬ１
〜ＢＬｎ，／ＢＬｎは、電位Ｖｂｅ（Ｈ）レベルにプリ
チャージされる。
ｃは、バイポーラトランジスタ８６に、このバイポーラ
トランジスタ８６のビルトイン電圧Ｖｂｅレベルに保持
される。したがって、ビット線プリチャージ指示信号Ｐ
ＥＬが活性状態とされると、ビット線ＢＬ１，／ＢＬ１
〜ＢＬｎ，／ＢＬｎは、Ｌレベルプリチャージ回路３０
ａを介してこのバイポーラトランジスタ８６のビルトイ
ン電圧レベルにプリチャージされる。このバイポーラト
ランジスタ８６のビルトイン電圧が、メモリセル１のバ
イポーラトランジスタＢＰ１およびＢＰ２のそれと同じ
大きさであり、したがって、ビット線ＢＬ１，／ＢＬ１
〜ＢＬｎ，／ＢＬｎは、電位Ｖｂｅ（Ｈ）レベルにプリ
チャージされる。
【０１２３】この図１８に示すようにｐｎｐバイポーラ
トランジスタをＬレベルプリチャージ電位発生回路とし
て利用し、各ビット線対に共通に設けることにより、ビ
ット線プリチャージ回路の占有面積を低減することがで
きる。また、このＬレベルプリチャージ電位発生用のバ
イポーラトランジスタをメモリセルのバイポーラトラン
ジスタと電気的特性を同じとし、ビルトイン電圧を等し
くすることにより、容易に必要とされるプリチャージ電
位を、余分の製造プロセスまたは複雑な回路構成を利用
することなく容易に生成することができる。
トランジスタをＬレベルプリチャージ電位発生回路とし
て利用し、各ビット線対に共通に設けることにより、ビ
ット線プリチャージ回路の占有面積を低減することがで
きる。また、このＬレベルプリチャージ電位発生用のバ
イポーラトランジスタをメモリセルのバイポーラトラン
ジスタと電気的特性を同じとし、ビルトイン電圧を等し
くすることにより、容易に必要とされるプリチャージ電
位を、余分の製造プロセスまたは複雑な回路構成を利用
することなく容易に生成することができる。
【０１２４】［ビット線プリチャージ回路の実施の形態
７］図１９は、この発明のビット線プリチャージ回路の
実施の形態７の構成を示す図である。この図１９に示す
構成においては、ビット線対ＢＬ１，／ＢＬ１〜ＢＬ
ｎ，／ＢＬｎそれぞれに対しビット線プリチャージ回路
３０が設けられる。これらのビット線プリチャージ回路
３０は、同じ回路構成を備え、図１９においては、ビッ
ト線対ＢＬ１，／ＢＬ１に対して設けられたビット線プ
リチャージ回路３０の構成を示す。図１９において、ビ
ット線プリチャージ回路３０は、対応のビット線ＢＬ
（ＢＬ１〜ＢＬｎ）と共通ノードＮＹの間に順方向に接
続されるＰＮ接合ダイオード８７ａと、対応のビット線
／ＢＬ（／ＢＬ１〜／ＢＬｎ）と共通ノードＮＹの間に
順方向に接続されるＰＮ接合ダイオード８７ｂを含む。
共通ノードＮＹの各々は、ビット線プリチャージ指示信
号伝達線８７ｃに共通に接続される。このビット線プリ
チャージ指示信号伝達線８７ｃ上には、インバータ８７
ｄを介してビット線プリチャージ指示信号ＰＥＬが伝達
される。インバータ８７ｄは、電源電圧Ｖｃｃおよび接
地ノード３上の接地電圧ＧＮＤを両動作電源電圧として
動作する。
７］図１９は、この発明のビット線プリチャージ回路の
実施の形態７の構成を示す図である。この図１９に示す
構成においては、ビット線対ＢＬ１，／ＢＬ１〜ＢＬ
ｎ，／ＢＬｎそれぞれに対しビット線プリチャージ回路
３０が設けられる。これらのビット線プリチャージ回路
３０は、同じ回路構成を備え、図１９においては、ビッ
ト線対ＢＬ１，／ＢＬ１に対して設けられたビット線プ
リチャージ回路３０の構成を示す。図１９において、ビ
ット線プリチャージ回路３０は、対応のビット線ＢＬ
（ＢＬ１〜ＢＬｎ）と共通ノードＮＹの間に順方向に接
続されるＰＮ接合ダイオード８７ａと、対応のビット線
／ＢＬ（／ＢＬ１〜／ＢＬｎ）と共通ノードＮＹの間に
順方向に接続されるＰＮ接合ダイオード８７ｂを含む。
共通ノードＮＹの各々は、ビット線プリチャージ指示信
号伝達線８７ｃに共通に接続される。このビット線プリ
チャージ指示信号伝達線８７ｃ上には、インバータ８７
ｄを介してビット線プリチャージ指示信号ＰＥＬが伝達
される。インバータ８７ｄは、電源電圧Ｖｃｃおよび接
地ノード３上の接地電圧ＧＮＤを両動作電源電圧として
動作する。
【０１２５】このビット線プリチャージ指示信号伝達線
８７ｃ上のビット線プリチャージ指示信号ＺＰＥＬは、
活性化時Ｌレベルとなり、ビット線プリチャージ回路３
０のダイオード８７ａおよび８６ｂが導通し、ビット線
ＢＬ１，／ＢＬ１〜ＢＬｎ，／ＢＬｎを、Ｖｆ＋ＧＮＤ
の電圧レベルにプリチャージする。ここで、Ｖｆは、ダ
イオード８７ａおよび８７ｂの順方向降下電圧である。
ビット線ＢＬ１，／ＢＬ１〜ＢＬｎ，／ＢＬｎの放電電
流は、インバータ８７ｄを介して接地ノード３に放電さ
れる。このダイオード８７ａおよび８７ｂの順方向降下
電圧Ｖｆは、次式の関係を満足する。
８７ｃ上のビット線プリチャージ指示信号ＺＰＥＬは、
活性化時Ｌレベルとなり、ビット線プリチャージ回路３
０のダイオード８７ａおよび８６ｂが導通し、ビット線
ＢＬ１，／ＢＬ１〜ＢＬｎ，／ＢＬｎを、Ｖｆ＋ＧＮＤ
の電圧レベルにプリチャージする。ここで、Ｖｆは、ダ
イオード８７ａおよび８７ｂの順方向降下電圧である。
ビット線ＢＬ１，／ＢＬ１〜ＢＬｎ，／ＢＬｎの放電電
流は、インバータ８７ｄを介して接地ノード３に放電さ
れる。このダイオード８７ａおよび８７ｂの順方向降下
電圧Ｖｆは、次式の関係を満足する。
【０１２６】ＧＮＤ（０Ｖ）＜Ｖｆ＜Ｖｂｅ（Ｈ） したがって、この順方向降下電圧により、メモリセル１
のバイポーラトランジスタのベース電極ノードが接地電
圧ＧＮＤ（０Ｖ）以下に低下するのを防止することがで
き、メモリセルデータのプリチャージ時に生じる破壊を
防止することができる。
のバイポーラトランジスタのベース電極ノードが接地電
圧ＧＮＤ（０Ｖ）以下に低下するのを防止することがで
き、メモリセルデータのプリチャージ時に生じる破壊を
防止することができる。
【０１２７】このダイオード８７ａおよび８７ｂは、メ
モリセルに含まれるバイポーラトランジスタのエミッタ
およびベース形成時と同一製造プロセスで形成すること
により、容易にこのバイポーラトランジスタのビルトイ
ン電圧Ｖｂｅ（Ｈ）と同程度の大きさの順方向降下電圧
Ｖｆを有するダイオード素子を実現することができる。
モリセルに含まれるバイポーラトランジスタのエミッタ
およびベース形成時と同一製造プロセスで形成すること
により、容易にこのバイポーラトランジスタのビルトイ
ン電圧Ｖｂｅ（Ｈ）と同程度の大きさの順方向降下電圧
Ｖｆを有するダイオード素子を実現することができる。
【０１２８】以上のように、この図１９に示す構成に従
えば、ビット線プリチャージ回路を、ダイオード素子で
構成したため、簡易な回路構成で容易に必要とされるＬ
レベルプリチャージ電位を生成することができる。
えば、ビット線プリチャージ回路を、ダイオード素子で
構成したため、簡易な回路構成で容易に必要とされるＬ
レベルプリチャージ電位を生成することができる。
【０１２９】［ビット線プリチャージ回路の実施の形態
８］図２０は、この発明に従うビット線プリチャージ回
路の実施の形態８の構成を示す図である。この図２０に
示す構成は、図１４および図１６に示す構成と以下の点
において異なっている。すなわち、ビット線をプリチャ
ージするためのＬレベルプリチャージ電位発生回路３０
ｂが、ＰＮ接合ダイオード８８で構成される。このダイ
オード８８は、Ｌレベルプリチャージ電位伝達線８２ｃ
にアノードが接続され、接地ノード３にカソードが接続
される。したがって、この図２０に示す構成の場合、Ｌ
レベルプリチャージ電位伝達線８２ｃ上には、このダイ
オード８８の有する順方向降下電圧Ｖｆにより、ＧＮＤ
＋Ｖｆの電圧が伝達される。ビット線プリチャージ指示
信号ＰＥＬがＨレベルの活性状態とされると、ビット線
ＢＬ１，／ＢＬ１〜ＢＬｎ，／ＢＬｎは、Ｌレベルプリ
チャージ回路３０ａを介してこのＬレベルプリチャージ
電位伝達線８２ｃに電気的に接続され、それぞれ順方向
降下電圧Ｖｆの電圧レベルにプリチャージされる。この
図２０に示す構成においても、ダイオード素子８８の順
方向降下電圧Ｖｆ（８８）は次式の関係を満足する。
８］図２０は、この発明に従うビット線プリチャージ回
路の実施の形態８の構成を示す図である。この図２０に
示す構成は、図１４および図１６に示す構成と以下の点
において異なっている。すなわち、ビット線をプリチャ
ージするためのＬレベルプリチャージ電位発生回路３０
ｂが、ＰＮ接合ダイオード８８で構成される。このダイ
オード８８は、Ｌレベルプリチャージ電位伝達線８２ｃ
にアノードが接続され、接地ノード３にカソードが接続
される。したがって、この図２０に示す構成の場合、Ｌ
レベルプリチャージ電位伝達線８２ｃ上には、このダイ
オード８８の有する順方向降下電圧Ｖｆにより、ＧＮＤ
＋Ｖｆの電圧が伝達される。ビット線プリチャージ指示
信号ＰＥＬがＨレベルの活性状態とされると、ビット線
ＢＬ１，／ＢＬ１〜ＢＬｎ，／ＢＬｎは、Ｌレベルプリ
チャージ回路３０ａを介してこのＬレベルプリチャージ
電位伝達線８２ｃに電気的に接続され、それぞれ順方向
降下電圧Ｖｆの電圧レベルにプリチャージされる。この
図２０に示す構成においても、ダイオード素子８８の順
方向降下電圧Ｖｆ（８８）は次式の関係を満足する。
【０１３０】 ＧＮＤ（０Ｖ）＜Ｖｆ（８８）＜Ｖｂｅ（Ｈ） この図２０に示す構成においても、ダイオード素子８８
を、メモリセル１に含まれるバイポーラトランジスタの
エミッタおよびベース形成時と同一プロセスで生成する
ことにより、容易に必要とされる順方向降下電圧を有す
るダイオード素子を生成することができる。
を、メモリセル１に含まれるバイポーラトランジスタの
エミッタおよびベース形成時と同一プロセスで生成する
ことにより、容易に必要とされる順方向降下電圧を有す
るダイオード素子を生成することができる。
【０１３１】［他の適用例］上述の説明においては、Ｓ
ＲＡＭが示されている。しかしながら、この発明の半導
体記憶装置は、ＳＲＡＭに限定されず、一旦ビット線対
が所定電位レベル（Ｌレベル）にプリチャージされるメ
モリセルであれば、スタティック動作させる必要はな
く、ダイナミック動作をさせてもよい。イコライズ指示
信号により、すべての信号線を所定電位にプリチャージ
する（この動作をここでダイナミック動作と称する）。
ＲＡＭが示されている。しかしながら、この発明の半導
体記憶装置は、ＳＲＡＭに限定されず、一旦ビット線対
が所定電位レベル（Ｌレベル）にプリチャージされるメ
モリセルであれば、スタティック動作させる必要はな
く、ダイナミック動作をさせてもよい。イコライズ指示
信号により、すべての信号線を所定電位にプリチャージ
する（この動作をここでダイナミック動作と称する）。
【０１３２】また、このＳＲＡＭは、データの書込およ
び読出経路については、データ書込時選択ビット線対が
ともにＨレベルに駆動され、またデータ読出時において
も、選択ビット線対がＨレベルへ駆動される構成が得ら
れる限り任意の構成を利用することができる。
び読出経路については、データ書込時選択ビット線対が
ともにＨレベルに駆動され、またデータ読出時において
も、選択ビット線対がＨレベルへ駆動される構成が得ら
れる限り任意の構成を利用することができる。
【０１３３】
【発明の効果】以上のように、この発明に従えば、メモ
リセルに含まれるバイポーラトランジスタのベース電流
を利用してデータの書込／読出を行なう半導体記憶装置
において、ビット線のプリチャージ電位を、０Ｖ以上で
バイポーラトランジスタのビルトイン電圧の絶対値より
低くなるように構成しているため、このビット線プリチ
ャージ時において、バイポーラトランジスタのベース電
極ノードの電位変化が生じても、メモリセルの記憶デー
タが破壊されるのを防止することができ、応じて低電源
電圧下でも安定に動作し確実にデータを保持する半導体
記憶装置を実現することができる。
リセルに含まれるバイポーラトランジスタのベース電流
を利用してデータの書込／読出を行なう半導体記憶装置
において、ビット線のプリチャージ電位を、０Ｖ以上で
バイポーラトランジスタのビルトイン電圧の絶対値より
低くなるように構成しているため、このビット線プリチ
ャージ時において、バイポーラトランジスタのベース電
極ノードの電位変化が生じても、メモリセルの記憶デー
タが破壊されるのを防止することができ、応じて低電源
電圧下でも安定に動作し確実にデータを保持する半導体
記憶装置を実現することができる。
【０１３４】すなわち、請求項１に係る発明に従えば、
バイポーラトランジスタとそのバイポーラトランジスタ
のベース電極に選択的に結合されるフリップフロップ型
記憶部を有するメモリセルを含む半導体記憶装置におい
て、各ビット線のプリチャージ電位を第１の電源電位と
第２の電源電位の中間電位と第１の電源電位との間の所
定電位レベルに設定しており、プリチャージ時バイポー
ラトランジスタのベース電位がメモリセルの記憶データ
に悪影響を及ぼすことがなく、確実に、メモリセルのデ
ータを保持することができる。
バイポーラトランジスタとそのバイポーラトランジスタ
のベース電極に選択的に結合されるフリップフロップ型
記憶部を有するメモリセルを含む半導体記憶装置におい
て、各ビット線のプリチャージ電位を第１の電源電位と
第２の電源電位の中間電位と第１の電源電位との間の所
定電位レベルに設定しており、プリチャージ時バイポー
ラトランジスタのベース電位がメモリセルの記憶データ
に悪影響を及ぼすことがなく、確実に、メモリセルのデ
ータを保持することができる。
【０１３５】請求項２に係る発明に従えば、このビット
線プリチャージ回路を、１対のスイッチングトランジス
タと、これらの１対のスイッチングトランジスタと第１
の電圧供給源との間のダイオードモードで動作するトラ
ンジスタとで構成しているため、ダイオードモードで動
作するトランジスタにより、容易に必要とされるプリチ
ャージ電位を生成することができる。
線プリチャージ回路を、１対のスイッチングトランジス
タと、これらの１対のスイッチングトランジスタと第１
の電圧供給源との間のダイオードモードで動作するトラ
ンジスタとで構成しているため、ダイオードモードで動
作するトランジスタにより、容易に必要とされるプリチ
ャージ電位を生成することができる。
【０１３６】請求項３に係る発明に従えば、スイッチン
グトランジスタおよびダイオードモードで動作するトラ
ンジスタを同一導電型の絶縁ゲート型電界効果トランジ
スタで構成したため、複雑な製造プロセスを追加するこ
となく最小限の占有面積でビット線プリチャージ回路を
実現することができる。
グトランジスタおよびダイオードモードで動作するトラ
ンジスタを同一導電型の絶縁ゲート型電界効果トランジ
スタで構成したため、複雑な製造プロセスを追加するこ
となく最小限の占有面積でビット線プリチャージ回路を
実現することができる。
【０１３７】請求項４に係る発明に従えば、スイッチン
グトランジスタとダイオードモードで動作するトランジ
スタを異なる導電型の絶縁ゲート型電界効果トランジス
タで構成しており、複雑な回路構成を利用することなく
容易に必要とされるビット線プリチャージ電位を生成す
ることができる。
グトランジスタとダイオードモードで動作するトランジ
スタを異なる導電型の絶縁ゲート型電界効果トランジス
タで構成しており、複雑な回路構成を利用することなく
容易に必要とされるビット線プリチャージ電位を生成す
ることができる。
【０１３８】請求項５に係る発明に従えば、ビット線プ
リチャージ回路を、ビット線と第１の電圧源との間に接
続されそのゲートに活性化時第１の電源電圧レベルのビ
ット線プリチャージ信号を受けて導通する絶縁ゲート型
電界効果トランジスタで構成しており、この絶縁ゲート
型電界効果トランジスタをダイオードモードで動作させ
て、そのビット線電位を容易にこの絶縁ゲート型電界効
果トランジスタのしきい値電圧レベル（第１の電源電圧
レベルを基準として）に設定することができ、複雑な回
路構成を利用することなく安定に必要とされる電位レベ
ルのビット線プリチャージ電位を小占有面積で生成する
ことができる。
リチャージ回路を、ビット線と第１の電圧源との間に接
続されそのゲートに活性化時第１の電源電圧レベルのビ
ット線プリチャージ信号を受けて導通する絶縁ゲート型
電界効果トランジスタで構成しており、この絶縁ゲート
型電界効果トランジスタをダイオードモードで動作させ
て、そのビット線電位を容易にこの絶縁ゲート型電界効
果トランジスタのしきい値電圧レベル（第１の電源電圧
レベルを基準として）に設定することができ、複雑な回
路構成を利用することなく安定に必要とされる電位レベ
ルのビット線プリチャージ電位を小占有面積で生成する
ことができる。
【０１３９】請求項６に係る発明に従えば、ビット線プ
リチャージ回路を、ビット線と第１の電圧源の間に接続
されかつそのベース電極にビット線プリチャージ指示信
号を受けるバイポーラトランジスタで構成しており、こ
のバイポーラトランジスタはダイオードモードで動作さ
せることができ、そのビット線電位をバイポーラトラン
ジスタのビルトイン電圧（第１の電源電圧を基準とす
る）に設定することができ、複雑な回路構成を利用する
ことなく容易に必要とされるレベルのプリチャージ電位
を生成することができる。また、のバイポーラトランジ
スタをメモリセルのバイポーラトランジスタと同一のプ
ロセスで生成することができ、何ら余分の製造プロセス
を必要としない。
リチャージ回路を、ビット線と第１の電圧源の間に接続
されかつそのベース電極にビット線プリチャージ指示信
号を受けるバイポーラトランジスタで構成しており、こ
のバイポーラトランジスタはダイオードモードで動作さ
せることができ、そのビット線電位をバイポーラトラン
ジスタのビルトイン電圧（第１の電源電圧を基準とす
る）に設定することができ、複雑な回路構成を利用する
ことなく容易に必要とされるレベルのプリチャージ電位
を生成することができる。また、のバイポーラトランジ
スタをメモリセルのバイポーラトランジスタと同一のプ
ロセスで生成することができ、何ら余分の製造プロセス
を必要としない。
【０１４０】請求項７に係る発明に従えば、このプリチ
ャージ回路のバイポーラトランジスタとメモリセルのバ
イポーラトランジスタを同一の電気的特性を有するよう
に構成したため、確実にメモリセルのバイポーラトラン
ジスタのビルトイン電圧レベルのプリチャージ電位を容
易に生成することができる。
ャージ回路のバイポーラトランジスタとメモリセルのバ
イポーラトランジスタを同一の電気的特性を有するよう
に構成したため、確実にメモリセルのバイポーラトラン
ジスタのビルトイン電圧レベルのプリチャージ電位を容
易に生成することができる。
【０１４１】請求項８に係る発明に従えば、ビット線プ
リチャージ回路を、ダイオード素子で構成しているた
め、回路構成を複雑化することなく容易に必要とされる
レベルのビット線プリチャージ電位を生成することがで
きる。
リチャージ回路を、ダイオード素子で構成しているた
め、回路構成を複雑化することなく容易に必要とされる
レベルのビット線プリチャージ電位を生成することがで
きる。
【０１４２】請求項９に係る発明に従えば、ビット線プ
リチャージ回路を、１対のスイッチングトランジスタ
と、この１対のスイッチングトランジスタと第１の電圧
源との間のダイオード素子とで構成しているため、容易
に必要とされるレベルのビット線プリチャージ電位をこ
のダイオード素子の順方向降下電圧により生成すること
ができる。
リチャージ回路を、１対のスイッチングトランジスタ
と、この１対のスイッチングトランジスタと第１の電圧
源との間のダイオード素子とで構成しているため、容易
に必要とされるレベルのビット線プリチャージ電位をこ
のダイオード素子の順方向降下電圧により生成すること
ができる。
【０１４３】請求項１０に係る発明に従えば、ビット線
プリチャージ回路を、各ビット線に対して、ビット線プ
リチャージ指示信号の活性化時に各ビット線と第１の電
圧源との間に所定電位のレベルシフトを生じさせる手段
とで構成しているため、容易に第１の電源電圧を基準と
するビット線プリチャージ電位をレベルシフトのみによ
り生成することができる。
プリチャージ回路を、各ビット線に対して、ビット線プ
リチャージ指示信号の活性化時に各ビット線と第１の電
圧源との間に所定電位のレベルシフトを生じさせる手段
とで構成しているため、容易に第１の電源電圧を基準と
するビット線プリチャージ電位をレベルシフトのみによ
り生成することができる。
【０１４４】請求項１１に係る発明に従えば、バイポー
ラトランジスタをベース電流を利用して交差結合型フリ
ップフロップの記憶部にデータの書込を行ないかつデー
タを読出すメモリセルがそれぞれ１列接続される複数の
ビット線対に対し、ビット線フローチャート電位をメモ
リセルのバイポーラトランジスタのビルトイン電圧と第
１の電源電圧の間の電位レベルに設定するように構成し
ているため、ビット線プリチャージ時において、メモリ
セルのバイポーラトランジスタのベース電極電位により
メモリセルのデータの破壊が生じるのを防止することが
でき、安定にデータを記憶する半導体記憶装置を実現す
ることができる。
ラトランジスタをベース電流を利用して交差結合型フリ
ップフロップの記憶部にデータの書込を行ないかつデー
タを読出すメモリセルがそれぞれ１列接続される複数の
ビット線対に対し、ビット線フローチャート電位をメモ
リセルのバイポーラトランジスタのビルトイン電圧と第
１の電源電圧の間の電位レベルに設定するように構成し
ているため、ビット線プリチャージ時において、メモリ
セルのバイポーラトランジスタのベース電極電位により
メモリセルのデータの破壊が生じるのを防止することが
でき、安定にデータを記憶する半導体記憶装置を実現す
ることができる。
【０１４５】請求項１２に係る発明に従えば、ビット線
プリチャージ手段を、ビット線対それぞれに設けられ
て、ビット線プリチャージ指示信号に従って導通する複
数のスイッチング素子と、これらの複数のスイッチング
素子に共通にダイオードモードで動作することにより所
定電位レベルのレベルシフトを生じさせるレベルシフト
素子とで構成しているため、小占有面積で容易に必要と
されるレベルのビット線プリチャージ電位を生成するこ
とができる。
プリチャージ手段を、ビット線対それぞれに設けられ
て、ビット線プリチャージ指示信号に従って導通する複
数のスイッチング素子と、これらの複数のスイッチング
素子に共通にダイオードモードで動作することにより所
定電位レベルのレベルシフトを生じさせるレベルシフト
素子とで構成しているため、小占有面積で容易に必要と
されるレベルのビット線プリチャージ電位を生成するこ
とができる。
【０１４６】請求項１３に係る発明に従えば、このレベ
ルシフト素子をＭＯＳトランジスタで構成したため、小
占有面積で容易に必要とされる大きさの電位のシフトを
生じさせることができる。
ルシフト素子をＭＯＳトランジスタで構成したため、小
占有面積で容易に必要とされる大きさの電位のシフトを
生じさせることができる。
【０１４７】請求項１４に係る発明に従えば、レベルシ
フト素子をバイポーラトランジスタで構成したため、容
易に必要とされる大きさのレベルシフトを生成して必要
とされるプリチャージ電位を生成することができる。
フト素子をバイポーラトランジスタで構成したため、容
易に必要とされる大きさのレベルシフトを生成して必要
とされるプリチャージ電位を生成することができる。
【０１４８】請求項１５に係る発明に従えば、このメモ
リセルのバイポーラトランジスタとレベルシフト用のバ
イポーラトランジスタを同じ電気的構成を備えるように
構成しているため、特別に複雑な制御を行うことなくか
つ製造プロセスを増加させることなく正確に必要とされ
るレベルのプリチャージ電位を生成することができる。
リセルのバイポーラトランジスタとレベルシフト用のバ
イポーラトランジスタを同じ電気的構成を備えるように
構成しているため、特別に複雑な制御を行うことなくか
つ製造プロセスを増加させることなく正確に必要とされ
るレベルのプリチャージ電位を生成することができる。
【０１４９】請求項１６に係る発明に従えば、レベルシ
フト素子を、ＰＮダイオードで構成しているため、小占
有面積で容易に必要とされるレベルのプリチャージ電位
を生成することができる。
フト素子を、ＰＮダイオードで構成しているため、小占
有面積で容易に必要とされるレベルのプリチャージ電位
を生成することができる。
【０１５０】請求項１７に係る発明に従えば、ビット線
プリチャージ手段として、ビット線対に対して各プリチ
ャージ回路を設け、このプリチャージ回路を、１対のス
イッチングトランジスタと、これらのスイッチングトラ
ンジスタと第１の電源電圧を供給する電圧源との間のダ
イオードモードで動作して電位レベルシフトを生じさせ
るレベルシフト素子とで構成しているため、各ビット線
単位でビット線のプリチャージを行なうことができ、高
速で各ビット線を所定の電位レベルにプリチャージする
ことができる。
プリチャージ手段として、ビット線対に対して各プリチ
ャージ回路を設け、このプリチャージ回路を、１対のス
イッチングトランジスタと、これらのスイッチングトラ
ンジスタと第１の電源電圧を供給する電圧源との間のダ
イオードモードで動作して電位レベルシフトを生じさせ
るレベルシフト素子とで構成しているため、各ビット線
単位でビット線のプリチャージを行なうことができ、高
速で各ビット線を所定の電位レベルにプリチャージする
ことができる。
【０１５１】請求項１８に係る発明に従えば、ビット線
プリチャージ回路を各ビット線対に設け、これらのプリ
チャージ回路を、各ビット線と電圧源との間に接続され
かつそのゲートにビット線プリチャージ指示信号を受け
る絶縁ゲート型電界効果トランジスタで構成しており、
このビット線プリチャージ用の絶縁ゲート型電界効果ト
ランジスタをソースフォロアモードで動作させてしきい
値電圧分の電圧のレベルシフトを生じさせることがで
き、容易に必要とされる大きさのビット線プリチャージ
電位を生成することができる。
プリチャージ回路を各ビット線対に設け、これらのプリ
チャージ回路を、各ビット線と電圧源との間に接続され
かつそのゲートにビット線プリチャージ指示信号を受け
る絶縁ゲート型電界効果トランジスタで構成しており、
このビット線プリチャージ用の絶縁ゲート型電界効果ト
ランジスタをソースフォロアモードで動作させてしきい
値電圧分の電圧のレベルシフトを生じさせることがで
き、容易に必要とされる大きさのビット線プリチャージ
電位を生成することができる。
【０１５２】請求項１９に係る発明に従えば、ビット線
プリチャージ手段を、各ビット線に設けられたプリチャ
ージ回路で構成し、このプリチャージ回路を、ビット線
と第１の電圧源との間に接続されかつそのゲートに活性
化時第１の電源電圧レベルとなるビット線プリチャージ
指示信号を受けるバイポーラトランジスタで構成してお
り、バイポーラトランジスタをエミッタフォロアモード
で動作させて、必要とされる大きさのビット線プリチャ
ージ電位を容易に生成することができる。
プリチャージ手段を、各ビット線に設けられたプリチャ
ージ回路で構成し、このプリチャージ回路を、ビット線
と第１の電圧源との間に接続されかつそのゲートに活性
化時第１の電源電圧レベルとなるビット線プリチャージ
指示信号を受けるバイポーラトランジスタで構成してお
り、バイポーラトランジスタをエミッタフォロアモード
で動作させて、必要とされる大きさのビット線プリチャ
ージ電位を容易に生成することができる。
【０１５３】請求項２０に係る発明に従えば、ビット線
プリチャージ手段を、各ビット線に設けられたプリチャ
ージ回路で構成し、各プリチャージ回路を、ビット線プ
リチャージ指示信号の活性化時導通し、ビット線とこの
ビット線プリチャージ指示信号伝達線との間にレベルシ
フトを生じさせるダイオード素子とで構成しているた
め、各ビット線単位でプリチャージを行なうことがで
き、高速で正確に必要とされるレベルのプリチャージ電
位へ各ビット線をプリチャージすることができる。ま
た、ダイオード素子を用いているだけであり、小占有面
積のビット線プリチャージ回路を実現することができ
る。
プリチャージ手段を、各ビット線に設けられたプリチャ
ージ回路で構成し、各プリチャージ回路を、ビット線プ
リチャージ指示信号の活性化時導通し、ビット線とこの
ビット線プリチャージ指示信号伝達線との間にレベルシ
フトを生じさせるダイオード素子とで構成しているた
め、各ビット線単位でプリチャージを行なうことがで
き、高速で正確に必要とされるレベルのプリチャージ電
位へ各ビット線をプリチャージすることができる。ま
た、ダイオード素子を用いているだけであり、小占有面
積のビット線プリチャージ回路を実現することができ
る。
【図１】 この発明の実施の形態に従う半導体記憶装置
の要部の構成を示す図である。
の要部の構成を示す図である。
【図２】 図１に示す半導体記憶装置のデータ書込時の
動作を示す信号波形図である。
動作を示す信号波形図である。
【図３】 図１に示す半導体記憶装置のデータ読出時の
動作を示す信号波形図である。
動作を示す信号波形図である。
【図４】 図１に示す半導体記憶装置のデータ書込／読
出部の構成の一例を示す図である。
出部の構成の一例を示す図である。
【図５】 図１に示す半導体記憶装置のワード線駆動信
号発生部の構成の一例を示す図である。
号発生部の構成の一例を示す図である。
【図６】 図１に示す各制御信号を発生する制御信号発
生部の構成の一例を示す図である。
生部の構成の一例を示す図である。
【図７】 図１に示す半導体記憶装置のデータ書込時に
おけるメモリセルの内部ノードの電位を示す図である。
おけるメモリセルの内部ノードの電位を示す図である。
【図８】 バイポーラトランジスタのエミッタ−ベース
間電圧とベース電流との関係を示す図である。
間電圧とベース電流との関係を示す図である。
【図９】 ビット線プリチャージ時のバイポーラトラン
ジスタのベース電極ノードの電位変化を示す図である。
ジスタのベース電極ノードの電位変化を示す図である。
【図１０】 図９に示すバイポーラトランジスタのベー
ス電極ノードの電位変化時の起こり得る問題を説明する
ための図である。
ス電極ノードの電位変化時の起こり得る問題を説明する
ための図である。
【図１１】 この発明において用いられるビット線プリ
チャージ電位を用いた際のメモリセルバイポーラトラン
ジスタのベース電極ノードの電位変化を示す図である。
チャージ電位を用いた際のメモリセルバイポーラトラン
ジスタのベース電極ノードの電位変化を示す図である。
【図１２】 データ書込時におけるビット線プリチャー
ジ電位の非選択メモリセルに対する影響を説明するため
の図である。
ジ電位の非選択メモリセルに対する影響を説明するため
の図である。
【図１３】 この発明のビット線プリチャージ回路の実
施の形態１の構成を示す図である。
施の形態１の構成を示す図である。
【図１４】 この発明のビット線プリチャージ回路の実
施の形態２の構成を示す図である。
施の形態２の構成を示す図である。
【図１５】 この発明のビット線プリチャージ回路の実
施の形態３の構成を示す図である。
施の形態３の構成を示す図である。
【図１６】 この発明のビット線プリチャージ回路の実
施の形態４の構成を示す図である。
施の形態４の構成を示す図である。
【図１７】 この発明のビット線プリチャージ回路の実
施の形態５の構成を示す図である。
施の形態５の構成を示す図である。
【図１８】 この発明のビット線プリチャージ回路の実
施の形態６の構成を示す図である。
施の形態６の構成を示す図である。
【図１９】 この発明のビット線プリチャージ回路の実
施の形態７の構成を示す図である。
施の形態７の構成を示す図である。
【図２０】 この発明のビット線プリチャージ回路の実
施の形態８の構成を示す図である。
施の形態８の構成を示す図である。
【図２１】 従来の半導体記憶装置の要部の構成を概略
的に示す図である。
的に示す図である。
【図２２】 図２１に示す半導体記憶装置のデータ読出
時の動作を示す信号波形図である。
時の動作を示す信号波形図である。
【図２３】 図２１に示すメモリセルのより具体的な構
成を示す図である。
成を示す図である。
【図２４】 （Ａ）はインバータを示し、（Ｂ）はその
入出力伝達特性を示す図である。
入出力伝達特性を示す図である。
【図２５】 （Ａ）はメモリセルのインバータラッチを
示し、（Ｂ）はその入出力伝達特性とデータ保持特性を
示す図である。
示し、（Ｂ）はその入出力伝達特性とデータ保持特性を
示す図である。
【図２６】 （Ａ）はスタンバイ時におけるメモリセル
の接続状況を示し、（Ｂ）はそのときのインバータラッ
チの入出力伝達特性を示す図である。
の接続状況を示し、（Ｂ）はそのときのインバータラッ
チの入出力伝達特性を示す図である。
【図２７】 （Ａ）はメモリセル選択時のインバータラ
ッチの接続態様を示す図であり、（Ｂ）はその入出力伝
達特性を示す図であり、（Ｃ）は入出力伝達特性が劣化
したときの状況を示し、（Ｄ）は低電源電圧におけるメ
モリセルの選択時のインバータラッチの入出力伝達特性
を示す図である。
ッチの接続態様を示す図であり、（Ｂ）はその入出力伝
達特性を示す図であり、（Ｃ）は入出力伝達特性が劣化
したときの状況を示し、（Ｄ）は低電源電圧におけるメ
モリセルの選択時のインバータラッチの入出力伝達特性
を示す図である。
１ メモリセル、１０ 読出負荷回路、２０ ビット線
イコライズ回路、３０ビット線プリチャージ回路、３０
ａ Ｌレベルプリチャージ回路、３０ｂ Ｌレベルプリ
チャージ電位発生回路、Ｑ１，Ｑ２ ドライバトランジ
スタ、Ｑ３，Ｑ４、アクセストランジスタ、Ｑ５，Ｑ６
カットトランジスタ、ＢＰ１，ＢＰ２ バイポーラト
ランジスタ、８１ａ，８１ｂ ｎチャネルＭＯＳトラン
ジスタ、８１ｃ ｎチャネルＭＯＳトランジスタ、８２
ａ，８２ｂ，８２ｄ ｎチャネルＭＯＳトランジスタ、
８２ｃ Ｌレベルプリチャージ電位伝達線、８３ａ，８
３ｂ ｐチャネルＭＯＳトランジスタ、８４ ｐチャネ
ルＭＯＳトランジスタ、８５ａ，８５ｂ バイポーラト
ランジスタ、８６ バイポーラトランジスタ、８７ａ，
８７ｂ ＰＮ接合ダイオード、８８ ＰＮ接合ダイオー
ド。
イコライズ回路、３０ビット線プリチャージ回路、３０
ａ Ｌレベルプリチャージ回路、３０ｂ Ｌレベルプリ
チャージ電位発生回路、Ｑ１，Ｑ２ ドライバトランジ
スタ、Ｑ３，Ｑ４、アクセストランジスタ、Ｑ５，Ｑ６
カットトランジスタ、ＢＰ１，ＢＰ２ バイポーラト
ランジスタ、８１ａ，８１ｂ ｎチャネルＭＯＳトラン
ジスタ、８１ｃ ｎチャネルＭＯＳトランジスタ、８２
ａ，８２ｂ，８２ｄ ｎチャネルＭＯＳトランジスタ、
８２ｃ Ｌレベルプリチャージ電位伝達線、８３ａ，８
３ｂ ｐチャネルＭＯＳトランジスタ、８４ ｐチャネ
ルＭＯＳトランジスタ、８５ａ，８５ｂ バイポーラト
ランジスタ、８６ バイポーラトランジスタ、８７ａ，
８７ｂ ＰＮ接合ダイオード、８８ ＰＮ接合ダイオー
ド。
Claims (20)
- 【請求項１】 １対のビット線、 前記ビット線対と交差するように配置されるワード線、
および前記ビット線対とワード線との交差部に対応して
配置されるメモリセルを備え、前記メモリセルは、１対
の記憶ノードに相補データを記憶するための交差結合さ
れた絶縁ゲート型電界効果トランジスタを含む交差結合
型フリップフロップと、前記ビット線対各々に対応して
設けられ、各々が対応のビット線に接続する一方導通ノ
ードと、第１の電源電圧を供給する第１の電圧源に接続
する他方導通ノードと、ベース電極ノードとを有する１
対のバイポーラトランジスタと、前記１対の記憶ノード
および前記１対のバイポーラトランジスタ各々に対応し
て設けられ、前記ワード線上の信号電位に応答して選択
的に導通し、導通時対応のバイポーラトランジスタのベ
ース電極ノードと対応の記憶ノードとを電気的に接続す
る１対のアクセストランジスタとを含み、さらに前記メ
モリセルへのデータ書込時活性化され、前記ビット線対
の各ビット線を前記第１の電源電圧と異なる第２の電源
電圧レベルへ駆動するための書込手段と、 前記ビット線対の各ビット線に結合され、ビット線プリ
チャージ指示信号の活性化時活性化され、前記ビット線
を前記第１の電源電位と前記第２の電源電位との間の中
間電位と前記第１の電源電位との間の所定電位レベルに
プリチャージするためのビット線プリチャージ回路を備
え、 前記中間電位と前記第１の電源電圧の差は、前記バイポ
ーラトランジスタの一方導通ノードとベース電極ノード
との間のビルトイン電圧に実質的に等しい、半導体記憶
装置。 - 【請求項２】 前記ビット線プリチャージ回路は、 前記ビット線対の各ビット線に対応して設けられ、前記
ビット線プリチャージ指示信号の活性化時導通する１対
のスイッチングトランジスタと、前記１対のスイッチン
グトランジスタと前記第１の電圧源との間に接続され、
ダイオードモードで動作し、動作時、前記所定電位レベ
ルの順方向降下電圧を生成するトランジスタを含む、請
求項１記載の半導体記憶装置。 - 【請求項３】 前記スイッチングトランジスタおよび前
記ダイオードモードで動作するトランジスタは、同じ導
電型の絶縁ゲート型電界効果トランジスタである、請求
項２記載の半導体記憶装置。 - 【請求項４】 前記スイッチングトランジスタの各々は
第１導電型の絶縁ゲート型電界効果トランジスタを備
え、前記ダイオードモードで動作するトランジスタは、
第２導電型の絶縁ゲート型電界効果トランジスタを備え
る、請求項２記載の半導体記憶装置。 - 【請求項５】 前記ビット線プリチャージ回路は、 前記ビット線対の各ビット線と前記第１の電圧源との間
に接続され、かつそのゲートに、活性化時前記第１の電
源電圧レベルとなるビット線プリチャージ指示信号を受
けて導通する絶縁ゲート型電界効果トランジスタを備え
る、請求項１記載の半導体記憶装置。 - 【請求項６】 前記ビット線プリチャージ回路は、 前記ビット線対の各ビット線と前記第１の電圧源との間
に接続されかつそのベース電極ノードに前記ビット線プ
リチャージ指示信号を受けるバイポーラトランジスタを
備え、前記ビット線プリチャージ指示信号は活性化時前
記第１の電源電圧レベルに駆動されて前記バイポーラト
ランジスタを導通させる、請求項１記載の半導体記憶装
置。 - 【請求項７】 前記プリチャージ回路のバイポーラトラ
ンジスタは前記メモリセルのバイポーラトランジスタと
同じ電気的特性を有する、請求項６記載の半導体記憶装
置。 - 【請求項８】 前記ビット線プリチャージ回路は、 前記ビット線対の各ビット線と前記ビット線プリチャー
ジ指示信号を受ける共通ノードとの間に接続される１対
のダイオードを備え、 前記共通ノード上の前記ビット線プリチャージ指示信号
は、活性化時、前記第１の電源電圧レベルへ駆動され
る、請求項１記載の半導体記憶装置。 - 【請求項９】 前記ビット線プリチャージ回路は、 前記ビット線対の各ビット線と共通ノードとの間に設け
られ、前記ビット線プリチャージ指示信号の活性化時導
通する１対のスイッチングトランジスタと、 前記共通ノードと前記第１の電圧源との間に接続され、
前記所定電位に実質的に等しい順方向降下電圧を生成す
るダイオード素子とを備える、請求項１記載の半導体記
憶装置。 - 【請求項１０】 前記ビット線プリチャージ回路は、 前記ビット線対の各ビット線に設けられ、前記ビット線
プリチャージ指示信号の活性化時活性化され、前記ビッ
ト線と前記第１の電圧源との間に前記所定電位レベルの
電位レベルシフトを生じさせる手段を含む、請求項１記
載の半導体記憶装置。 - 【請求項１１】 複数対のビット線、 各々が第１および第２のサブワード線を有し、前記複数
対のビット線と交差するように配置される複数のワード
線、および前記複数対のビット線と前記複数のワード線
の交差部に対応して配置される複数のメモリセルを備
え、前記複数のメモリセルの各々は、１対の記憶ノード
に相補データを記憶するための交差結合された絶縁ゲー
ト型電界効果トランジスタを含む交差結合型フリップフ
ロップと、対応のビット線対の各ビット線と第１の電源
電圧を供給する電圧源との間に接続される１対のバイポ
ーラトランジスタと、対応のワード線の前記第１および
第２のサブワード線各々および前記１対の記憶ノード各
々に対応して設けられ、対応の第１および第２のサブワ
ード線上の信号電位に応答して導通し、対応の記憶ノー
ドを対応のバイポーラトランジスタのベース電極ノード
へ電気的に接続する１対のアクセストランジスタを含
み、および各前記ビット線対に結合され、ビット線プリ
チャージ指示信号の活性化に応答して活性化され、各前
記ビット線対の各ビット線を所定電位にプリチャージす
るビット線プリチャージ手段を備え、前記所定電位は、
前記第１の電源電圧と各前記バイポーラトランジスタの
前記第１の電源電圧を基準とするビルトイン電圧との間
の電位レベルである、半導体記憶装置。 - 【請求項１２】 前記ビット線プリチャージ手段は、 各前記ビット線対の各ビット線に設けられ、前記ビット
線プリチャージ指示信号の活性化に応答して導通し、対
応のビット線を、各前記ビット線対の各ビット線に共通
に設けられるグローバル共通ノードへ接続する複数のス
イッチング素子と、 前記グローバル共通ノードと前記第１の電圧源との間に
結合され、ダイオードモードで動作して前記所定電位レ
ベルのレベルシフトを生じさせるレベルシフト素子とを
備える、請求項１１記載の半導体記憶装置。 - 【請求項１３】 前記レベルシフト素子は、ダイオード
モードで動作する絶縁ゲート型電界効果トランジスタを
備える、請求項１２記載の半導体記憶装置。 - 【請求項１４】 前記レベルシフト素子は、ダイオード
モードで動作するバイポーラトランジスタを備える、請
求項１２記載の半導体記憶装置。 - 【請求項１５】 前記レベルシフト素子のバイポーラト
ランジスタは、前記メモリセルのバイポーラトランジス
タと同じ電気的特性を備える、請求項１４記載の半導体
記憶装置。 - 【請求項１６】 前記レベルシフト素子は、ＰＮダイオ
ードを備える、請求項１２記載の半導体記憶装置。 - 【請求項１７】 前記ビット線プリチャージ手段は、 各前記ビット線対に対して設けられる複数の単位プリチ
ャージ回路を含み、 各前記単位プリチャージ回路は、対応のビット線対の各
ビット線と共通ノードとの間に設けられ、前記ビット線
プリチャージ指示信号の活性化に応答して導通する第１
および第２のスイッチングトランジスタと、前記共通ノ
ードと前記第１の電圧源との間に接続され、ダイオード
モードで動作して前記共通ノードと前記第１の電圧源と
の間に前記所定電位のレベルシフトを生じさせるレベル
シフト素子を備える、請求項１１記載の半導体記憶装
置。 - 【請求項１８】 前記ビット線プリチャージ手段は、各
前記ビット線対に対して設けられるプリチャージ回路を
有し、 各前記プリチャージ回路は、対応のビット線対の各ビッ
ト線と前記第１の電圧源との間に接続されかつそのゲー
トに前記ビット線プリチャージ指示信号を受ける絶縁ゲ
ート型電界効果トランジスタを有し、前記ビット線プリ
チャージ指示信号は、活性化時、前記第１の電源電圧レ
ベルに駆動される、請求項１１記載の半導体記憶装置。 - 【請求項１９】 前記ビット線プリチャージ手段は、各
前記ビット線対に対して設けられるプリチャージ回路を
有し、各前記プリチャージ回路は、対応のビット線対の
各ビット線と前記第１の電圧源との間に接続されかつそ
のベース電極ノードに前記ビット線プリチャージ指示信
号を受けるバイポーラトランジスタを有し、前記ビット
線プリチャージ指示信号は、活性化時、前記第１の電源
電圧レベルに駆動される、請求項１１記載の半導体記憶
装置。 - 【請求項２０】 前記ビット線プリチャージ手段は、各
前記ビット線対に対して設けられる複数のプリチャージ
回路を備え、各前記プリチャージ回路は、 対応のビット線対の各ビット線と共通ノードとの間に接
続され、導通時前記所定電位のレベルシフトを対応のビ
ット線と前記共通ノードとの間に生じさせる第１および
第２のダイオード素子を含み、前記共通ノードへ活性化
時前記第１の電源電圧レベルに駆動される前記ビット線
プリチャージ指示信号が印加される、請求項１１記載の
半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9191458A JPH1139880A (ja) | 1997-07-16 | 1997-07-16 | 半導体記憶装置 |
| US09/010,037 US5946251A (en) | 1997-07-16 | 1998-01-21 | Bit line equalize circuit of semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9191458A JPH1139880A (ja) | 1997-07-16 | 1997-07-16 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1139880A true JPH1139880A (ja) | 1999-02-12 |
Family
ID=16274982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9191458A Withdrawn JPH1139880A (ja) | 1997-07-16 | 1997-07-16 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5946251A (ja) |
| JP (1) | JPH1139880A (ja) |
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|---|---|---|---|---|
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| KR100282044B1 (ko) * | 1998-08-04 | 2001-03-02 | 윤종용 | 반도체 메모리 장치 |
| US6225833B1 (en) * | 1999-10-26 | 2001-05-01 | Lsi Logic Corporation | Differential sense amplifier with voltage margin enhancement |
| US6507527B1 (en) * | 2000-08-07 | 2003-01-14 | Advanced Micro Devices, Inc. | Memory line discharge before sensing |
| US7200730B2 (en) * | 2002-09-16 | 2007-04-03 | Texas Instruments Incorporated | Method of operating a memory at high speed using a cycle ready status output signal |
| US6667919B1 (en) * | 2002-09-26 | 2003-12-23 | Infineon Technologies, Ag | Semiconductor memory device and test method thereof using row compression test mode |
| WO2006059379A1 (ja) * | 2004-12-01 | 2006-06-08 | Fujitsu Limited | ダイナミック回路を用いた半導体装置 |
| JP4580784B2 (ja) * | 2005-03-09 | 2010-11-17 | 株式会社東芝 | 半導体記憶装置及びそのデータ読み出し方法 |
| US7813213B1 (en) * | 2005-05-04 | 2010-10-12 | Cypress Semiconductor Corporation | Pulsed arbitration system |
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| KR100911203B1 (ko) * | 2008-06-04 | 2009-08-06 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 비트라인 이퀄라이징 제어회로 |
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| IT201700108905A1 (it) * | 2017-09-28 | 2019-03-28 | St Microelectronics Srl | Memoria a cambiamento di fase con selettori in tecnologia bjt e relativo metodo di lettura differenziale |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20041005 |