JPH0883487A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 スタンバイサイクル時における消費電流を低
減しつつアクセス遅延の増大を防止する。 【構成】 メイン電源電圧線１，３とサブ電源電圧線
２，４の間に、基準電圧発生回路１０からの基準電圧Ｖ
ｒｅｆ１およびＶｒｅｆ２に従ってサブ電源電圧線２お
よび４上の電圧レベルを設定する電圧設定回路５，６，
Ｑ３，Ｑ４を設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体装置に関し、特
にＣＭＯＳトランジスタ（相補絶縁ゲート型電界効果ト
ランジスタ）で構成される論理ゲートを含む半導体装置
の消費電流を低減するための構成に関する。より特定的
には、ＤＲＡＭ（ダイナミック・ランダム・アクセス・
メモリ）などの半導体記憶装置のサブスレッショルド電
流を低減するための構成に関する。

【０００２】

【従来の技術】消費電力が極めて小さい半導体回路とし
ては、ＣＭＯＳ回路がよく知られている。

【０００３】図２４は、ＣＭＯＳインバータの構成を示
す図である。図２４において、ＣＭＯＳインバータは、
一方動作電源電圧Ｖｃｃを受ける電源ノード９００と出
力ノード９０１との間に設けられ、そのゲートに入力信
号ＩＮを受けるｐチャネルＭＯＳトランジスタ（絶縁ゲ
ート型電界効果トランジスタ）ＰＴと、他方動作電源電
圧Ｖｓｓ（通常、接地電位）を受ける他方電源ノード９
０２と出力ノード９０１との間に設けられ、そのゲート
に入力信号ＩＮを受けるｎチャネルＭＯＳトランジスタ
ＮＴを含む。出力ノード９０１に負荷容量Ｃが存在す
る。入力信号ＩＮがローレベルのときには、ｐチャネル
ＭＯＳトランジスタＰＴがオン状態、ｎチャネルＭＯＳ
トランジスタＮＴがオフ状態となり、容量負荷Ｃがｐチ
ャネルＭＯＳトランジスタＰＴを介して充電され、出力
信号ＯＵＴが電源電圧Ｖｃｃレベルとなる。この負荷容
量Ｃの充電が完了すると、ｐチャネルＭＯＳトランジス
タＰＴは、そのソースおよびドレイン電位が同じとな
り、オフ状態となる。したがってこのときには、電流が
流れず、消費電力は無視することができる。

【０００４】入力信号ＩＮがハイレベルのときには、ｐ
チャネルＭＯＳトランジスタＰＴはオフ状態、ｎチャネ
ルＭＯＳトランジスタＮＴはオン状態となり、負荷容量
ＣはｎチャネルＭＯＳトランジスタＮＴを介して他方電
源電位Ｖｓｓレベルにまで放電される。この放電が完了
するとｎチャネルＭＯＳトランジスタＮＴはソースおよ
びドレイン電位が同じとなり、オフ状態となる。したが
ってこの状態においても消費電力は無視することができ
る。

【０００５】ＭＯＳトランジスタを流れるドレイン電流
ＩＬは、ＭＯＳトランジスタのゲート−ソース間電圧の
関数で表わされる。ＭＯＳトランジスタのしきい値電圧
の絶対値よりもそのゲート−ソース間電圧の絶対値が大
きくなると、大きなドレイン電流が流れる。ゲート−ソ
ース間電圧の絶対値がしきい値電圧の絶対値以下となっ
てもドレイン電流は完全に０とはならない。この電圧に
おいて流れるドレイン電流はサブスレッショルド電流と
呼ばれ、ゲート−ソース間電圧に指数関数的に比例す
る。

【０００６】図２５にｎチャネルＭＯＳトランジスタの
サブスレッショルド電流特性を示す。図２５において、
横軸はゲート−ソース間電圧ＶＧＳを示し、縦軸にドレ
イン電流ＩＬの対数値を示す。図２５において、直線Ｉ
およびＩＩの直線領域がサブスレッショルド電流であ
る。しきい値電圧は、このサブスレッショルド電流領域
において所定の電流を与えるゲート−ソース間電圧とし
て定義される。たとえば、ゲート幅（チャネル幅）１０
μｍのＭＯＳトランジスタにおいて１０ｍＡのドレイン
電流が流れるときのゲート−ソース間電圧がしきい値電
圧として定義される。図２５において、その所定の電流
Ｉ０と対応のしきい値電圧ＶＴ０およびＶＴ１を示す。

【０００７】ＭＯＳトランジスタの微細化に伴って電源
電圧Ｖｃｃもスケーリング則に沿って低下される。この
ため、ＭＯＳトランジスタのしきい値電圧の絶対値Ｖｔ
ｈは同様にスケーリング則に沿って低下させないと、性
能向上が図れない。たとえば、図２４に示すＣＭＯＳイ
ンバータにおいて、電源電圧Ｖｃｃが５Ｖで、ｎチャネ
ルＭＯＳトランジスタＮＴのしきい値電圧Ｖｔｈが１Ｖ
とすると、入力信号ＩＮが０Ｖから１Ｖ以上となったと
きに、大きなドレイン電流が生じ、負荷容量Ｃの放電が
始まる。このとき、しきい値電圧Ｖｔｈを同じ値にした
ままで電源電圧Ｖｃｃをたとえば３Ｖに低下させた場合
においても同様、入力信号ＩＮが１Ｖ以上となったとき
でないとｎチャネルＭＯＳトランジスタＮＴをオン状態
として大きな電流で負荷容量Ｃを放電することはできな
い。すなわち、電源電圧Ｖｃｃが５Ｖの場合入力信号Ｉ
Ｎの振幅の１／５の時点で容量負荷の放電が生じるのに
対し、電源電圧Ｖｃｃが３Ｖの場合、入力信号ＩＮの振
幅の１／３の時点で容量負荷Ｃの放電が始まる。したが
って入出力応答特性が悪化し、高速動作を保証すること
ができなくなる。そこで、しきい値電圧の絶対値Ｖｔｈ
は電源電圧と同様スケーリングする必要が生じる。

【０００８】しかしながら、図２５に示すように、しき
い値電圧ＶＴ１をしきい値電圧ＶＴ０に低下させた場
合、サブスレッショルド電流特性は、直線Ｉから直線Ｉ
Ｉへ移行する。したがって、ゲート電圧が０Ｖ（Ｖｓｓ
レベル）となったときのサブスレッショルド電流がＩＬ
１からＩＬ０に上昇し、消費電流が増加するため、しき
い値電圧の絶対値Ｖｔｈを電源電圧と同様にスケールダ
ウンすることができなくなり、動作特性、特に高速動作
特性を実現するのが困難になることが予想される。

【０００９】そこで、高速動作特性を損なうことなくサ
ブスレッショルド電流を抑制するための構成が、１９９
３シンポジウム・オン・ＶＬＳＩ・サーキット、ダイジ
ェスト・オブ・テクニカル・ペーパーズの第４７頁ない
し第４８頁および第８３頁ないし第８４頁それぞれにお
いて堀内等および高島等により開示されている。

【００１０】図２６は、上述の文献において堀内等が示
す電源線の構成を示す図である。図２６においては、Ｃ
ＭＯＳ回路として、ｎ個の縦続接続されたＣＭＯＳイン
バータｆ１〜ｆｎを一例として示す。インバータｆ１〜
ｆ４の各々は、図２４に示す構成と同じ構成を備える。

【００１１】一方の動作電源電圧を供給する経路におい
ては、電源電圧Ｖｃｃを受ける第１の電源ノード９１０
に第１の電源線９１１が接続され、この第１の電源線９
１１と平行に第２の電源線９１２が配置される。第１の
電源線９１１と第２の電源線９１２とは高抵抗Ｒａによ
り接続される。この抵抗Ｒａと並列に、第１の電源線９
１１と第２の電源線９１２とを制御信号φｃに応答して
選択的に接続するｐチャネルＭＯＳトランジスタＱ１が
設けられる。第１の電源線９１１と第２の電源線９１２
の間には、また第２の電源線９１２の電位を安定化する
ための比較的大きな容量を有するキャパシタＣａが設け
られる。

【００１２】他方電源電圧Ｖｓｓ（接地電位：０Ｖ）の
伝達経路においては、この他方電源電圧（以下、単に接
地電圧と称す）Ｖｓｓを受ける第２の電源ノード９２０
に接続される第３の電源線９２１と、この第３の電源線
９２１と平行に配置される第４の電源線９２２を含む。
第３の電源線９２１と第４の電源線９２２の間には、高
抵抗Ｒｂが設けられ、この抵抗Ｒｂと並列に、制御信号
φｓに応答して選択的に第３の電源線９２１と第４の電
源線９２２を接続するｎチャネルＭＯＳトランジスタＱ
２が設けられる。また、第３の電源線９２１と第４の電
源線９２２の間には、この第４の電源線９２２の電位を
安定化するための大きな容量を有するキャパシタＣｂが
設けられる。

【００１３】奇数段のインバータｆ１、ｆ３、…は、そ
の一方動作電源ノード（高電位を受ける電源ノード）が
第１の電源線９１１に接続され、他方電源ノード（低電
位を受ける電源ノード）が第４の電源線９２２に接続さ
れる。偶数段のインバータｆ２、…は、その一方動作電
源ノードが第２の電源線９１２に接続され、他方電源ノ
ードが第３の電源線９２１に接続される。次に動作につ
いて説明する。

【００１４】ＤＲＡＭにおいては、スタンバイ時におい
ては、その信号の状態は予め予測可能である。またその
出力信号の状態も同様予測可能である。図２６に示す構
成では、入力信号ＩＮがスタンバイ時にローレベルとな
り、アクティブサイクル時にハイレベルとなる。スタン
バイサイクル時には、制御信号φｃがハイレベル、制御
信号φｓがローレベルとされ、ＭＯＳトランジスタＱ１
およびＱ２はともにオフ状態とされる。この状態におい
ては、電源線９１１および９１２は高抵抗Ｒａを介して
接続され、電源線９２１および９２２も高抵抗Ｒｂを介
して接続される。電源線９１２の電位ＶＣＬは、 ＶＣＬ＝Ｖｃｃ−Ｉａ・Ｒａ となり、電源線９２２の電圧ＶＳＬは、 ＶＳＬ＝Ｖｓｓ＋Ｉｂ・Ｒｂ となる。ここで、ＩａおよびＩｂは抵抗ＲａおよびＲｂ
をそれぞれ流れる電流を示す。入力信号ＩＮは、今、接
地電位Ｖｓｓレベルである。インバータｆ１において
は、ｐチャネルＭＯＳトランジスタＰＴがオン状態であ
り、出力ノードを電源線９１１上の電源電位Ｖｃｃレベ
ルに充電している。一方、ｎチャネルＭＯＳトランジス
タＮＴは、そのソース電位（電源ノード９０２の電位）
が中間電位ＶＳＬであり、接地電位Ｖｓｓよりも高い電
位レベルに設定される。したがって、このｎチャネルＭ
ＯＳトランジスタＮＴは、そのゲート−ソース間電圧が
負電圧となり、図２５に示すように、サブスレッショル
ド電流はゲート−ソース間電圧が−ＶＳＬのときのサブ
スレッショルド電流ＩＬ２となり、電源ノード９０２の
電位が接地電位Ｖｓｓのときに流れるサブスレッショル
ド電流ＩＬ１よりも小さくされる。ここで、ＭＯＳトラ
ンジスタの動作特性については図２５に示す直線Ｉに従
って説明する。またｎチャネルＭＯＳトランジスタのオ
ン／オフ状態は、そのゲート−ソース間電圧がしきい値
電圧よりも高くなったときをオン状態として示し、その
ゲート−ソース間電圧がしきい値電圧よりも小さくなっ
たときはオフ状態として示す。ＰチャネルＭＯＳトラン
ジスタの場合は逆である。

【００１５】インバータｆ２においては、その入力信号
／ＩＮ（インバータｆ１の出力信号）が電源電位Ｖｃｃ
レベルのハイレベルである。したがって、インバータｆ
２においては、ｐチャネルＭＯＳトランジスタがオフ状
態、ｎチャネルＭＯＳトランジスタがオン状態となる。
ｐチャネルＭＯＳトランジスタは、そのソースが電源線
９１２に接続されており、電圧ＶＣＬを受けている。し
たがって、インバータｆ２において、ｐチャネルＭＯＳ
トランジスタのゲート電位はそのソース電位よりも高く
なり、ｎチャネルＭＯＳトランジスタの場合と同様サブ
スレッショルド電流も抑制される。後段のインバータｆ
３〜ｆｎにおいても同様である。したがってスタンバイ
時においてインバータｆ１〜ｆｎにおけるサブスレッシ
ョルド電流が抑制され、スタンバイ電流が低減される。

【００１６】アクティブサイクルが始まると、制御信号
φｃがローレベル、制御信号φｓがハイレベルとされ、
ＭＯＳトランジスタＱ１およびＱ２はともにオン状態と
される。ＭＯＳトランジスタＱ１およびＱ２は、大きな
チャネル幅Ｗを有しており、インバータｆ１〜ｆｎに対
し十分に充放電電流を供給することができる。この状態
においては、電源線９１２および９２２の電位はそれぞ
れ電源電位Ｖｃｃおよび接地電位Ｖｓｓレベルとなる。
これにより、アクティブサイクル時において入力信号Ｉ
Ｎに従ってその出力信号ＯＵＴも確定状態とされる。

【００１７】

【発明が解決しようとする課題】図２７に、図２６に示
す回路の動作波形および電源線を流れる電流を示す。図
２７に示すように、スタンバイサイクルにおいては、信
号φｓおよびφｃに応答してＭＯＳトランジスタＱ１お
よびＱ２がともにオフ状態であり、電源線９１２上の電
圧ＶＣＬおよび電源線９２２上の電圧ＶＳＬはそれぞれ
電源電圧Ｖｃｃおよび接地電位Ｖｓｓ（０Ｖ）の間の中
間電位となる。この状態においてインバータｆ１〜ｆ４
においてサブスレッショルド領域のＭＯＳトランジスタ
（オフ状態のＭＯＳトランジスタ）はより強いオフ状態
とされ、サブスレッショルド電流は低減される。

【００１８】アクティブサイクルにおいては、制御信号
φｓおよびφｃがそれぞれハイレベルおよびローレベル
とされ、ＭＯＳトランジスタＱ１およびＱ２はオン状態
となり、電源線９１２上の電圧ＶＣＬは電源電位Ｖｃｃ
に等しくなり、また電源線９２２上の電圧ＶＳＬは接地
電位Ｖｓｓに等しくなる。アクティブサイクルの開始時
には、電源線９１２を充電するために電源電流Ｉｃｃが
流れ（ＶＣＬ充電電流）、次いで入力信号ＩＮが変化す
ると、応じてインバータｆ１〜ｆｎが動作し、その信号
レベルを変化するために充放電電流が生じ、比較的大き
な動作電流が生じる。

【００１９】スタンバイサイクルからアクティブサイク
ルへの移行時において、トランジスタＱ１およびＱ２は
オン状態とされて電圧ＶＣＬおよびＶＳＬの電源電位Ｖ
ｃｃおよび接地電位Ｖｓｓにそれぞれ等しくされる。電
源線９１２および９２２には、配線容量が存在しまたは
それに接続されるトランジスタによる寄生容量（トラン
ジスタの接合容量）が付随しており、電源線９１２およ
び９２２の電圧ＶＣＬおよびＶＳＬがそれぞれ電源電位
Ｖｃｃおよび接地電位Ｖｓｓに復帰するまでにある期間
が必要とされる。スタンバイ電流を小さくするために、
電圧ＶＣＬと電源電位Ｖｃｃとの差および電圧ＶＳＬと
接地電位Ｖｓｓとの差が大きくされた場合には、電源線
９１２および９２２の電圧ＶＣＬおよびＶＳＬはそれぞ
れ所定の電位ＶｃｃおよびＶｓｓに復帰するまでの時間
が長くなる。このとき電源線９１２および９２２に接続
される回路（インバータｆ１〜ｆｎ）が動作した場合、
これらのメイン電源線の電圧レベルが不安定となり、こ
れらの回路の動作速度が遅くなり（一般に、ＭＯＳトラ
ンジスタの動作速度はそのゲート電圧および電源電圧の
関数として与えられる）、所望の条件を満足する動作特
性が得られず、信号伝播遅延が大きくなる。したがっ
て、電源線９２１および９２２の電圧ＶＣＬおよびＶＳ
Ｌが電源電位Ｖｃｃおよび接地電位Ｖｓｓに復帰した後
に、電源線９１２および９２２から動作電源電圧を受け
る回路を動作させる必要がある。したがって、この場
合、電源線９１２および９２２に接続される回路の動作
開始タイミングが遅くなり、ＤＲＡＭの場合、そのアク
セス時間が長くなるという問題が生じる。

【００２０】それゆえに、この発明の目的は、低消費電
流で高速動作する半導体集積回路装置を提供することで
ある。

【００２１】この発明の他の目的は、動作速度に悪影響
を及ぼすことなくスタンバイサイクルにおける消費電流
を十分に抑制することのできる半導体集積回路装置を提
供することである。

【００２２】この発明のさらに他の目的は、アクセス時
間の増大をもたらすことなくスタンバイサイクルにおけ
る消費電流を十分に抑制することのできる半導体集積回
路装置を提供することである。

【００２３】

【課題を解決するための手段】請求項１に係る半導体集
積回路装置は、第１の電源電圧を伝達する第１のメイン
電源線と、第１のサブ電源線と、動作サイクル規定信号
に応答して、この第１のメイン電源線と第１のサブ電源
線とを電気的に接続する第１のスイッチングトランジス
タと、第１のサブ電源線上の電圧と基準電圧とを差動的
に増幅する第１の差動増幅手段と、この第１の差動増幅
手段の出力信号に応答して、第１のメイン電源線と第１
のサブ電源線の間に電流が流れる経路を形成する第２の
スイッチングトランジスタと、第１のサブ電源線上の電
圧を動作電源電圧として動作し、与えられた入力信号に
所定の論理処理を施して出力する論理ゲートを備える。

【００２４】請求項２に係る半導体集積回路装置は、第
１の電源電圧を伝達するメイン電源線と、サブ電源線
と、動作サイクル規定信号に応答して、このメイン電源
線とサブ電源線とを電気的に接続するスイッチングトラ
ンジスタと、その一方導通ノードがメイン電源線に接続
され、かつその他方導通ノードがサブ電源線に接続され
かつその制御電極が高電位から低電位側へ向かうダイオ
ードを形成する様にメイン電源線およびサブ電源線の一
方に接続される絶縁ゲート型電界効果トランジスタと、
サブ電源線上の電圧を一方動作電源電圧として動作し、
与えられた入力信号に所定の論理処理を施して出力する
論理ゲートと、絶縁ゲート型電界効果トランジスタのバ
ックゲートに基準電圧を印加する基準電圧発生回路とを
備える。

【００２５】好ましくは、基準電圧発生回路は、その基
準電圧のレベルを調節する手段を含む。

【００２６】また好ましくは、基準電圧発生回路は、特
定の動作モードを指定する特定動作モード指定信号に応
答して、その基準電圧の電圧レベルを変更する手段を含
む。

【００２７】また好ましくは、行および列のマトリック
ス状に配列される複数のメモリセルを有するメモリセル
アレイと、このメモリセルアレイの不良メモリセルの行
または列のアドレス特定する不良アドレスを記憶する溶
断可能なリンク素子を含むプログラム回路と、そのプロ
グラム回路の溶断可能なリンク素子と同じ材料で構成さ
れるプログラム素子を含み、基準電圧の電圧レベルを調
整するレベル調整回路をさらに備える。

【００２８】また好ましくは、行および列のマトリック
ス状に配列される複数のメモリセルを含むメモリセルア
レイと、電源電圧線上の電圧を一方動作電源電圧として
動作し、動作サイクル規定信号、データ入出力モード指
定信号およびアドレス信号を含む外部信号をバッファ処
理して内部信号を生成する入力バッファとをさらに備え
る。論理ゲートは、好ましくは、この入力バッファから
の内部信号に含まれる行アドレス信号をデコードしてメ
モリセルアレイの行を指定する行指定信号を発生する行
デコード回路を含む。

【００２９】また好ましくは、第２のサブ電源線と、メ
イン電源線と第２のサブ電源線とを動作サイクル規定信
号に応答して電気的に接続する第３のスイッチングトラ
ンジスタと、基準電圧発生手段からの、第１の基準電圧
と異なる電圧レベルの第２の基準電圧と第２のサブ電源
線上の電圧とを差動増幅する第２の差動増幅回路と、こ
の第２の差動増幅回路の出力信号に応答して、メイン電
源線と第２のサブ電源線との間に電流が流れる経路を形
成する第４のスイッチングトランジスタを備える。

【００３０】また好ましくは、第２のサブ電源線と、動
作サイクル規定信号に応答してこの第２のサブ電源線と
メイン電源線とを電気的に接続する第２のスイッチング
トランジスタと、基準電圧発生手段からの先の基準電圧
と異なる電圧レベルの第２の基準電圧を受けるバックゲ
ートと、その一方導通ノードがメイン電源線に接続さ
れ、その他方導通ノードが第２のサブ電源線に接続され
かつその制御電極ノードが高電位から低電位側へ向かう
ダイオードを形成する様にメイン電源線およびサブ電源
線の一方に接続される第２の絶縁ゲート型電界効果トラ
ンジスタと、第２のサブ電源線上の電圧を一方動作電源
電圧として動作し、与えられた入力信号に所定の論理処
理を施して出力する第２の論理ゲートをさらに備える。

【００３１】請求項９に係る半導体集積回路装置は、所
定のレベルの電源電圧を伝達するメイン電源線と、サブ
電源線と、動作サイクル規定信号に応答して、前記メイ
ン電源線と前記サブ電源線とを電気的に接続するスイッ
チング素子と、前記スイッチング素子の非導通時、前記
サブ電源線を前記電源電圧と異なる電圧レベルに維持す
るための電圧設定手段と、前記メイン電源線上の電源電
圧をバックゲートに受けかつその一方導通ノードが前記
サブ電源線上の電圧を受ける様に接続される絶縁ゲート
型電界効果トランジスタを含み、与えられた信号に所定
の処理を施して出力する論理ゲートを含む。

【００３２】

【作用】請求項１の半導体集積回路装置において、第２
のスイッチングトランジスタは、その電源線上の電圧レ
ベルを基準電圧レベルに維持し、それにより安定に所望
の電圧レベルにサブ電源線を維持する。

【００３３】請求項２の半導体集積回路装置において、
絶縁ゲート型電界効果トランジスタのバックゲートに基
準電圧が印加されており、この絶縁ゲート型電界効果ト
ランジスタのしきい値電圧を製造パラメータのばらつき
にかかわらずほぼ一定値に維持することができ、このダ
イオード接続された絶縁ゲート型電界効果トランジスタ
により安定に所望の電圧レベルにサブ電源線を維持する
ことができる。

【００３４】また、基準電圧調整手段により基準電圧を
調整することにより、サブ電源線の電圧のメイン電源線
上の電源電圧への復帰時間およびスタンバイサイクル時
における消費電流を最適化することができる。

【００３５】特定モード指示信号により基準電圧を変更
することにより、たとえばデータ保持モードのような特
殊モード時においてスタンバイ電流をより低減すること
が可能となり、動作モードに応じた消費電流およびサブ
電源線上の電圧を実現することができる。

【００３６】基準電圧レベル調整のためのプログラム素
子は、メモリセルアレイの不良メモリセル救済のための
冗長回路に含まれるプログラム用のリンク素子と同じ材
料とすることにより、この冗長回路の不良アドレスプロ
グラムと同じプロセスにおいて基準電圧レベル設定のた
めのプログラム素子のプログラムを行なうことができ、
基準電圧設定のためのプログラム時間を見掛け上なくす
ことができる。

【００３７】外部信号を入力する入力バッファをメイン
電源線の電圧で動作させることにより、その動作電源電
圧の所定電圧レベルへの復帰時間をなくして早いタイミ
ングで動作可能状態とし、行選択回路のような動作開始
タイミングの遅い回路は、サブ電源線からの電圧を電源
電圧として動作させることにより、サブ電源線の電圧レ
ベルのメイン電源線上の電圧レベルへの復帰時間を見掛
け上なくすことができ、スタンバイ電流の増大をもたら
すことなくアクセス時間の増大を防止することができ
る。

【００３８】サブ電源線の電圧レベルを決定する基準電
圧の電圧レベルを異ならせることにより、その入力信号
の確定タイミングが早い回路に対しては、メイン電源線
の電圧に対する差を小さくしてメイン電源線上の電圧へ
の復帰時間を短縮しておくことにより、スタンバイ電流
の増大をもたらすことがなくまた各論理ゲートの動作開
始タイミングを遅らせる必要がなく、高速動作が可能と
なる。

【００３９】請求項９に係る発明においては、論理ゲー
トに含まれる電界効果トランジスタは、バックゲートが
電源電圧を受けており、動作サイクル規定信号の非活性
化時には、一方導通ノードの電圧とバックゲートの電圧
とが異なり、バックゲート効果により、そのしきい値電
圧がサブショルド電流を低減する方向へと変化する。

【００４０】

【実施例】この発明は、動作サイクルとしてスタンバイ
サイクルとアクティブサイクルとを有し、かつスタンバ
イサイクルにおいての論理ゲートの入出力信号の論理レ
ベルが予め決定することのできる半導体集積回路に対し
適用することができる。しかしながら、以下の説明にお
いては、半導体集積回路の一例として、ダイナミック・
ランダム・アクセス・メモリのようなダイナミック型半
導体記憶装置について説明する。

【００４１】図１は、この発明の一実施例である半導体
記憶装置（ＤＲＡＭ）の全体の構成を概略的に示す図で
ある。図１において、ＤＲＡＭは、メモリセルＭＣが行
および列のマトリックス状に配列されるメモリセルアレ
イ１００と、アドレスバッファ１０２からの内部ロウア
ドレス信号（Ｘアドレス）ＲＡをデコードし、メモリセ
ルアレイ１００における対応の行（ワード線）を選択す
る行選択回路１０４と、アドレスバッファ１０２からの
内部コラムアドレス信号（Ｙアドレス）ＣＡをデコード
し、メモリセルアレイ１００における列（ビット線ＢＬ
および／ＢＬ）を選択する列選択回路１０６と、行選択
回路１０４および列選択回路１０６により選択された行
および列の交差部に対応して配置されるメモリセルに対
しデータの書込または読出を行なうための入出力回路１
０８を含む。

【００４２】図１においては、１本のワード線ＷＬと１
本のビット線ＢＬ（または／ＢＬ）の交差部に対応して
配置されるメモリセルＭＣを代表的に示す。メモリセル
アレイ１００においては、「折返しビット線構成」の場
合、列線は互いに相補な信号を伝達するビット線対ＢＬ
および／ＢＬにより構成され、１列に配列されたメモリ
セルは対応のビット線対の一方のビット線ＢＬ（または
／ＢＬ）に接続される。ワード線ＷＬには１行に配列さ
れたメモリセルＭＣが接続される。メモリセルＭＣは、
情報を記憶するメモリキャパシタＭＱと、対応のワード
線ＷＬ上の信号電位に応答してメモリキャパシタＭＱを
対応のビット線ＢＬ（または／ＢＬ）に接続するメモリ
トランジスタＭＴを含む。

【００４３】ＤＲＡＭはさらに、外部から与えられる制
御信号、すなわち、ロウアドレスストローブ信号／ＲＡ
Ｓ、コラムアドレスストローブ信号／ＣＡＳおよびライ
トイネーブル信号／ＷＥに従って様々な内部制御信号を
発生する制御回路１１０と、一方電源ノード２０に与え
られた一方電源電圧Ｖｃｃからハイレベル電源電圧ＶＣ
Ｌを生成して各回路に供給する電源電圧供給回路１２０
と、他方電源ノード（接地ノード）３０に与えられた他
方電源電圧（接地電圧）Ｖｓｓからローレベル電源電圧
ＶＳＬを生成して各回路へ供給する接地電圧供給回路１
３０とを備える。

【００４４】図１においては、電源電圧供給回路１２０
は、電源電位Ｖｃｃとハイレベル電源電圧ＶＣＬをとも
に内部の各回路へ伝達するように示される。これは、後
に説明するように、各回路に対してメイン電源線とサブ
電源線とにより電源電圧Ｖｃｃおよびハイレベル電源電
圧ＶＣＬがともに伝達されることを示すためである。同
様に、接地電圧供給回路１３０も接地電位Ｖｓｓとロー
レベル電源電圧ＶＳＬを内部回路へ伝達するように示さ
れる。

【００４５】また図１においては、電源端子２０に与え
られる電源電位Ｖｃｃおよび接地端子３０に与えられる
接地電位Ｖｓｓから高電圧Ｖｐｐおよび負電圧Ｖｂｂを
発生させるＶｐｐ発生回路２５６およびＶｂｂ発生回路
２５０が示される。Ｖｐｐ発生回路２５６からの高電圧
Ｖｐｐは、行選択回路１０４を介してメモリセルアレイ
１００における選択ワード線ＷＬ２に伝達される。これ
によりメモリセルＭＣに含まれるトランジスタＭＴのし
きい値電圧損失によるメモリキャパシタＭＱへの書込電
圧の損失を防止する。Ｖｂｂ発生回路２５０からの負電
圧Ｖｂｂは少なくともメモリアレイ１００の基板領域へ
印加される。負電圧Ｖｂｂをメモリアレイ１００の基板
領域へ印加することにより、後にも説明するがｎチャネ
ルＭＯＳトランジスタのしきい値電圧の安定化、信号配
線領域における寄生ＭＯＳトランジスタのターンオンの
防止、などを実現する。

【００４６】制御回路１１０の構成は後に詳細に説明す
るが、行選択動作に関連する制御信号を発生する回路
と、列選択動作に関連する制御信号を発生する回路とを
含む。ロウアドレスストローブ信号／ＲＡＳは、ＤＲＡ
Ｍの動作サイクル、すなわち、外部アクセス待機状態の
スタンバイサイクルと外部アクセスが行なわれるアクテ
ィブサイクルとを決定するとともに、ＤＲＡＭ内の行選
択に関連する動作を開始させる。ロウアドレスストロー
ブ信号／ＲＡＳにより活性／非活性が決定される回路を
ロウ系回路と以下称する。

【００４７】コラムアドレスストローブ信号／ＣＡＳ
は、信号／ＲＡＳの活性化時（Ｌレベル）においてＤＲ
ＡＭの列選択に関連する動作（データ入出力動作を含
む）を開始させる。ライトイネーブル信号／ＷＥはデー
タ書込を行なうか否かを示し、ローレベル時にデータ書
込を指定し、ハイレベル時にデータ読出を指定する。デ
ータ読出タイミングはコラムアドレスストローブ信号／
ＣＡＳの活性化により決定され、データ書込タイミング
は信号／ＷＥおよび／ＣＡＳの遅い方の活性化により決
定される。信号／ＣＡＳにより活性／非活性が決定され
る回路をコラム系回路と以下称す。出力イネーブル信号
／ＯＥが更に与えられる構成が利用されてもよい。

【００４８】電源電圧供給回路１２０および接地電圧供
給回路１３０は、その構成は後に詳細に説明するが、ロ
ウ系回路およびコラム系回路に対し別々に設けられると
ともに、電圧ＶＣＬ、ＶＳＬを伝達する電源線のインピ
ーダンス（抵抗）をＤＲＡＭの動作状態（動作サイクル
および動作期間）に応じて変更することにより、サブス
レッショルド電流を抑制する。

【００４９】次に、この図１に示すＤＲＡＭのデータ入
出力動作について簡単に図２に示す動作波形図を併せて
参照して説明する。外部ロウアドレスストローブ信号／
ＲＡＳがハイレベルの非活性時においては、ＤＲＡＭは
スタンバイサイクルにある。この状態において、メモリ
セルアレイ１００においては、ワード線ＷＬは非選択状
態のローレベルにあり、ビット線ＢＬおよび／ＢＬも中
間電位（Ｖｃｃ／２）レベルにプリチャージされてい
る。センスアンプ活性化信号ＳＯも非活性状態のローレ
ベルにある。

【００５０】図１に示していないが、ビット線対ＢＬ，
／ＢＬそれぞれに対してセンスアンプが設けられてお
り、活性化時にはこのセンスアンプは対応のビット線対
の各ビット線の電位を差動的に増幅する。入出力データ
Ｄｉｎ（およびＱ）は無効状態である。図２において
は、これはハイインピーダンス（電気的にフローティン
グ状態）Ｈｉ−Ｚとして示す。

【００５１】信号／ＲＡＳがローレベルに立下がると、
アクティブサイクルが始まり、ＤＲＡＭの内部アクセス
が行なわれる。まず、中間電位に保持されていたビット
線ＢＬおよび／ＢＬがそのプリチャージ電位でフローテ
ィング状態とされる。アドレスバッファ１０２は、制御
回路１１０の制御の下に、与えられたアドレス信号を取
込み内部ロウアドレス信号ＲＡを発生する。行選択回路
１０４がこの内部ロウアドレス信号ＲＡをデコードし、
アドレス指定された行に対応して設けられたワード線の
電位をハイレベルに立上げる。選択されたワード線ＷＬ
に接続されるメモリセルの保持するデータ（メモリキャ
パシタＭＱの一方電極（ストレージノード）の電位）が
対応のビット線ＢＬまたは／ＢＬへ伝達される（メモリ
トランジスタＭＴを介して）。これにより、ビット線Ｂ
Ｌまたは／ＢＬの電位が伝達されたメモリセルの保持デ
ータに従って変化する。対をなす他方のビット線／ＢＬ
またはＢＬは、プリチャージ電位（Ｖｃｃ／２）を保持
している。

【００５２】次いでセンスアンプ活性化信号ＳＯが活性
化され、図示しないセンスアンプが動作し、ビット線対
ＢＬおよび／ＢＬの電位を差動的に増幅することによ
り、メモリセルの保持データを検知増幅する。図２にお
いては、選択されたメモリセルがハイレベルデータを保
持している場合が示される。ビット線ＢＬおよび／ＢＬ
の電位がハイレベル（電源電圧Ｖｃｃレベル）およびロ
ーレベル（接地電圧Ｖｓｓレベル）に確定するとコラム
インターロック期間が終了し、コラム系回路の動作が許
可される。

【００５３】このコラム系回路の出力信号が有効とされ
る期間においては、外部コラムアドレスストローブ信号
／ＣＡＳが有効とされ、活性状態となり、ローレベルと
なる。このローレベルのコラムアドレスストローブ信号
／ＣＡＳに応答して、アドレスバッファ１０２は、アド
レス信号を取込み内部コラムアドレス信号ＣＡを発生す
る。列選択回路１０６がこの内部コラムアドレス信号Ｃ
Ａをデコードし、メモリセルアレイ１００において対応
の列（ビット線対）を選択する。入出力回路１０８は、
データ読出時においては、このコラムアドレスストロー
ブ信号／ＣＡＳの立下がりに応答して有効データＱを出
力する。データ書込時においては、ライトイネーブル信
号／ＷＥおよびコラムアドレスストローブ信号／ＣＡＳ
がともにローレベルとされると、外部書込データＤから
有効な内部書込データが生成され、選択されたメモリセ
ル（選択された行および列の交差部に配置されたメモリ
セル）へ書込まれる。

【００５４】必要なメモリセルのデータの書込／読出が
完了すると、ロウアドレスストローブ信号／ＲＡＳが非
活性状態のハイレベルへ立上がり、アクティブサイクル
が完了する。これにより、コラム系動作有効期間が完了
し、選択状態にあったワード線ＷＬが非選択状態とな
り、またセンスアンプ活性化信号ＳＯも非活性状態とさ
れ、ビット線ＢＬおよび／ＢＬがイコライズされかつ中
間電位にプリチャージされる。この後コラムアドレスス
トローブ信号／ＣＡＳが非活性状態となり、ライトイネ
ーブル信号／ＷＥもハイレベルとなると、１つのメモリ
サイクルが完了する。

【００５５】図３は、図１に示すアドレスバッファおよ
び制御回路の詳細構成を示すブロック図である。図３に
おいて、アドレスバッファ１０２は、外部から与えられ
るアドレス信号Ａｉ−Ａ０からＸアドレス（内部ロウア
ドレス信号ＲＡ）を発生するロウアドレスバッファ１０
１と、アドレス信号Ａｉ−Ａ０からＹアドレス（内部コ
ラムアドレス信号ＣＡ）を発生するコラムアドレスバッ
ファ１０３を含む。ロウアドレス信号とコラムアドレス
信号とがマルチプレクスしてアドレス信号Ａｉ−Ａ０と
して与えられる。ロウアドレスバッファ１０１およびコ
ラムアドレスバッファ１０３がそれぞれＸアドレスおよ
びＹアドレスを発生するタイミングは、制御回路１１０
からの内部制御信号により決定される。

【００５６】制御回路１１０は、外部ロウアドレススト
ローブ信号／ＲＡＳを受けて内部ＲＡＳ信号、ロウアド
レスラッチ信号ＲＡＬおよびロウアドレスイネーブル信
号ＲＡＤＥを発生する／ＲＡＳバッファ２００と、／Ｒ
ＡＳバッファ２００からの信号ＲＡＬおよびＲＡＤＥに
応答してロウアドレスバッファ１０１を活性化するロウ
アドレスコントローラ２０２と、／ＲＡＳバッファ２０
０からの内部ＲＡＳ信号に応答してワード線駆動信号Ｒ
Ｘ（後に説明する）およびセンスアンプ活性化信号ＳＯ
を発生するアレイコントローラ２０６と、アレイコント
ローラ２０６からの信号（センスアンプ活性化信号）に
応答してインターロック信号を発生するインターロック
信号発生回路２０８とを含む。インターロック信号発生
回路２０８からのインターロック信号は図２に示すイン
ターロック期間およびコラム系動作有効期間を決定し、
列選択に関連する動作をイネーブルする。

【００５７】制御回路１１０は、さらに外部コラムアド
レスストローブ信号／ＣＡＳに応答して内部ＣＡＳ信
号、コラムアドレスラッチ信号ＣＡＬおよびコラムアド
レスイネーブル信号ＣＡＤＥを発生する／ＣＡＳバッフ
ァ２１０と、外部からのライトイネーブル信号／ＷＥに
応答して内部ＷＥ信号を発生するＷＥバッファ２１２
と、／ＣＡＳバッファ２１０からの信号ＣＡＬおよびＣ
ＡＤＥに応答してコラムアドレスバッファ１０３の動作
を制御するコラムアドレスコントローラ２１４と、コラ
ムアドレスバッファ１０３からのＹアドレスの変化時点
を検出するＡＴＤ回路２１６と、／ＣＡＳバッファ２１
０からの内部ＣＡＳ信号とＡＴＤ回路２１６からのアド
レス変化検出信号ＡＴＤとに応答して図１に示す入出力
回路のデータ読出系を活性化する信号を発生するリード
コントローラ２１８と、／ＣＡＳバッファ２１０からの
内部ＣＡＳ信号と／ＷＥバッファ２１２からの内部ＷＥ
信号とＡＴＤ回路２１６からのアドレス変化検出信号Ａ
ＴＤとに従って図１に示す入出力回路のデータ書込系を
活性化する信号を発生するライトコントローラ２１９を
含む。

【００５８】ＤＲＡＭにおいては、コラムアドレス信号
が与えられてから有効データが出力されるまでのアドレ
スアクセスタイムが仕様により規定されている。したが
って、このコラムアドレス信号の変化を検知するために
ＡＴＤ回路２１６が設けられる。このＡＴＤ回路２１６
からのアドレス変化検出信号ＡＴＤに従ってコラムデコ
ーダおよびプリアンプ（後に説明する）などのコラム系
回路の動作タイミングが決定される。リードコントロー
ラ２１８は、ＡＴＤ回路２１６からのアドレス変化検出
信号ＡＴＤに従ってプリアンプイネーブル信号ＰＡＥを
発生し、信号／ＣＡＳに従って出力イネーブル信号ＯＥ
Ｍ（後に説明する）を出力する。ライトコントローラ２
１９は、／ＷＥバッファ２１２からの内部ＷＥ信号およ
びアドレス変化検出信号ＡＴＤに従って後に説明するラ
イトドライバを活性化する信号ＷＤＥを生成し、かつ／
ＣＡＳバッファ２１０からの内部ＣＡＳ信号とＡＴＤ回
路２１６からのアドレス変化検出信号ＡＴＤに従って後
に説明する入力バッファに対するデータラッチ信号ＤＩ
Ｌを出力する。

【００５９】ロウアドレスコントローラ２０２は、ロウ
アドレスラッチ信号ＲＡＬに従ってロウアドレスバッフ
ァ１０１に対しロウアドレスをラッチさせ、ロウアドレ
スイネーブル信号ＲＡＤＥに応答して内部ロウアドレス
信号（Ｘアドレス）を有効状態とする。コラムアドレス
コントローラ２１４は、コラムアドレスラッチ信号ＣＡ
Ｌが活性状態となると、コラムアドレスバッファ１０３
にアドレスラッチ動作を実行させ、次いでコラムアドレ
スイネーブル信号ＣＡＤＥが活性状態となると内部コラ
ムアドレス信号ＣＡ（Ｙアドレス）を有効状態とする。

【００６０】インターロック信号発生回路２０８からの
インターロック信号は／ＣＡＳバッファ２１０および／
ＷＥバッファ２１２へ与えられる。このインターロック
信号発生回路２０８の出力が非活性状態にあり、コラム
インターロック期間を指定している場合、／ＣＡＳバッ
ファ２１０および／ＷＥバッファ２１２の内部信号発生
動作が待機状態とされる。ＡＴＤ回路２１６は、同様、
このインターロック信号発生回路２１８からのコラムイ
ンターロック期間指定信号（非活性状態のインターロッ
ク信号）に従ってアドレス変化検出信号ＡＴＤの発生が
待機状態とされる。

【００６１】リフレッシュコントローラ２０４は、／Ｒ
ＡＳバッファ２００からの内部ＲＡＳ信号と／ＣＡＳバ
ッファ２１０からの内部ＣＡＳ信号とに従ってリフレッ
シュ動作が指定されたとき（ＣＢＲモード）、内部で所
定の時間幅を有する内部ＲＡＳ信号を発生し、リフレッ
シュに必要な動作を実行する。リフレッシュコントロー
ラ２０２は、コラムアドレスストローブ信号／ＣＡＳが
ロウアドレスストローブ信号／ＲＡＳの立上がりよりも
先に立下がったときにリフレッシュモードが指定された
と判別する。リフレッシュモードが指定されたとき、通
常、列選択動作は禁止される（内部ＣＡＳ信号および内
部ＷＥ信号の発生の禁止）。

【００６２】この図３に示す構成において、信号／ＲＡ
Ｓに関連して動作する回路すなわちロウ系回路は、／Ｒ
ＡＳバッファ２００、ロウアドレスコントローラ２０
２、リフレッシュコントローラ２０４、アレイコントロ
ーラ２０６、インターロック信号発生回路２０８および
ロウアドレスバッファ１０１である。列選択に関連する
コラム系回路は、／ＣＡＳバッファ２１０、／ＷＥバッ
ファ２１２、コラムアドレスコントローラ２１４、ＡＴ
Ｄ回路２１６、リードコントローラ２１８、ライトコン
トローラ２１９、およびコラムアドレスバッファ１０３
である。

【００６３】図４は、図１に示すメモリセルアレイ部お
よび入出力回路の詳細構成を示すブロック図である。図
４において、行選択回路１０４は、図３に示すロウアド
レスバッファ１０１から与えられるＸアドレス（内部ロ
ウアドレス信号ＲＡ）をデコードし、メモリセルアレイ
１０４における対応のワード線を選択し、アレイコント
ローラ２０６から与えられるワード線駆動信号ＲＸをこ
の選択されたワード線ＷＬ上へ伝達するロウデコーダ２
３０により構成される。メモリセルアレイ１０４に対し
ては、アレイコントローラ２０６（図３参照）から与え
られるセンスアンプ活性化信号ＳＯにより活性化され、
各列ＣＬ（ビット線対ＢＬおよび／ＢＬ）の信号電位を
差動的に増幅するセンスアンプ２３２が設けられる。

【００６４】図１に示す列選択回路１０６は、図３に示
すリードコントローラ２１８またはライトコントローラ
２１９から与えられるコラムアドレスイネーブル信号Ｃ
ＤＥに応答して活性化され、活性化時に図３に示すコラ
ムアドレスバッファ１０３から与えられるＹアドレス
（内部コラムアドレス信号ＣＡ）をデコードし、メモリ
セルアレイ１０４における対応の列を選択する信号を発
生するコラムデコーダ２３４を含む。図１に示す列選択
回路１０６は、このコラムデコーダ２３４からの列選択
信号に応答してメモリセルアレイ１０４における対応の
列をＩ／Ｏ線２３６に接続するＩＯゲートをさらに含
む。図４においては、このＩＯゲートは示していない。

【００６５】図１に示す入出力０路１０８は、図３に示
すリードコントローラ２１８から与えられるプリアンプ
イネーブル信号ＰＡＥに応答して活性化され、Ｉ／Ｏ線
２３６上の内部読出データを増幅してリードデータバス
２４５上へ伝達するプリアンプ２４０と、リードコント
ローラ２１８（図３参照）からのメインアンプ出力イネ
ーブル信号ＯＥＭに応答して活性化され、リードデータ
バス２４５上の信号を増幅して外部読出データＱを生成
して出力する出力バッファ２４２と、図３に示すライト
コントローラ２１９からの入力データラッチ信号ＤＩＬ
に応答して外部書込データＤをラッチしてライトデータ
バス２４９上に出力する入力バッファ２４４と、図３に
示すライトコントローラ２１９からのライトドライバイ
ネーブル信号ＷＤＥに応答して活性化され、ライトデー
タバス２４９上の内部書込データに従ってＩ／Ｏ線２３
６上へ内部書込データを出力するライトドライバ２４６
を含む。

【００６６】図４においては、さらに、ＤＲＡＭの基準
電圧を発生するためのＶｂｂ発生器２５０、Ｖｐｐ発生
器２５６に加えてＶｃｃ／２発生器２５５を示す。Ｖｂ
ｂ発生器２５０は、チャージポンプ動作により負電圧Ｖ
ｂｂを発生し、基板（またはウェル）領域へ与える。こ
の負電圧Ｖｂｂを基板領域へ印加することにより、以下
の効果を図る。

【００６７】（１）負電圧Ｖｂｂは、ｎチャネルＭＯＳ
トランジスタ（絶縁ゲート型電界効果トランジスタ）が
形成されるｐ型基板領域（ウェル領域）に印加される。
外部信号入力端子に与えられる信号にアンダーシュート
が生じる場合においても、この入力端子からｐ型基板領
域への電子の注入を防止し、この電子注入によるメモリ
セルデータの破壊を防止する。（２）ｎチャネルＭＯＳ
トランジスタの高不純物濃度Ｎ＋領域とＰ基板基板領域
との間に形成されるＰＮ接合容量を低減し、内部動作の
高速化を図る。（３）ｎチャネルＭＯＳトランジスタの
しきい値電圧に対する基板効果を低減し、回路動作の安
定化を図る。（４）信号配線と基板領域との間に形成さ
れる寄生ＭＯＳトランジスタの発生を抑制する。

【００６８】Ｖｃｃ／２発生器２５５は、電源電圧Ｖｃ
ｃの１／２の電位を発生する。このＶｃｃ／２発生器２
５５からの中間電位Ｖｃｃ／２は、メモリセルのキャパ
シタＭＱの他方電極（セルプレート）に与えられまたス
タンバイ時にビット線を中間電位Ｖｃｃ／２にプリチャ
ージする際に利用される。

【００６９】図４に示す構成において、ロウ系回路はロ
ウデコーダ２３０およびセンスアンプ２３２である。コ
ラム系回路は、コラムデコーダ２３４、プリアンプ２４
０、出力バッファ２４２、入力バッファ２４４、および
ライトドライバ２４６である。Ｖｂｂ発生器２５０、Ｖ
ｐｐ発生器２５６およびＶｃｃ／２発生器２５５は、ロ
ウ系信号およびコラム系信号に関わりなく常時所定の電
圧を発生する。

【００７０】図５は、図３および図４に示す制御信号の
発生シーケンスを示す図である。以下、図３ないし図５
を参照して各回路の動作について説明する。

【００７１】スタンバイサイクル時においては、外部ロ
ウアドレスストローブ信号／ＲＡＳはハイレベルにあ
る。この状態においては、内部ＲＡＳ信号、ロウアドレ
スラッチ信号ＲＡＬ、およびロウアドレスイネーブル信
号ＲＡＤＥはともに非活性状態のローレベルにある。列
選択動作を活性化するためのコラムイネーブル信号（イ
ンターロック信号）ＣＬＥも非活性状態のローレベルに
ある。また、コラムアドレスストローブ信号／ＣＡＳお
よびライトイネーブル信号／ＷＥもハイレベルにある。
コラム系の制御信号ＡＴＤ、ＰＡＥ、ＯＥＭ、ＤＩＬお
よびＷＤＥもすべて非活性状態のローレベルにある。Ｉ
／Ｏ線は、所定電位（Ｖｃｃ−Ｖｔｈ）レベルにプリチ
ャージされている。

【００７２】ロウアドレスストローブ信号／ＲＡＳがロ
ーレベルに立下がるとアクティブサイクルが始まる。こ
のロウアドレスストローブ信号／ＲＡＳの立下がりに応
答して内部ＲＡＳ信号が活性状態のハイレベルへ立上が
り、この内部ＲＡＳ信号の立上がりに応答して、ロウア
ドレスラッチ信号ＲＡＬがハイレベルに立上がる。この
ロウアドレスラッチ信号ＲＡＬの立上がりに応答して、
図３に示すロウアドレスバッファ１０１が与えられたア
ドレス信号Ａｉ−Ａ０をラッチする。次いでロウアドレ
スイネーブル信号ＲＡＤＥがハイレベルの活性状態とな
り、ロウアドレスバッファ１０１からラッチされたアド
レス信号に対応するＸアドレス（内部ロウアドレス信号
ＲＡ）が発生される。このＸアドレスに従ったメモリセ
ルアレイ１０４におけるワード線の選択および選択ワー
ド線電位のハイレベルへの立上げおよびセンスアンプ２
３２によるセンス動作が完了するまで、コラムイネーブ
ル信号ＣＬＥは非活性状態のローレベルにある。

【００７３】ロウ系回路の動作がすべて完了し、センス
アンプ２３２が選択されたワード線に接続されるメモリ
セルのデータを検知し増幅しかつラッチした後、コラム
イネーブル信号ＣＬＥが活性状態のハイレベルに立上が
る。このコラムイネーブル信号ＣＬＥのハイレベルへの
立上がりによりコラムインターロック期間が終了し、コ
ラム系有効期間が始まる。

【００７４】コラム系有効期間において、コラムアドレ
スストローブ信号／ＣＡＳが立下がり、コラムアドレス
ラッチ信号ＣＡＬおよびコラムアドレスイネーブル信号
ＣＡＤＥが順次ハイレベルとされ、コラムアドレスバッ
ファ１０３からＹアドレス（内部コラムアドレス信号Ｃ
Ａ）が発生される。このコラムアドレスバッファ１０３
からのＹアドレスに従ってＡＴＤ回路２１６からアドレ
ス変化検出信号ＡＴＤが発生され、このアドレス変化検
出信号ＡＴＤに従ってリードコントローラ２１８または
ライトコントローラ２１９からコラムデコーダイネーブ
ル信号ＣＤＥが発生される。図５においては、図面を簡
略化するためコラムアドレスラッチ信号ＣＡＬ、コラム
アドレスイネーブル信号ＣＡＤＥおよびコラムデコーダ
イネーブル信号ＣＤＥは示していない。コラムアドレス
ラッチ信号ＣＡＬおよびコラムアドレスイネーブル信号
ＣＡＤＥがコラムアドレスストローブ信号／ＣＡＳに従
って発生された内部ＣＡＳ信号に応答して発生され、コ
ラムデコーダイネーブル信号ＣＤＥは、アドレス変化検
出信号ＡＴＤの立上がりに応答して発生される。

【００７５】コラムデコーダイネーブル信号ＣＤＥに応
答して、コラムデコーダ２３４がＹアドレスのデコード
動作を行ない、Ｙアドレスに対応するメモリセルアレイ
１０４における列を選択する。これによりＩ／Ｏ線２３
６に選択された列上に伝達されたメモリセルデータが伝
達され、Ｉ／Ｏ線２３６の電位が変化する。Ｉ／Ｏ線２
３６はコラムデコーダイネーブル信号ＣＤＥに応答して
プリチャージ状態から解放され電気的にフローティング
状態に設定される。

【００７６】次いでこのアドレス変化検出信号ＡＴＤの
立下がりに応答してプリアンプイネーブル信号ＰＡＥが
ハイレベルへ立上がり、プリアンプ２４０が活性化さ
れ、Ｉ／Ｏ線２３６上に現われた信号を増幅してリード
データバス２４５上へ伝達する。リードコントローラ２
１８からのメインアンプ出力イネーブル信号ＯＥＭがハ
イレベルへ立上がり、出力バッファ２４２が活性化さ
れ、このリードデータバス２４５上のデータを増幅して
外部データＱを生成して出力する。

【００７７】一方、データ書込時においては、信号／Ｃ
ＡＳおよび／ＷＥに応答して入力データラッチ信号ＤＩ
Ｌがハイレベルに立上がり、入力バッファ２４４が外部
書込データＤをラッチし、ライトデータバス２４９上に
伝達する。次いで信号／ＷＥおよび／ＣＡＳに応答して
ライトドライバイネーブル信号ＷＤＥが所定期間ハイレ
ベルに立上がり、ライトドライバ２４６が活性化され、
ライトデータバス２４９上のデータから内部書込データ
を生成してＩ／Ｏ線２３６上に伝達する。

【００７８】コラムアドレスストローブ信号／ＣＡＳが
ハイレベルへ立上がると、１つのメモリセルに対するデ
ータの書込／読出サイクルが完了し、信号ＯＥＭおよび
ＤＩＬがローレベルへ立下がり、またＩ／Ｏ線２３６も
プリチャージ電位に復帰する。

【００７９】一方、外部ロウアドレスストローブ信号／
ＲＡＳがハイレベルへ立上がるとアクティブサイクルが
完了し、この外部ロウアドレスストローブ信号／ＲＡＳ
の立上がりに応答してロウアドレスイネーブル信号ＲＡ
ＤＥおよびコラムイネーブル信号ＣＡＤＥがともに非活
性状態のローレベルとなる。次いで内部ＲＡＳ信号およ
びロウアドレスラッチ信号ＲＡＬがローレベルとなる。
外部ロウアドレスストローブ信号／ＲＡＳのハイレベル
への立上がりから内部ＲＡＳ信号のローレベルへの立下
がりまでの期間の間にロウ系の制御信号がすべて初期状
態に復帰する。コラム系有効期間においては、ロウ系制
御信号はすべて一定の状態を維持する。コラム系制御信
号はコラムインターロック期間は初期状態を維持し、コ
ラム系有効期間において変化する。すなわち、ＤＲＡＭ
においては、ロウ系制御信号およびコラム系制御信号は
ともにある動作期間における論理レベルは予測可能であ
り、また、あるシーケンスに従って順次活性化される。

【００８０】［実施例１］図６は、この発明の第１の実
施例である半導体集積回路装置の構成を示す図である。
図６においては、図３および図４に示す周辺回路に含ま
れる回路を、インバータｆ１、ｆ２およびｆ３より代表
的に示す。インバータｆ１〜ｆ３の各々は、ｐチャネル
ＭＯＳトランジスタＰＴとｎチャネルＭＯＳトランジス
タＮＴを含み、ＣＭＯＳインバータの構成を備える。

【００８１】インバータｆ１〜ｆ３に動作電源電圧を印
加するために、電源ノード２０に与えられる電源電圧Ｖ
ｃｃを伝達する第１のメイン電源電圧伝達線１と、この
第１のメイン電源電圧伝達線と平行に配設される第１の
サブ電源電圧伝達線２と、接地ノード３０へ与えられる
接地電位３０を伝達する第２のメイン電源電圧伝達線３
と、第２のメイン電源電圧伝達線３と平行に配設される
第２のサブ電源電圧伝達線４が設けられる。以下の説明
においては、第１のメイン電源電圧伝達線１を、単にメ
イン電源線１と称し、第１のサブ電源電圧伝達線２を、
サブ電源線２と称し、また第２のメイン電源電圧伝達線
３をメイン接地線３と称し、第２のサブ電源電圧伝達線
４をサブ接地線４と称する。

【００８２】インバータｆ１は、サブ電源線２とメイン
接地線３上の電圧ＶＣＬおよびＶｓｓを両動作電源電圧
として動作し、インバータｆ２は、メイン電源線１上の
電圧Ｖｃｃとサブ接地線４上の電圧ＶＳＬを両動作電源
電圧として動作し、インバータｆ３は、サブ電源線２上
の電圧ＶＣＬとメイン接地線３上の電圧Ｖｓｓを両動作
電源電圧として動作する。

【００８３】インバータｆ１〜ｆ３各々のｐチャネルＭ
ＯＳトランジスタＰＴのバックゲートへはメイン電源線
１上の電圧Ｖｃｃが印加され、インバータｆ１〜ｆ３各
々のｎチャネルＭＯＳトランジスタＮＴのバックゲート
へはメイン接地線３上の電圧Ｖｓｓが印加される。サブ
電源線２およびサブ接地線４をこれらのＭＯＳトランジ
スタＰＴおよびＮＴのバックゲートに結合させた場合
の、基板接合容量によるサブ電源線２およびサブ接地線
４の寄生容量の増加による電圧ＶＣＬおよびＶＳＬの変
化速度の低下を防止する。また、電圧ＶＳＬが上昇した
とき、ｎチャネルＭＯＳトランジスタＮＴのソース電位
がバックゲート電位より高くなり、実効的にＭＯＳトラ
ンジスタＮＴのしきい値電圧を高くしてサブスレッショ
ルド電流を低減する。ｐチャネルＭＯＳトランジスタＰ
Ｔについても、同様、スタンバイサイクル時にはソース
電位がバックゲート電位よりも低くなり、そのしきい値
がより負となり、サブスレッショルド電流を低減する。

【００８４】トランジスタＱ１〜Ｑ３については、ソー
スとバックゲートとを同一電位としてバックゲート効果
をなくしてしきい値電圧を一定として、スイッチング特
性の変動を防止する。

【００８５】メイン電源線１とサブ電源線２の間に、動
作サイクル規定信号／φに応答して導通し、メイン電源
線１とサブ電源線２とを電気的に接続するｐチャネルＭ
ＯＳトランジスタＱ１が設けられ、サブ接地線４とメイ
ン接地線３の間に、動作サイクル規定信号φに応答して
導通し、メイン接地線３とサブ接地線４を電気的に接続
するｎチャネルＭＯＳトランジスタＱ２が設けられる。

【００８６】さらに、メイン電源線１とサブ電源線２に
対し、このサブ電源線２上の電圧と基準電圧発生回路１
０からの基準電圧Ｖｒｅｆ１を差動的に増幅する差動増
幅器５と、この差動増幅器５の出力信号に従ってメイン
電源線１からサブ電源線２へ電流を供給するｐチャネル
ＭＯＳトランジスタＱ３が設けられる。差動増幅器５
は、その正入力にサブ電源線２上の電圧を受け、その負
入力に基準電圧発生回路１０からの基準電圧Ｖｒｅｆ１
を受ける。

【００８７】メイン接地線３とサブ接地線４に対し、ま
た、サブ接地線４上の電圧ＶＳＬと基準電圧発生回路１
０からの基準電圧Ｖｒｅｆ２を差動的に増幅する第２の
差動増幅器６と、この作動増幅器６の出力信号に応答し
てサブ接地線４からメイン接地線３へ電流を送出するｎ
チャネルＭＯＳトランジスタＱ４が設けられる。差動増
幅器６は、その正入力にサブ接地線４上の電圧ＶＳＬを
受け、その負入力に基準電圧Ｖｒｅｆ２を受ける。

【００８８】次にこの図６に示す回路の動作をその動作
波形である図７を参照して説明する。

【００８９】基準電圧Ｖｒｅｆ１は、電源電圧Ｖｃｃに
近い電圧レベルであり、基準電圧Ｖｒｅｆ２は、接地電
位Ｖｓｓに近い電圧レベルである。スタンバイサイクル
時において、動作サイクル規定信号／φが電源電圧Ｖｃ
ｃレベルのＨレベル、動作サイクル規定信号φが接地電
圧ＶｓｓレベルのＬレベルにある。この状態において
は、ＭＯＳトランジスタＱ１およびＱ２はともに導通状
態（オフ状態）にある（図７（Ａ）参照）。この状態に
おいて、サブ電源線２上の電源電圧Ｖｃｃが基準電圧Ｖ
ｒｅｆ１よりも高い場合には、差動増幅器５の出力信号
は電源電位ＶｃｃレベルのＨレベルであり、ＭＯＳトラ
ンジスタＱ３はオフ状態とされる（図７（Ｂ））。また
一方、サブ電源線２上の電圧ＶＣＬが基準電圧Ｖｒｅｆ
１よりも小さくなると、この差動増幅器５の出力信号が
Ｌレベルとなり、ＭＯＳトランジスタＱ３がオン状態と
なり、メイン電源線１からサブ電源線２へ電流を供給す
る。このメイン電源線２上の電圧が再びＶＣＬに到達す
ると、このＭＯＳトランジスタＱ３は差動増幅器５の出
力信号によりオフ状態とされる。ここで図７（Ｂ）にお
いては、サブ電源線２、差動増幅器５およびＭＯＳトラ
ンジスタＱ３のフィードバック経路による応答の遅れが
少し生じているように示される。したがって、このサブ
電源線２上のＶＣＬは、スタンバイサイクル時におい
て、ＭＯＳトランジスタＱ３および差動増幅器５により
ほぼ電源電位Ｖｃｃレベルよりも低い基準電圧Ｖｒｅｆ
１の電圧レベルに保持される。

【００９０】一方、図７（Ｃ）に示すように、サブ接地
線上の電圧ＶＳＬが基準電圧Ｖｒｅｆ２よりも低い場合
には、差動増幅器６の出力信号が接地電位Ｖｓｓレベル
のＬレベルとなり、ＭＯＳトランジスタＱ４はオフ状態
とされる。一方、この電圧ＶＳＬが基準電圧Ｖｒｅｆ２
よりも高くなると、差動増幅器６の出力信号もＨレベル
へ上昇し、ＭＯＳトランジスタＱ４はオン状態とされ、
このサブ接地線４からメイン接地線３へ電流を引抜き、
このサブ接地線４上の電圧ＶＳＬの電圧レベルを低下さ
せる。一方、電圧ＶＳＬが基準電圧Ｖｒｅｆ２以下とな
ると、ＭＯＳトランジスタＱ４はオフ状態とされる。し
たがってこのサブ接地線４上の電圧ＶＳＬは基準電圧Ｖ
ｒｅｆ２の電圧レベルに維持される。

【００９１】スタンバイサイクルにおいて入力信号ＩＮ
はＨレベルである。この状態においてインバータｆ１の
ｐチャネルＭＯＳトランジスタＰＴは、そのゲート電圧
がＶｃｃレベル、ソース電位が電圧ＶＣＬ（＝Ｖｒｅｆ
１）であり、ｐチャネルＭＯＳトランジスタＰＴのゲー
ト−ソース間電圧は負電圧となっており、またバックゲ
ートは電圧Ｖｃｃが与えられており、これによりｐチャ
ネルＭＯＳトランジスタＰＴがより強いオフ状態とさ
れ、図２５に示されるように、そのサブスレッショルド
電流が十分に低減される。

【００９２】インバータｆ２に対しては、インバータｆ
１からそのｎチャネルＭＯＳトランジスタＮＴにより接
地電位ＶｓｓレベルのＬレベルの信号が与えられる。こ
のとき、インバータｆ２においては、ｎチャネルＭＯＳ
トランジスタＮＴが、そのゲート電圧が接地電位Ｖｓｓ
レベル、ソース電圧が電圧ＶＳＬ（Ｖｒｅｆ２）であ
り、ゲート−ソース間電圧が負電圧となり、またバック
ゲートの電位が電圧Ｖｓｓレベルであり、より強くオフ
状態とされ、図２５に示す図から明らかなように、その
サブスレッショルド電流が大幅に低減される。

【００９３】インバータｆ３においても、インバータｆ
２のｐチャネルＭＯＳトランジスタＰＴから電源電位Ｖ
ｃｃレベルのＨレベルの信号が与えられ、インバータｆ
３のｐチャネルＭＯＳトランジスタＰＴが、バックゲー
ト電位の効果と合わせてより強いオフ状態とされ、その
サブスレッショルド電流が低減される。ｎチャネルＭＯ
ＳトランジスタＮＴは、オン状態となり、その出力ノー
ドＯＵＴを接地電位ＶｓｓレベルのＬレベルに放電する
とオフ状態とされる。したがって、インバータ列ｆ１〜
ｆ３において、サブスレッショルド電流域で動作するＭ
ＯＳトランジスタのゲート−ソース間電圧はすべて負電
圧とされており（ｎＭＯＳトランジスタについて）、強
いオフ状態とされ、これによりサブスレッショルド電流
が十分に抑制される。活性領域で動作するＭＯＳトラン
ジスタは、その出力する信号の電圧レベルがソース電圧
と等しくなるとオフ状態とされる。この状態において
は、電流は流れない。したがって、この図６に示す構成
により、スタンバイサイクル時におけるサブスレッショ
ルド電流を十分に抑制することができる。

【００９４】特に、差動増幅器５および６を用いてサブ
電源線２上の電圧ＶＣＬおよびサブ接地線４上の電圧Ｖ
ＳＬを基準電圧Ｖｒｅｆ１およびＶｒｅｆ２に維持する
ことにより、従来の図２６に示すような抵抗Ｒａおよび
Ｒｂを用いる構成と異なり、製造パラメータのばらつき
の影響を受けることなく確実に所定の基準電圧Ｖｒｅｆ
１およびＶｒｅｆ２のレベルに電圧ＶＣＬおよびＶＳＬ
を設定することができ、安定にスタンバイサイクル時に
サブ電源線２およびサブ接地線４の電圧ＶＣＬおよびＶ
ＳＬを設定することができる。また基準電圧Ｖｒｅｆ１
およびＶｒｅｆ２を用いることにより、所望の電圧レベ
ルに電圧ＶＳＬおよびＶＣＬを設定することができる。

【００９５】アクティブサイクルにおいては、動作サイ
クル規定信号／φがＬレベルとされ、動作サイクル規定
信号φがＨレベルとされる。それにより、ＭＯＳトラン
ジスタＱ１およびＱ２がオン状態となり、メイン電源線
１とサブ電源線２とが電気的に接続され、またメイン接
地線３がサブ接地線４に電気的に接続される。このと
き、基準電圧Ｖｒｅｆ１と電源電圧Ｖｃｃとの差は小さ
く、また電圧ＶＣＬは差動増幅器５およびＭＯＳトラン
ジスタＱ３により安定に基準電圧Ｖｒｅｆ１の電圧レベ
ルに維持されているため、サブ電源線２は高速に所定時
間内に電源電位Ｖｃｃレベルに復帰する。同様に、基準
電圧Ｖｒｅｆ２と接地電圧Ｖｓｓの差は小さく、また電
圧ＶＳＬは差動増幅器６上およびＭＯＳトランジスタＱ
４により基準電圧Ｖｒｅｆ２の電圧レベルに安定に保持
されており、サブ接地線４の電圧ＶＳＬも高速で接地電
位Ｖｓｓの電圧レベルに復帰する。また、電圧ＶＣＬお
よびＶＳＬは、それぞれ、基準電圧Ｖｒｅｆ１およびＶ
ｒｅｆ２から電圧ＶｃｃおよびＶｓｓに復帰するため、
従来のような抵抗素子を用いる構成に比べて、製造パラ
メータのばらつきの影響を受けることなくその電圧レベ
ルが安定に保持されており、したがってスタンバイサイ
クルからアクティブサイクルへの移行時における電圧Ｖ
ＣＬおよびＶＳＬの電圧ＶｃｃおよびＶｓｓに復帰する
時間を一定とすることができ、各回路の動作開始タイミ
ングにマージンを設ける必要がなく、入力信号ＩＮを早
いタイミングで変化させることができる。

【００９６】［差動増幅器の構成］図８は、図６に示す
差動増幅器の構成の一例を示す図であり、図８（Ａ）に
図６に示す差動増幅器５の構成の一例を示し、図８
（Ｂ）に図６に示す差動増幅器６の構成の一例を示す。

【００９７】図８（Ａ）において、差動増幅器５は、電
源端子２０と内部ノードＮＤ１の間に接続されるｐチャ
ネルＭＯＳトランジスタＰＱ１と、電源端子２０と内部
ノードＮＤ２の間に接続されるｐチャネルＭＯＳトラン
ジスタＰＱ２と、内部ノードＮＤ１と内部ノードＮＤ３
の間に接続されるｎチャネルＭＯＳトランジスタＮＱ１
と、内部ノードＮＤ２と内部ノードＮＤ３の間に接続さ
れるｎチャネルＭＯＳトランジスタＮＱ２を含む。ＭＯ
ＳトランジスタＰＱ１およびＰＱ２のゲート電極（制御
電極ノード）はまた内部ノードＮＤ２に接続される。Ｍ
ＯＳトランジスタＮＱ１のゲート電極へ基準電圧Ｖｒｅ
ｆ１が与えられ、ＭＯＳトランジスタＮＱ２のゲート電
極がサブ電源線２に接続される。

【００９８】差動増幅器５は、さらに、内部ノードＮＤ
３と接地端子３０の間に接続される定電流源ＣＩ１を含
む。電源端子２０および接地端子３０の代わりに、メイ
ン電源線１およびメイン接地線３からそれぞれ電源電圧
Ｖｃｃおよび接地電圧Ｖｓｓが与えられてもよい。内部
ノードＮＤ１が、ｐチャネルＭＯＳトランジスタＱ３の
ゲート電極に接続される。次にこの図８（Ａ）に示す差
動増幅器５の動作について簡単に説明する。

【００９９】サブ電源線２上の電圧ＶＣＬが基準電圧Ｖ
ｒｅｆ１よりも高いときには、ＭＯＳトランジスタＮＱ
２のコンダクタンスがＭＯＳトランジスタＮＱ１のコン
ダクタンスよりも高くなり、ＭＯＳトランジスタＮＱ２
を介して流れる電流は、ＭＯＳトランジスタＮＱ１を介
して流れる電流よりも大きくなる。ＭＯＳトランジスタ
ＮＱ２およびＮＱ１へは、それぞれＭＯＳトランジスタ
ＰＱ２およびＰＱ１から電流が与えられる。ＭＯＳトラ
ンジスタＰＱ２およびＰＱ１はカレントミラー回路を構
成しており、ＭＯＳトランジスタＰＱ１およびＰＱ２の
サイズが等しい場合には、ＭＯＳトランジスタＰＱ２を
介して流れる電流と同じ大きさの電流がＭＯＳトランジ
スタＰＱ１を介して流れる。したがって、ＭＯＳトラン
ジスタＮＱ２のコンダクタンスが高くなり、応じてＭＯ
ＳトランジスタＰＱ２およびＮＱ２を介して流れる電流
が大きくなったときには、ＭＯＳトランジスタＮＱ１が
放電する電流よりも大きな電流がＭＯＳトランジスタＰ
Ｑ１を介して流れる。これにより内部ノードＮＤ１の電
位が上昇し、ＭＯＳトランジスタＱ３がオフ状態とな
る。

【０１００】サブ電源線２上の電圧ＶＣＬが基準電圧Ｖ
ｒｅｆ１よりも低くなると、逆に、ＭＯＳトランジスタ
ＮＱ２のコンダクタンスがＭＯＳトランジスタＮＱ１の
コンダクタンスよりも小さくなり、ＭＯＳトランジスタ
ＮＱ２を介して流れる電流がＭＯＳトランジスタＮＱ１
を介して流れる電流よりも小さくなる。このとき、ＭＯ
ＳトランジスタＰＱ２およびＰＱ１のカレントミラー回
路により、ＭＯＳトランジスタＮＱ１へ与えられる電流
が減少し、内部ノードＮＤ１の電位は低下する。これに
より、ＭＯＳトランジスタＱ３のコンダクタンスは大き
くなり、電源端子２０（またはメイン電源線１）からサ
ブ電源線２へトランジスタＱ３を介して電流が供給さ
れ、電圧ＶＣＬのレベルが上昇する。これら一連の動作
によりサブ電源線２の電圧ＶＣＬは、基準電圧Ｖｒｅｆ
１の電圧レベルに維持される。

【０１０１】差動増幅器６は、図８（Ｂ）に示すよう
に、電源端子２０（またはメイン電源線１）と内部ノー
ドＮＤ６の間に接続される定電流源ＣＩ２と、内部ノー
ドＮＤ６と内部ノードＮＤ４の間に接続されるｐチャネ
ルＭＯＳトランジスタＰＱ３と、内部ノードＮＤ６と内
部ノードＮＤ５の間に接続されるｐチャネルＭＯＳトラ
ンジスタＰＱ４と、内部ノードＮＤ４と接地端子３０
（またはメイン接地線３）の間に接続されるｎチャネル
ＭＯＳトランジスタＮＱ３と、内部ノードＮＤ５と接地
端子３０（またはメイン接地線３）の間に接続されるｎ
チャネルＭＯＳトランジスタＮＱ４を含む。ＭＯＳトラ
ンジスタＰＱ３はそのゲート電極に基準電圧Ｖｒｅｆ２
を受け、ＭＯＳトランジスタＰＱ５はそのゲート電極が
サブ接地線４に接続される。ＭＯＳトランジスタＮＱ３
およびＮＱ４のゲート電極は内部ノードＮＤ５に接続さ
れる。ＭＯＳトランジスタＮＱ３およびＮＱ４はカレン
トミラー回路を構成し、ＭＯＳトランジスタＮＱ３およ
びＮＱ４のサイズが等しい場合には、ＭＯＳトランジス
タＮＱ４を介して流れる電流と同じ大きさの電流がＭＯ
ＳトランジスタＮＱ３を介して流れる。次に動作につい
て簡単に説明する。

【０１０２】電圧ＶＳＬが基準電圧Ｖｒｅｆ２よりも高
いときには、ＭＯＳトランジスタＰＱ４のコンダクタン
スは、ＭＯＳトランジスタＰＱ３のコンダクタンスより
も小さくなり、ＭＯＳトランジスタＮＱ４へ与えられる
電流が低下する。一方、ＭＯＳトランジスタＰＱ３を介
して流れる電流が多くなるが、ＭＯＳトランジスタＰＱ
３は、このＭＯＳトランジスタＰＱ３から与えられる電
流をすべて放電することができず、内部ノードＮＤ４の
電圧レベルが上昇し、ＭＯＳトランジスタＱ４のコンダ
クタンスが高くなり、サブ接地線４からメイン接地線３
を介して接地ノード端子３０へ電流が流れ、電圧ＶＳＬ
の電圧レベルが低下する。

【０１０３】電圧ＶＳＬが基準電圧Ｖｒｅｆ２よりも低
い場合には、ＭＯＳトランジスタＰＱ４のコンダクタン
スがＭＯＳトランジスタＰＱ３のコンダクタンスよりも
大きくなり、大きな電流がＭＯＳトランジスタＮＱ４へ
与えられる。このときには、ＭＯＳトランジスタＰＱ３
を流れる電流は小さくされ、ＭＯＳトランジスタＮＱ３
は、このＭＯＳトランジスタＰＱ３から与えられる電流
をすべて放電し、内部ノードＮＤ４の電圧レベルが低下
し、ＭＯＳトランジスタＱ４がオフ状態とされる。これ
ら一連の動作により、サブ接地線４上の電圧ＶＳＬは基
準電圧Ｖｒｅｆ２の電圧レベルに維持される。

【０１０４】以上のように、実施例１の構成に従えば、
スタンバイサイクル時において、サブ電源線２およびサ
ブ接地線４の電圧ＶＣＬおよびＶＳＬを基準電圧Ｖｒｅ
ｆ１およびＶｒｅｆ２に設定することができ、製造パラ
メータのばらつきの影響を受けることなく、サブ電源線
２およびサブ接地線４の電圧ＶＣＬおよびＶＳＬを一定
電圧レベルに維持することができ、かつスタンバイサイ
クルからアクティブサイクルへの移行時においてサブ電
源線２およびサブ接地線４の電源電圧Ｖｃｃおよび接地
電圧Ｖｓｓへの復帰時間を所定の時間に設定することが
でき、回路の動作開始タイミングを早くすることができ
る。

【０１０５】［実施例２］図９は、図６に示す基準電圧
発生回路１０の具体的構成を示す図である。図９におい
て、基準電圧発生回路１０は、基準電圧Ｖｒｅｆ１を発
生する第１の基準電圧発生回路１２と、基準電圧Ｖｒｅ
ｆ２を発生する第２の基準電圧発生回路１４を含む。図
９において基準電圧発生回路１２および１４へは、メイ
ン電源線１およびメイン接地線３から電源電圧Ｖｃｃお
よび接地電圧Ｖｓｓが与えられるように示される。これ
は電源端子２０および接地端子３０から別の配線を介し
てそれぞれ電源電圧Ｖｃｃおよび接地電圧Ｖｓｓが与え
られる構成が利用されてもよい。

【０１０６】まず、第１の基準電圧発生回路１２の構成
および動作を説明し、次いで第２の基準電圧発生回路１
４の構成および動作を説明する。

【０１０７】第１の基準電圧発生回路１２は、メイン電
源線１と内部ノードＮＤ６の間に直列に接続される抵抗
Ｒａ、・・ＲｂおよびＲｃと、抵抗Ｒａ〜Ｒｂと並列に
接続される溶断可能な低抵抗のリンク素子ＦＬａ〜ＦＬ
ｂと、メイン電源線１と内部ノードＮＤ７の間に接続さ
れ、そのゲート電極が内部ノードＮＤ６に接続されるｐ
チャネルＭＯＳトランジスタＰＱ５と、内部ノードＮＤ
６およびＮＤ８の間に接続され、そのゲート電極が内部
ノードＮＤ７に接続されるｐチャネルＭＯＳトランジス
タＰＱ６と、内部ノードＮＤ７とメイン接地線３の間に
接続され、そのゲート電極が内部ノードＮＤ８に接続さ
れるｎチャネルＭＯＳトランジスタＮＱ５と、内部ノー
ドＮＤ８とメイン接地線３の間に接続され、そのゲート
電極が内部ノードＮＤ８に接続されるｎチャネルＭＯＳ
トランジスタＮＱ６を含む。ＭＯＳトランジスタＰＱ５
が、ＭＯＳトランジスタＮＱ５よりも大きな電流供給量
（大きな相互コンダクタンスβ）を有している。同様
に、ＭＯＳトランジスタＰＱ６と、ＭＯＳトランジスタ
ＮＱ５およびＮＱ６よりも大きな電流動力を有してい
る。

【０１０８】第１の基準電圧発生回路１２は、さらに、
メイン電源線１と内部ノードＮＤ９の間に直列に接続さ
れるｎチャネルＭＯＳトランジスタＮＱｂ、ＮＱｃ、
…、ＮＱｄと、ＭＯＳトランジスタＮＱｃ〜ＮＱｄと並
列に接続される溶断可能なリンク素子ＦＬｃ〜ＦＬｄ
と、内部ノードＮＤ９とメイン接地線３の間に接続さ
れ、そのゲートが内部ノードＮＤ８に接続されるｎチャ
ネルＭＯＳトランジスタＮＱａを含む。ＭＯＳトランジ
スタＮＱｂ〜ＮＱｄのゲート電極はメイン電源線１に接
続され、これらＭＯＳトランジスタＮＱｂ〜ＮＱｄは抵
抗素子として機能する。次に動作について説明する。

【０１０９】ＭＯＳトランジスタＰＱ５はＭＯＳトラン
ジスタＮＱ５よりも充分大きな電流駆動力を有してお
り、導通時にはゲート−ソース電圧がそのしきい値電圧
の絶対値に設定される。すなわち、メイン電源線１と内
部ノードＮＤ６の間の電圧はＶｔｈｐとなる。ここで、
ＶｔｈｐはＭＯＳトランジスタＰＱ５のしきい値電圧の
絶対値を示す。内部ノードＮＤ６へは抵抗Ｒａ〜Ｒｃと
リンク素子ＳＬａ〜ＳＬｂにより電流が供給される。い
ま、この抵抗Ｒａ〜Ｒｃとリンク素子ＳＬａ〜ＳＬｂと
の合成抵抗をＲとすると、内部ノードＮＤ６へ流れる電
流Ｉは、 Ｉ＝Ｖｔｈｐ／Ｒ で与えられる。この内部ノードＮＤ６を流れる電流Ｉ
は、ＭＯＳトランジスタＰＱ６およびＮＱ６を介して流
れる。このＭＯＳトランジスタＮＱ６を流れる電流のミ
ラー電流はＭＯＳトランジスタＮＱ５およびＮＱａにそ
れぞれ流れる。ＭＯＳトランジスタＮＱａを流れる電流
をＩｎとし、ＭＯＳトランジスタＮＱｂ〜ＮＱｄとリン
ク素子ＦＬｃ〜ＦＬｄとからなる部分の合成抵抗をＲｎ
とすると、基準電圧Ｖｒｅｆ１は次式で与えられる。

【０１１０】Ｖｒｅｆ１＝Ｖｃｃ−Ｉｎ・Ｒｎ 電流Ｉｎは、電流Ｉのミラー電流であり、一定の電流で
あり、したがって電源電圧Ｖｃｃと基準電圧Ｖｒｅｆ１
の差はＩｎ・Ｒｎの一定値となり、所望の大きさを維持
する基準電圧Ｖｒｅｆ１を生成することができる。

【０１１１】ＭＯＳトランジスタＮＱ６を介して流れる
電流ＩとＭＯＳトランジスタＮＱａを介して流れる電流
Ｉｎとの比をｎとすると、基準電圧Ｖｒｅｆ１はまた、
次式で与えられる。

【０１１２】 Ｖｒｅｆ１＝Ｖｃｃ−ｎ・Ｖｔｈｐ・Ｒｎ／Ｒ 抵抗値ＲおよびＲｎは、リンク素子ＦＬａ〜ＦＬｂおよ
びＦＬｃ〜ＦＬｄのプログラミング（溶断）により調節
することができる。リンク素子ＦＬａ〜ＦＬｂを適当な
数溶断すれば、抵抗値Ｒが大きくなり、基準電圧Ｖｒｅ
ｆ１が高くなる。一方、リンク素子ＦＬｃ〜ＦＬｄの適
当な数を溶断すれば、抵抗値Ｒｎが大きくなり、基準電
圧Ｖｒｅｆ１が低下する。基準電圧Ｖｒｅｆ１の電圧レ
ベルを、スタンバイサイクル時におけるリーク電流を最
小とし、またスタンバイサイクルからアクティブサイク
ルへの移行時における電圧ＶＣＬの復帰時間を最小とす
るように最適化することができる。

【０１１３】なお、ＭＯＳトランジスタＰＱ５およびＰ
Ｑ６、ＮＱ５およびＮＱ６よりなる回路部分による定電
流発生動作をより詳しく説明すると以下のようになる。
正常状態においては、ＭＯＳトランジスタＰＱ６および
ＮＱ６を流れる電流のミラー電流がＭＯＳトランジスタ
ＰＱ５およびＮＱ５を介して流れ、ＭＯＳトランジスタ
ＰＱ５のゲート−ソース間電圧は一定値に保持される。
ＭＯＳトランジスタＰＱ６およびＮＱ６を介して流れる
電流が増加したとき、ＭＯＳトランジスタＰＱ５および
ＮＱ５を介して流れる電流も増加する。このとき内部ノ
ードＮＤ６の電圧レベルが低下するため、ＭＯＳトラン
ジスタＰＱ５はＭＯＳトランジスタＮＱ５を介して流れ
る電流よりも大きな電流を供給し、ノードＮＤ７の電圧
レベルが上昇する。これによりＭＯＳトランジスタＰＱ
６を流れる電流が低下し、ノードＮＤ６の電圧レベルが
所定の電圧レベルに復帰する。

【０１１４】逆に、ＭＯＳトランジスタＰＱ６およびＮ
Ｑ６を介して流れる電流が低下したとき、同様にＭＯＳ
トランジスタＰＱ５およびＮＱ５を介して流れる電流も
低下する。このときノードＮＤ６の電圧レベルは所定の
電圧レベルよりも上昇するため、ＭＯＳトランジスタＰ
Ｑ５を介して流れる電流がより小さくされ、ノードＮＤ
７はＭＯＳトランジスタＮＱ５を介して放電され、その
電圧レベルが低下し、ＭＯＳトランジスタＰＱ６のコン
ダクタンスが大きくされ、ノードＮＤ６の電圧レベルが
所定の電圧レベルに低下する。これにより、ＭＯＳトラ
ンジスタＰＱ５のゲート−ソース間電圧はその一定のし
きい値電圧Ｖｔｈｐレベルに保持され、ＭＯＳトランジ
スタＰＱ５およびＮＱ６を介して流れる電流を一定値に
する。

【０１１５】第２の基準電圧発生回路１４は、内部ノー
ドＮＤ１０とメイン電源線１の間に直列に接続される抵
抗Ｒｄ、Ｒｅ…Ｒｆと、抵抗Ｒｅ〜Ｒｆと並列に接続さ
れる溶断可能なリンク素子ＦＬｅ〜ＦＬｆと、メイン電
源線１とノードＮＤ１１の間に接続され、そのゲート電
極がノードＮＤ１０に接続されるｐチャネルＭＯＳトラ
ンジスタＰＱ７と、ノードＮＤ１０と内部ノードＮＤ１
２の間に接続され、そのゲート電極が内部ノードＮＤ１
１に接続されるｐチャネルＭＯＳトランジスタＰＱ８
と、内部ノードＮＤ１２とメイン接地線３の間に接続さ
れ、そのゲートがまたノードＮＤ１２に接続されるｎチ
ャネルＭＯＳトランジスタＮＱ７と、内部ノードＮＤ１
１とメイン接地線３の間に接続され、そのゲート電極が
内部ノードＮＤ１２に接続されるｎチャネルＭＯＳトラ
ンジスタＮＱ７を含む。これらの抵抗Ｒｄ〜Ｒｆおよび
リンク素子ＦＬｅ〜ＦＬｆおよびＭＯＳトランジスタＰ
Ｑ７、ＰＱ８、ＮＱ７およびＮＱ８からなる回路部分の
構成は、第１の基準電圧発生回路１２に含まれる定電流
を発生する回路部分と同じ構成を備え、同様に動作す
る。

【０１１６】第２の基準電圧発生回路１４は、さらに、
メイン電源線１と内部ノードＮＤ１３の間に接続され、
そのゲート電極が内部ノードＮＤ１０に接続されるｐチ
ャネルＭＯＳトランジスタＰＱａと、内部ノードＮＤ１
３とメイン接地線３の間に直列に接続されるｐチャネル
ＭＯＳトランジスタＰＱｂ、ＰＱｃ、…ＰＱｄと、ＭＯ
ＳトランジスタＰＱｃ〜ＰＱｄと並列に接続されるリン
ク素子ＦＬｇ〜ＦＬｈを含む。ＭＯＳトランジスタＰＱ
ｂ〜ＰＱｄのゲート電極は、メイン接地線３に接続され
る。これらのＭＯＳトランジスタＰＱｂ〜ＰＱｄはすべ
て抵抗素子として動作する。次に動作について説明す
る。

【０１１７】ノードＮＤ１０の電圧レベルは、第１の基
準電圧発生回路１２の場合と同様、Ｖｃｃ−Ｖｔｈｐと
なる。ここで、ＶｔｈｐはＭＯＳトランジスタＰＱ７の
しきい値電圧の絶対値を示す。これによって、ＭＯＳト
ランジスタＰＱａも、そのノードＮＤ１０の電圧をゲー
ト電極に受けており、一定の電流をメイン電源線１から
供給する。このＭＯＳトランジスタＰＱａから供給され
る電流がＭＯＳトランジスタＰＱｂ〜ＰＱｄおよびリン
ク素子ＦＬｇ〜ＦＬｈの回路部分に与えられ、ノードＮ
Ｄ１３に一定の電圧が発生する。このノードＮＤ１３に
発生する基準電圧Ｖｒｅｆ２は、ＭＯＳトランジスタＰ
Ｑａが供給する電流をＩａとし、ＭＯＳトランジスタＰ
Ｑｂ〜ＰＱｄおよびリンク素子ＦＬｇ〜ＦＬｈの回路部
分が有する抵抗をＲｓとすると次式で与えられる。

【０１１８】Ｖｒｅｆ２＝Ｉａ・Ｒｓ＋Ｖｓｓ 接地電位Ｖｓｓは０Ｖであり、基準電圧Ｖｒｅｆ２は、
Ｉａ・Ｒｓとなる。リンク素子ＦＬｇ〜ＦＬｈのうち溶
断されるリンク素子の数が増加すると、このＭＯＳトラ
ンジスタＰＱｂ〜ＰＱｄにおける回路部分の抵抗値Ｒｓ
が増加し、基準電圧Ｖｒｅｆ２が上昇する。一方、電流
Ｉａは、ＭＯＳトランジスタＰＱａのゲート電極がノー
ドＮＤ１０に接続されており、このＭＯＳトランジスタ
ＰＱ７と同様、抵抗Ｒｄ〜Ｒｆおよびリンク素子ＦＬｄ
〜ＦＬｅによる回路部分を流れる電流により決定され
る。したがって、リンク素子ＦＬｅ〜ＦＬｓのうち溶断
されるリンク素子の数が増加すれば、この部分の抵抗値
が低下し、応じて電流が増加する。したがってリンク素
子ＦＬｅ〜ＦＬｆの溶断されるリンク素子の数が増加す
れば、基準電圧Ｖｒｅｆ２の電圧レベルが低下する。こ
れにより、基準電圧Ｖｒｅｆ２を適当な電圧レベルに設
定することができる。

【０１１９】上述したように、基準電圧Ｖｒｅｆ１およ
びＶｒｅｆ２の電圧レベルを適当な電圧レベルに調整す
る機能を設けることにより、所望の電圧レベルの基準電
圧をサブ電源線２およびサブ接地線４へ印加することが
できまた、Ｖｃｃ−Ｖｒｅｆ１およびＶｒｅｆ２−Ｖｓ
ｓをともに一定とできる。この半導体記憶装置の製品テ
スト時において、スタンバイ電流をモニタして基準電圧
Ｖｒｅｆ１およびＶｒｅｆ２の電圧レベルを設定するこ
とにより、最小のスタンバイ電流を実現しつつ基準電圧
Ｖｒｅｆ１およびＶｒｅｆ２をそれぞれ電源電圧Ｖｃｃ
および接地電圧Ｖｓｓに近づけるようにすることができ
る。これにより、スタンバイサイクルからアクティブサ
イクルへの復帰時において、電圧ＶＣＬおよびＶＳＬが
それぞれ電源電圧ＶｃｃおよびＶｓｓへ復帰する時間を
できるだけ短くすることが可能となる。

【０１２０】［実施例３］図１０は、この発明の第３の
実施例である半導体集積回路装置の要部の構成を示す図
である。図１０に示す構成においては、メイン電源線１
とサブ電源線２とに対し、基準電圧Ｖｒｅｆａを発生す
る基準電圧発生回路４０と、この基準電圧発生回路４０
からの基準電圧Ｖｒｅｆａをバックゲートに受け、その
一方導通端子および制御電極ノードがメイン電源線１に
接続され、その他方導通ノードがサブ電源線２に接続さ
れるｎチャネルＭＯＳトランジスタＱ５が設けられる。
また、メイン接地３とサブ接地線４に対し、基準電圧Ｖ
ｒｅｆｂを生成する基準電圧発生回路５０と、この基準
電圧発生回路５０からの基準電圧Ｖｒｅｆｂをバックゲ
ートに受け、その一方導通ノードおよび制御電極ノード
がメイン接地線３に接続され、その他方導通ノードがサ
ブ接地線４に接続されるｐチャネルＭＯＳトランジスタ
Ｑ６が設けられる。

【０１２１】図１０においても、インバータｆ１〜ｆ３
のｐチャネルＭＯＳトランジスタＰＴのバックゲートへ
はメイン電源線１上の電圧Ｖｃｃが印加され、各ｎチャ
ネルＭＯＳトランジスタＮＴのバックゲートへはメイン
接地線３上の電圧Ｖｓｓが印加される。図６に示す構成
と同様の効果の実現を図る。トランジスタＱ１およびＱ
２のバックゲートはそれぞれメイン電源線１上の電圧Ｖ
ｃｃおよびメイン接地線３上の電圧Ｖｓｓが印加され
る。

【０１２２】基準電圧発生回路４０は、接地電圧Ｖｓｓ
を供給するノードと負電圧Ｖｂｂを供給するノードの各
間に直列に接続される可変抵抗Ｒ１およびＲ２を含む。
負電圧Ｖｂｂは、図１に示す負電圧発生回路２５０から
与えられる。基準電圧発生回路５０は、高電圧Ｖｐｐを
供給するノードと電源電圧Ｖｃｃを供給するノードとの
間に直列に接続される可変抵抗Ｒ３およびＲ４を備え
る。可変抵抗Ｒ１とＲ２、および可変抵抗Ｒ３とＲ４の
抵抗比をそれぞれ適当な値に設定することにより、基準
電圧ＶｒｅｆａおよびＶｒｅｆｂの値を調節することが
できる。

【０１２３】ＭＯＳトランジスタＱ５およびＱ６はダイ
オードとして動作する。すなわち、ＭＯＳトランジスタ
Ｑ１のオフ状態のとき（スタンバイサイクル時）におい
ては、サブ電源線２上の電圧ＶＣＬは、ＭＯＳトランジ
スタＱ５によりＶｃｃ−Ｖｔｈｎの電圧レベルに保持さ
れる。一方、サブ接地線４上の電圧ＶＳＬは、ＭＯＳト
ランジスタＱ２のオフ状態のとき（スタンバイサイクル
時）においては、ＭＯＳトランジスタＱ６により、Ｖｔ
ｈｐの電圧レベルに保持される。ここで、ＶｔｈｎはＭ
ＯＳトランジスタＱ５のしきい値電圧を示し、Ｖｔｈｐ
は、ＭＯＳトランジスタＱ６のしきい値電圧の絶対値を
示す。一般に、ＭＯＳトランジスタのしきい値電圧Ｖｔ
は、次式で与えられる。

【０１２４】Ｖｔ＝Ａ＋Ｂ（Ｃ＋｜Ｖｓｕｂ｜）^1/2 ここで、Ａ、ＢおよびＣは、トランジスタの各種パラメ
ータにより決定される定数である。またＶｓｕｂは、Ｍ
ＯＳトランジスタのバックゲート（基板領域）へ印加さ
れる基板バイアス電圧を示す。すなわち、基板バイアス
電圧Ｖｓｕｂの絶対値が大きくされれば、しきい値電圧
Ｖｔの絶対値が大きくされる。基準電圧Ｖｒｅｆａおよ
びＶｒｅｆｂは次式で与えられる。

【０１２５】 Ｖｒｅｆａ＝Ｒ１・Ｖｂｂ／（Ｒ１＋Ｒ２） Ｖｒｅｆｂ＝（Ｒ３・Ｖｃｃ＋Ｒ４・Ｖｔｐ）／（Ｒ３
＋Ｒ４） ここで、接地電圧Ｖｓｓは０Ｖとしている。したがっ
て、可変抵抗Ｒ１〜Ｒ４の抵抗値Ｒ１〜Ｒ４を適当に設
定することにより、基準電圧ＶｒｅｆａおよびＶｒｅｆ
ｂの値を適当な値に設定することができ、応じてＭＯＳ
トランジスタＱ５およびＱ６のしきい値電圧Ｖｔｈｎお
よびＶｔｈｐを適当な値に設定することができる。

【０１２６】図１１は、図１０に示す基準電圧発生回路
４０および５０の一般的構成の一例を示す図である。図
１１において、基準電圧発生回路５０に含まれる可変抵
抗Ｒ３は、高電圧Ｖｐｐ印加ノードと出力ノードＮＤｂ
の間に直列に接続されるｎチャネルＭＯＳトランジスタ
ＮＭ１ａ〜ＮＭｍａと、ＭＯＳトランジスタＮＭ１ａ〜
ＮＭｎａと並列に設けられるリンク素子Ｆａ１〜Ｆａｎ
を含む。可変抵抗Ｒ４は、電源電圧Ｖｃｃ印加ノードと
出力ノードＮＤｂの間に直列に接続されるｐチャネルＭ
ＯＳトランジスタＰＭ１ａ〜ＰＭｎａと、ＭＯＳトラン
ジスタＰＭ１ａ〜ＰＭｎａと並列に接続されるリンク素
子Ｆｂ１〜Ｆｂｎを含む。ＭＯＳトランジスタＮＭ１ａ
〜ＮＭｍａのゲート電極は高電圧Ｖｐｐ印加ノードに接
続され、これらＭＯＳトランジスタＮＭ１ａ〜ＮＭｍａ
は抵抗素子として作用する。ＭＯＳトランジスタＰＭ１
ａ〜ＰＭｍａのゲート電極が、接地電圧Ｖｓｓ供給ノー
ドに接続され、これらのＭＯＳトランジスタＰＭ１ａ〜
ＰＭｍａが抵抗素子として作用する。リンク素子Ｆａ１
〜ＦａｎおよびＦｂ１〜Ｆｂｎは、導通時には対応のＭ
ＯＳトランジスタを短絡しており、したがってこれらの
リンク素子Ｆａ１〜ＦａｎおよびＦｂ１〜Ｆｂｎを適当
に溶断することにより、可変抵抗Ｒ３およびＲ４の抵抗
値を適当な値に設定することができ、応じて基準電圧Ｖ
ｒｅｆｂの電圧レベルを所望の電圧レベルに設定するこ
とができる。リンク素子Ｆａ１〜Ｆａｎを溶断すること
により、基準電圧Ｖｒｅｆｂの電圧レベルが低下し、リ
ンク素子Ｆｂ１〜Ｆｂｎを溶断することにより、基準電
圧Ｖｒｅｆｂの電圧レベルが上昇する。

【０１２７】基準電圧発生回路４０において、可変抵抗
Ｒ１は、接地電位Ｖｓｓ供給ノードと出力ノードＮＤａ
の間に直列に接続されるｎチャネルＭＯＳトランジスタ
ＮＭ１ｂ〜ＮＭｍｂと、ＭＯＳトランジスタＮＭ１ｂ〜
ＮＭ１ｂと並列に接続されるリンク素子Ｆｃ１〜Ｆｃｎ
を含む。リンク素子Ｆｃ１〜Ｆｃｎは、導通時対応のＭ
ＯＳトランジスタを短絡する。ＭＯＳトランジスタＮＭ
１ｂ〜ＮＭｍｂのゲート電極は電源電圧Ｖｃｃ印加ノー
ドに接続され、ＭＯＳトランジスタＮＭ１ｂ〜ＮＭｍｂ
は抵抗として作用する。

【０１２８】可変抵抗Ｒ２は、負電圧Ｖｂｂ印加ノード
と出力ノードＮＤａの間に直列に接続されるｐチャネル
ＭＯＳトランジスタＰＭ１ｂ〜ＰＭｍｂと、ＭＯＳトラ
ンジスタＰＭ１ｂ〜ＰＭｎｂと並列に接続される溶断可
能な低抵抗のリンク素子Ｆｄ１〜Ｆｄｎを含む。ＭＯＳ
トランジスタＰＭ１ｂ〜ＰＭｍｂのゲート電極は負電位
Ｖｂｂを受けるように接続される。リンク素子Ｆｃ１〜
Ｆｃｎを溶断することにより、可変抵抗Ｒ１の抵抗値が
増加する。また、リンク素子Ｆｄ１〜Ｆｄｎを溶断する
ことにより、可変抵抗Ｒ２の抵抗値が増加する。リンク
素子Ｆｃ１〜Ｆｃｎを選択的に溶断することにより基準
電圧Ｖｒｅｆａの電圧レベルを低下させ、一方、リンク
素子Ｆｄ１〜Ｆｄｎを溶断することにより、基準電圧Ｖ
ｒｅｆａの電圧レベルを上昇させる。

【０１２９】図１１に示すように、リンク素子Ｆａ１〜
Ｆａｎ、Ｆｂ１〜Ｆｂｎ、Ｆｃ１〜ＦｃｎおよびＦｄ１
〜Ｆｄｎにより基準電圧ＶｒｅｆａおよびＶｒｅｆｂの
電圧レベルを調節することにより、製造パラメータのば
らつきにより、図１０に示すＭＯＳトランジスタＱ５お
よびＱ６のしきい値電圧が変動しても、容易にそのしき
い値電圧の変動を補償し、所定の電圧レベルに電圧ＶＣ
ＬおよびＶＳＬを設定することができる。また、チップ
テスト時スタンバイサイクル時における消費電流をモニ
タし、リンク素子Ｆａ１〜Ｆｄｎの選択的溶断を実行す
ることより、スタンバイ電流を低減しかつ電圧ＶＣＬお
よびＶＳＬをできるだけ電源電圧Ｖｃｃおよび接地電圧
Ｖｓｓに近い値に設定することができ、スタンバイサイ
クルからアクティブサイクル移行時における電圧ＶＣＬ
およびＶＳＬの復帰時間を短くすることができる。

【０１３０】図１２は、図１０に示すＭＯＳトランジス
タＱ５およびＱ６の断面構造を概略的に示す図である。
図１２において、ＭＯＳトランジスタＱ５は、Ｐ型半導
体基板６０の表面に形成されるＮ型ウェル８０の表面に
形成されたＰ型ウェル８１内に形成される。ＭＯＳトラ
ンジスタＱ５は、このＰ型ウェル８１の表面に間をおい
て形成される高不純物濃度のＮ（Ｎ＋）型不純物領域８
２および８３と、不純物領域８２および８３の間の領域
（チャネル領域）上にゲート絶縁膜（図示せず）を介し
て形成されるゲート電極８５を備える。Ｐ型ウェル８１
はこのＭＯＳトランジスタＱ５のバックゲートとして作
用し、高不純物濃度のＰ型不純物領域８４を介して基準
電圧Ｖｒｅｆａを受ける。ゲート電極層８５および不純
物領域８３がメイン電源線１に接続される。ＭＯＳトラ
ンジスタＱ５の不純物領域８２はサブ電源線２に接続さ
れる。Ｎ型ウェル８０には、高不純物濃度ドのＮ型不純
物領域８６を介して電源電圧Ｖｃｃが印加される。これ
により、Ｐ型ウェル８１とＮ型ウェル８０の間のＰＮ接
合を逆バイアス状態とし、Ｐ型ウェル８１から基板６０
へのリーク電流の発生を防止する。Ｐ型基板６０へ負電
圧Ｖｂｂが印加される構成が利用されてもよい。

【０１３１】ＭＯＳトランジスタＱ６は、Ｐ型半導体基
板６０の表面に形成されたＮ型ウェル７０内に形成され
る。ＭＯＳトランジスタＱ６は、Ｎ型ウェル７０の表面
に間をおいて形成される高不純物濃度のＰ型不純物領域
７１および７２と、不純物領域７１および７２の間の領
域（チャネル領域）上にゲート絶縁膜（図示せず）を介
して形成されるゲート電極層７４を含む。Ｎ型ウェル７
０は、ＭＯＳトランジスタＱ６のバックゲートとして作
用し、高不純物濃度のＮ型不純物領域７３を介して基準
電圧Ｖｒｅｆｂを受ける。ゲート電極層７４および不純
物領域７１がメイン接地線３に接続される。不純物領域
７２がサブ接地線４に接続される。

【０１３２】図１２に示すように、トリプルウェル構造
（Ｎ型ウェルおよびＰ型ウェル両者を用いる）とするこ
とにより、ＭＯＳトランジスタＱ５およびＱ６に対し、
それぞれ互いに悪影響を及ぼし合うことなく所定の基準
電圧ＶｒｅｆａおよびＶｒｅｆｂを印加することができ
る。このＭＯＳトランジスタＱ５およびＱ６にはそれぞ
れ近接してスイッチングトランジスタＱ１およびＱ２が
配置されるが、これらの互いに導電型の異なるスイッチ
ングトランジスタＱ１およびＱ２に対しても影響を及ぼ
すことなく基板バイアス電圧を印加することができる。

【０１３３】図１３は、第１ないし第３の実施例の効果
を説明するための図である。図１３に示すように、電圧
ＶＣＬおよびＶＳＬが電圧レベルＶＣＬ１およびＶＳＬ
１のときには、比較的短時間（Ｔ１）で電源電圧Ｖｃｃ
および接地電圧Ｖｓｓレベルに復帰する。一方、電圧Ｖ
ＣＬおよびＶＳＬが電圧レベルＶＣＬ２およびＶＳＬ２
のとき、このサブ電源線およびサブ接地線は、同じ速度
で充放電されるものの、所定の電源電圧Ｖｃｃおよび接
地電圧Ｖｓｓレベルに復帰するまでに時間Ｔ２が必要と
される。したがって、スタンバイサイクルからアクティ
ブサイクルの移行時において、電圧ＶＣＬおよびＶＳＬ
はそれぞれＶＣＬ１とＶＳＬ１と設定すれば、アクティ
ブサイクルにおいて、関連の回路を早いタイミングで動
作状態とすることができる。しかしながらこの場合に
は、電圧レベルＶＣＬ２およびＶＳＬ２の場合よりもサ
ブスレッショルド電流が少し増加する。したがって第１
ないし第３の実施例のように、基準電圧のレベルを調整
することにより、この動作速度およびサブスレッショル
ド電流の最適化を図ることができる。

【０１３４】［実施例４］図１４は、この発明の第４実
施例である半導体集積回路の要部の構成を概略的に示す
図である。図１に示すメモリセルアレイ１００または図
４に示すメモリセルアレイ１０４において不良メモリセ
ルが存在した場合、この不良メモリセルを冗長メモリセ
ルで置換えることにより不良メモリセルを実効的に救済
することが行なわれる。この不良メモリセルの置換えの
ために冗長回路が設けられる。図１４においては、この
ような冗長回路として、行を置換えるための冗長回路の
構成を示す。図１４において、行冗長回路は、不良メモ
リセルの存在するアドレス（不良アドレス）を記憶し、
与えられたアドレス信号Ｘ１〜Ｘｎが不良行を指定する
とき活性化されて対応のスペアワード線ＳＷＬを活性状
態とするスペアデコーダ９１を含む。スペアワード線Ｓ
ＷＬには、不良メモリセルが存在する１行のメモリセル
と置換えられるための１行の冗長メモリセルが接続され
る。また、冗長回路とは別にアドレス信号Ｘ１〜Ｘｎを
デコードし、メモリセルアレイ内の対応の１行のメモリ
セルを選択するノーマルデコーダ９４が設けられる。ノ
ーマルデコーダ９４は、このスペアデコーダ９１の活性
化時に非活性状態とされる。

【０１３５】スペアデコーダ９１は、不良行アドレスを
記憶しかつ与えられたアドレス信号Ｘ１〜Ｘｎが不良行
アドレスを指定するときに活性状態の信号を生成するプ
ログラム回路９３と、このプログラム回路９３からの活
性信号に応答してスペアワード線ＳＷＬを活性状態へ駆
動するスペアドライバ９２を含む。プログラム回路９３
は、プリチャージ信号ＰＲに応答して内部ノードＮｘを
電源電圧Ｖｃｃレベルにプリチャージするプリチャージ
トランジスタ９３ａと、互いに並列に設けられ、それぞ
れのゲート電極にアドレス信号Ｘ１〜Ｘｎを受けるｎチ
ャネルＭＯＳトランジスタ９３ｂ、９３ｃ、…９３ｍ
と、ＭＯＳトランジスタ９３ｂ〜９３ｍと内部ノードＮ
ｘの間にそれぞれ設けられる溶断可能なリンク素子Ｌ１
〜Ｌｎを含む。プリチャージ信号ＰＲはスタンバイサイ
クル時にＬレベルとされ、プリチャージトランジスタ９
３ａをオン状態とする。リンク素子Ｌ１〜Ｌｎのプログ
ラムはたとえば以下のようにして行なわれる。不良行ア
ドレスに対応するアドレス信号を受けるＭＯＳトランジ
スタに対して設けられたリンク素子が溶断される。不良
行アドレスが指定された場合、内部ノードＮｘに接続す
る（リンク素子を介して）ＭＯＳトランジスタのゲート
へ与えられる信号はすべてＬレベルである。不良行アド
レスと異なる行アドレスが指定されたとき、このプログ
ラム回路９３へ与えられるアドレス信号のうち、非溶断
リンク素子に接続するＭＯＳトランジスタのゲートへ与
えられる信号の１つはＨレベルとされる。したがって、
アクティブサイクルにおいて、アドレス信号Ｘ１〜Ｘｎ
が与えられ、不良行アドレスを指定しているとき、内部
ノードＮｘに接続されるＭＯＳトランジスタがすべてオ
フ状態となり、この内部ノードＮｘがプリチャージされ
た電圧レベルＶｃｃレベル（または高電圧Ｖｐｐが用い
られてもよい）の電圧レベルに維持される。一方、不良
行アドレスと異なる行アドレスが指定された場合、内部
ノードＮｘに接続するＭＯＳトランジスタのうち少なく
とも１つがオン状態となり、内部ノードＮｘは接地電圧
レベルへ放電される。これにより、不良行アドレスが指
定されたか否かの識別が行なわれる。

【０１３６】なお、上述の構成に代えて、不良行アドレ
ス信号と異なるアドレス信号に対応して設けられたＭＯ
Ｓトランジスタに関連するリンク素子が溶断される構成
が利用されてもよい。また、このプログラム回路は、メ
イン電源線１からの電源電圧Ｖｃｃではなく、高電圧Ｖ
ｐｐを受けてもよい。

【０１３７】基準電圧活性回路１０は、所定の基準電圧
Ｖｒｅｆ１およびＶｒｅｆ２（またはＶｒｅｆａおよび
Ｖｒｅｆｂ）を発生する基準電圧発生部９５と、この基
準電圧発生部９５が発生する基準電圧の電圧レベルを調
整するレベル調整回路９６を含む。図１４においては、
このレベル調整回路９６に含まれるリンク素子ＬＬ１〜
ＬＬｎを代表的に示す。プログラム回路９３における不
良行アドレスのプログラムは、半導体集積回路装置にお
ける不良メモリセルの存在の有無を調べるテストが行な
われた後に実行される。一方、基準電圧発生回路１０に
おいては、基準電圧Ｖｒｅｆ１およびＶｒｅｆ２（また
はＶｒｅｆａおよびＶｒｅｆｂ）のレベルを調整するた
めに、レベル調整部９６に含まれるリンク素子ＬＬ１〜
ＬＬｎの選択的溶断が行なわれる。このリンク素子ＬＬ
１〜ＬＬｎとプログラム回路９３に含まれるリンク回路
Ｌ１〜Ｌｎを同一材料（たとえばポリシリコンまたはシ
リサイドなどの低抵抗かつ溶断な材料）でさらに好まし
くは同一形状に構成する。これにより、プログラム回路
９３に含まれるリンク素子Ｌ１〜Ｌｎのプログラムと、
レベル調整部９３に含まれるリンク素子ＬＬ１〜ＬＬｎ
の溶断（プログラム）とを同じ工程で行なうことがで
き、基準電圧発生回路１０が発生する基準電圧Ｖｒｅｆ
１およびＶｒｅｆ２（またはＶｒｅｆａおよびＶｒｅｆ
ｂ）のレベルを調整するためのレベル調整時間を実質的
に無視することができ、工程を簡略化することができ
る。このとき、スタンバイ電流をモニタしつつ、レベル
調整部９６のリンク素子ＬＬ１〜ＬＬｎの選択的溶断を
行なうことができない。したがって、この場合には、ス
タンバイサイクルにおいて消費電流（サブスレッショル
ド電流）の大きさを測定し、その測定された消費電流と
溶断すべきリンク素子とをテーブルの形式に予め準備し
ておき、このテーブルに従ってレベル調整部９６のリン
ク素子ＬＬ１〜ＬＬｎの選択的溶断を実行する。これに
より、リンク素子Ｌ１〜ＬｎおよびＬＬ１〜ＬＬｎに対
したとえばレーザを用いて同一の照射条件で連続的に実
行することができる。

【０１３８】以上のように、この第４の実施例の構成に
従えば、基準電圧のレベル調整に要する時間をほぼ無視
することが可能となり、応じて半導体集積回路装置の製
造時間が短くなり、製造コストが低減される。

【０１３９】［実施例５］図１５は、この発明の第５の
実施例による半導体集積回路装置の要部の構成を示す図
である。図１５において、基準電圧発生回路１０が発生
する基準電圧Ｖｒｅｆ１（Ｖｒｅｆａ）およびＶｒｅｆ
２（Ｖｒｅｆｂ）の電圧レベルをデータ保持モード時に
変更するために、信号／ＲＡＳ、／ＣＡＳ、／ＷＥおよ
び特定のアドレス信号Ａｄに従ってパワーダウンモード
を検出するパワーダウンモード検出回路３０１と、パワ
ーダウンモード検出回路３０１からの検出信号ＰＤＭお
よび／ＰＤＭに従って基準電圧発生回路１０の発生する
基準電圧Ｖｒｅｆ１（Ｖｒｅｆａ）およびＶｒｅｆ２
（Ｖｒｅｆｂ）の電圧レベルを変更するレベル変更回路
３０２が設けられる。パワーダウンモードは、データ保
持モードを示し、このモードでは半導体記憶装置におい
て、単に内部でデータの保持を行なう（セルフリフレッ
シュモードにより所定時間間隔でリフレッシュが行なわ
れる）だけである。このパワーダウンモードにおいて
は、できるだけ消費電流を低減することが望まれる（一
般にパワーダウンモードは、電池駆動型のパーソナルコ
ンピュータなどの記憶装置の動作モードとして用いら
れ、電池寿命を長くするためにできるだけ消費電流を低
減することが望まれる）。このパワーダウンモード時に
基準電圧Ｖｒｅｆ１およびＶｒｅｆ２（またはＶｒｅｆ
ａおよびＶｒｅｆｂ）の電圧レベルをそれぞれ低下およ
び上昇させ、スタンバイサイクル時におけるサブスレッ
ショルド電流をより小さくする。パワーダウンモードに
おいては、内部でリフレッシュ動作が行なわれるだけで
あり、外部からは何らアクセスは行なわれないため、高
速アクセスは要求されない。何ら動作特性に悪影響を及
ぼすことなく消費電流を低減することができる。

【０１４０】なお図１５に示す構成においては、パワー
ダウンモード検出回路３０１は信号／ＲＡＳ、／ＣＡ
Ｓ、および／ＷＥと特定のアドレス信号Ａｄによるいわ
ゆるＷＣＢＲ条件と特定のアドレスキーとからパワーダ
ウンモードを検出している。これは特定のパワーダウン
モードを指定する信号が専用に与えられる構成が利用さ
れてもよい。また、用語パワーダウンモードは、単にデ
ータ保持を行なう動作が半導体記憶装置において行なわ
れる動作モードまたは低消費電流モードを一般的に示す
ものとしてここでは用いる。

【０１４１】［具体的構成１］図１６は、図１５に示す
レベル変更回路３０２の具体的構成を示す図である。図
１６においては、図９に示す基準電圧発生回路１２およ
び１４の出力部の構成が一例として示される。図９に示
す構成と対応する部分には同一の参照番号を付す。基準
電圧発生回路１２は、図９に示す構成に加えて、さらに
ＭＯＳトランジスタＮＱｃとＭＯＳトランジスタＮＱｂ
の間に設けられるＭＯＳトランジスタＮＱｘを含む。こ
のｎチャネルＭＯＳトランジスタＮＱｘのゲート電極は
電源電圧Ｖｃｃを受けるように接続される。このＭＯＳ
トランジスタＮＱｘと並列にそのゲート電極にパワーダ
ウンモード検出回路３０１からのパワーダウンモード検
出信号／ＰＤＭを受けるｎチャネルＭＯＳトランジスタ
ＮＱｙが設けられる。

【０１４２】基準電圧発生回路１４においては、図９に
示す構成に加えて、ｐチャネルＭＯＳトランジスタＰＱ
ｂとＭＯＳトランジスタＰＱｃの間にｐチャネルＭＯＳ
トランジスタＰＱｘがさらに設けられる。レベル変更回
路３０２は、このＭＯＳトランジスタＰＱｘと並列に設
けられ、そのゲート電極にパワーダウンモード検出信号
ＰＤＭを受けるｐチャネルＭＯＳトランジスタＰＱｙを
含む。次に、この図１６に示す構成の動作をその動作波
形図である図１７を参照して説明する。

【０１４３】ノーマルモード時（パワーダウンモードと
異なるモードであり、半導体集積回路装置の外部アクセ
スが可能となる動作モード）においては、パワーダウン
モード検出回路３０１からのパワーダウンモード検出信
号ＰＤＭはＬレベルにある。この状態においては、ＭＯ
ＳトランジスタＮＱｙがオン状態、ＭＯＳトランジスタ
ＰＱｙがオン状態とされる。この状態において、それぞ
れ所定の電圧レベルの基準電圧Ｖｒｅｆ１およびＶｒｅ
ｆ２が発生され、図６に示す差動増幅器５および６へそ
れぞれ与えられる。

【０１４４】パワーダウンモードが指定されると、パワ
ーダウンモード検出回路３０１からのパワーダウンモー
ド検出信号ＰＤＭがＨレベルとされ、一方その相補信号
／ＰＤＭはＬレベルとされる。それにより、ＭＯＳトラ
ンジスタＮＱｙはオフ状態とされ、ＭＯＳトランジスタ
ＮＱｘの抵抗値はＭＯＳトランジスタ列が有する抵抗値
に付け加えられる。それにより、電源電圧Ｖｃｃ供給ノ
ード（メイン電源線または電源ノード）と出力ノードＮ
Ｄ９の間の電圧降下が大きくなり、基準電圧Ｖｒｅｆ１
の電圧レベルはノーマルモード時よりも低くなる。

【０１４５】一方、基準電圧発生回路１４においては、
ＭＯＳトランジスタＰＱｙはオフ状態とされ、出力ノー
ドＮＤ１３と接地電圧Ｖｓｓ供給ノード（接地ノードま
たはメイン接地線）の間の抵抗値がＭＯＳトランジスタ
ＰＱｘの抵抗値によりノーマルモード時よりも大きくな
る。これにより、基準電圧Ｖｒｅｆ２の電圧レベルがノ
ーマルモード時よりも上昇する。

【０１４６】この基準電圧Ｖｒｅｆ１およびＶｒｅｆ２
は、スタンバイサイクルにおいてサブ電源線上の電圧Ｖ
ＣＬおよびサブ接地線上の電圧ＶＳＬを規定している。
したがって、ノーマルモード時におけるスタンバイサイ
クル時よりもパワーダウンモードのスタンバイサイクル
時において電圧ＶＣＬが低下し、電圧ＶＳＬが上昇し、
サブスレッショルド領域で動作するトランジスタをより
強いオフ状態にし、それによりサブスレッショルド電流
をより低減する。パワーダウンモードにおけるアクティ
ブサイクル（リフレッシュ動作）においては、図６に示
すスイッチングトランジスタＱ１およびＱ２がオン状態
とされ、メモリセルデータのリフレッシュが実行され
る。

【０１４７】［レベル変更回路の具体的構成２］図１８
は、図１５に示すレベル変更回路の第２の具体的構成を
示す図である。図１８に示す構成においては、図１０に
示す基準電圧発生回路４０および５０に対するレベル変
更回路の構成を示す。図１８において、基準電圧発生回
路４０は、接地電圧Ｖｓｓ供給ノードと基準電圧Ｖｂｂ
供給ノードとの間に直列に接続されるｎチャネルＭＯＳ
トランジスタＮＲａ〜ＮＲｈと、ＭＯＳトランジスタＮ
Ｒａ〜ＮＲｃおよびＮＲｇ〜ＮＲｈに並列に設けられる
溶断可能なリンク素子ＦＮａ〜ＦＮｃおよびＦＮｆ〜Ｆ
Ｎｈを含む。ＭＯＳトランジスタＮＲａ〜ＮＲｈのゲー
ト電極は共通に電源電圧Ｖｃｃ供給ノードに接続され、
これらのＭＯＳトランジスタＮＲａ〜ＮＲｈはすべて抵
抗として作用する。リンク素子ＦＮａ〜ＦＮｃおよびＦ
Ｎｆ〜ＦＮｈは、適当に溶断され、基準電圧Ｖｒｅｆａ
の電圧レベルを調整する。ＭＯＳトランジスタＮＲｄお
よびＮＲｅの接続ノードＮＤａから基準電圧Ｖｒｅｆａ
が出力される。電圧変更回路は、ＭＯＳトランジスタＮ
Ｒｆと並列に接続されるｎチャネルＭＯＳトランジスタ
ＮＲｙを含む。ＭＯＳトランジスタＮＲｙはそのゲート
電極にパワーダウンモード検出信号ＰＤＭを受ける。

【０１４８】基準電圧発生回路５０は、高電圧Ｖｐｐ供
給ノードと電源電圧Ｖｃｃ供給ノードの間に直列に接続
されるｐチャネルＭＯＳトランジスタＰＲａ〜ＰＲｈ
と、ＭＯＳトランジスタＰＲａ〜ＰＲｃおよびＰＲｆ〜
ＰＲｈにそれぞれ並列に設けられる溶断可能なリンク素
子ＦＰａ〜ＦＰｃおよびＦＰｇ〜ＦＰｈを含む。ＭＯＳ
トランジスタＰＲａ〜ＰＲｈのゲート電極は接地電圧Ｖ
ｓｓ供給ノードに接続され、これらのＭＯＳトランジス
タＰＲａ〜ＰＲｈは抵抗素子として作用する。ＭＯＳト
ランジスタＰＲｅおよびＰＲｆの接続ノードＮＤｂから
基準電圧Ｖｒｅｆｂが出力される。

【０１４９】レベル変更回路は、ＭＯＳトランジスタＰ
Ｒｂと並列に設けられ、そのゲート電極にパワーダウン
モード検出信号／ＰＤＭを受けるｐチャネルＭＯＳトラ
ンジスタＰＲｙを含む。基準電圧ＶｒｅｆａおよびＶｒ
ｅｆｂは、それぞれ図１０に示すＭＯＳトランジスタＱ
５およびＱ６のバックゲートへ印加される。次にこの図
１８に示す回路の動作をその動作波形図である図１９を
参照して説明する。

【０１５０】ノーマルモード時においては、パワーダウ
ンモード検出信号ＰＤＭおよび／ＰＤＭはそれぞれＬレ
ベルおよびＨレベルにある。その状態においては、ＭＯ
ＳトランジスタＮＲｙはオフ状態、ＭＯＳトランジスタ
ＰＲｙもオフ状態にある。予め設定された電圧レベルの
基準電圧ＶｒｅｆａおよびＶｒｅｆｂが図１０に示すＭ
ＯＳトランジスタＱ５およびＱ６のバックゲートへ印加
され、それぞれが所定のしきい値電圧を与える。このノ
ーマルモードにおけるスタンバイサイクルにおいては、
電圧ＶＣＬおよびＶＳＬはそれぞれＭＯＳトランジスタ
Ｑ５およびＱ６のしきい値電圧により決定される電圧レ
ベルに維持される。

【０１５１】パワーダウンモードが指定されると、パワ
ーダウンモード検出信号ＰＤＭおよび／ＰＤＭがそれぞ
れＨレベルおよびＬレベルとされ、ＭＯＳトランジスタ
ＮＲｙおよびＰＲｙがともにオン状態とされる。基準電
圧発生回路４０においては、ＭＯＳトランジスタＮＲｆ
が電気的に短絡され、ノードＮＤａと負電圧Ｖｂｂ供給
ノードの間の抵抗値が低下する。これにより、ノードＮ
Ｄａから出力される基準電圧Ｖｒｅｆａの電圧レベルが
低下し、より負電圧Ｖｂｂに近い電圧レベルとされる。
それによりｎチャネルＭＯＳトランジスタＱ５のしきい
値電圧が上昇し、応じて電圧ＶＣＬの電圧レベルがノー
マルモードのスタンバイサイクル時におけるそれよりも
低下する。

【０１５２】一方、基準電圧発生回路５０においては、
ＭＯＳトランジスタＰＲｄが電気的に短絡され、高電圧
Ｖｐｐ供給ノードとノードＮＤｂの間の抵抗値が低下
し、基準電圧Ｖｒｅｆｂの電圧レベルが上昇する。それ
により、ｐチャネルＭＯＳトランジスタＱ６のしきい値
電圧がより負となり（その絶対値が大きくなる）、電圧
ＶＳＬが、ノーマルモードのスタンバイサイクル時にお
けるそれよりも高くなる。それにより、パワーダウンモ
ードにおけるスタンバイサイクルにおいてサブスレッシ
ョルド領域で動作するＭＯＳトランジスタをより強くオ
フ状態とすることができ、サブスレッショルド電流によ
る消費電流を低減することができる。パワーダウンモー
ドにおいては前述のごとく、リフレッシュが行なわれる
だけであり、外部アクセスが行なわれないため、電圧Ｖ
ＣＬおよびＶＳＬがそれぞれ電源電圧Ｖｃｃおよび接地
電圧Ｖｓｓに復帰する時間が少し長くなっても、何ら問
題は生じない。

【０１５３】以上のように、この第５の実施例の構成に
従えば、データ保持モードにおいて、電圧ＶＣＬと電源
電圧Ｖｃｃとの差および電圧ＶＳＬと接地電位Ｖｓｓの
差をノーマルモード時よりも大きくしたため、スタンバ
イサイクル時における消費電流をより小さくすることが
できる。

【０１５４】［実施例６］図２０は、この発明の第６の
実施例である半導体集積回路装置の要部の構成を示す図
である。図２０において、半導体集積回路装置は、外部
信号ｅｘｔ．Ｉを受け、バッファ処理して内部信号ＯＵ
Ｔｅを生成する入力バッファ３００と、入力信号ＩＮａ
を受けて所定の論理処理を施して出力信号ＯＵＴａを生
成する内部回路３０１と、入力信号ＩＮｂに所定の論理
処理を施して内部出力信号ＯＵＴｂを生成する内部回路
３０２を含む。入力バッファ３００は、メイン電源線１
上の電源電圧Ｖｃｃとメイン接地線３上の接地電圧Ｖｓ
ｓを両動作電源電圧として動作する。内部回路３０２に
含まれるトランジスタのバックゲートへは電圧Ｖｃｃま
たはＶｓｓが与えられる。

【０１５５】内部回路３０１に対しては、サブ電源線２
ａおよびサブ接地線４ａが設けられる。サブ電源線２ａ
とメイン電源線１の間には、動作サイクル規定信号／φ
に応答して導通し、メイン電源線１とサブ電源線２ａを
電気的に接続するｐチャネルＭＯＳトランジスタＱ１ａ
と、スタンバイサイクル時におけるこのサブ電源線２ａ
上の電圧ＶＣＬ１の電圧レベルを設定する電圧設定部３
１０が設けられる。サブ接地線４ａに対しては、動作サ
イクル規定信号φに応答してサブ接地線４ａをメイン接
地線３に電気的に接続するｎチャネルＭＯＳトランジス
タＱ２ａと、スタンバイサイクル時において、このサブ
接地線４ａ上の電圧ＶＳＬ１の電圧レベルを設定する電
圧設定部３１２が設けられる。電圧設定部３１０および
３１２は、基準電圧発生回路と、差動増幅回路と、この
差動増幅回路の出力に応答して導通するＭＯＳトランジ
スタを含むか、または基準電圧発生回路と基準電圧発生
回路の基準電圧をバックゲートに受けるＭＯＳトランジ
スタを含む。

【０１５６】内部回路３０２に対しては、サブ電源線２
ｂおよびサブ接地線４ｂが設けられる。サブ電源線２ｂ
に対しては、動作サイクル規定信号／φに応答してメイ
ン電源線１とサブ電源線２ｂを電気的に接続するｐチャ
ネルＭＯＳトランジスタＱ１ｂと、スタンバイサイクル
時におけるこのサブ電源線２ｂ上の電圧ＶＣＬ２の電圧
レベルを設定する電圧設定部３１４が設けられる。サブ
接地線４ｂに対しては、動作サイクル規定信号φに応答
してサブ接地線４ｂをメイン接地線３に電気的に接続す
るｎチャネルＭＯＳトランジスタＱ２ｂと、スタンバイ
サイクル時におけるこのサブ接地線４ｂ上の電圧ＶＳＬ
の電圧レベルと設定する電圧設定部３１６が設けられ
る。この電圧設定部３１４および３１６は、それぞれ電
圧設定部３１０および３１２と同様の構成を備える。

【０１５７】図２０に示す構成において、内部回路３０
１はサブ電源線２ｂ上の電圧ＶＣＬ１およびサブ接地線
４ｂ上の電圧ＶＳＬ１を両動作電源電圧として動作する
ように示される。しかしながら実際には、この入力信号
ＩＮａおよび出力信号ＯＵＴａのスタンバイサイクル時
における電圧レベルに応じてメイン電源線１およびメイ
ン接地線３上の電圧をも利用する。図２０においては、
電圧ＶＣＬ１およびＶＳＬ１の電圧レベルを問題とする
ため、便宜上、内部回路３０１がサブ電源線２ａおよび
サブ接地線４ａ上の電圧を動作電源電圧として動作する
ように示される。なお、内部回路３０１は、スタンバイ
サイクル時において出力ハイインピーダンス状態とされ
る場合には、このサブ電源線２ａ上の電圧ＶＣＬ１およ
びサブ接地線４ａ上の電圧ＶＳＬ１を両動作電源電圧と
して利用する構成が利用されてもよい。なお、この接続
構成は、また内部回路３０２についても同様である。

【０１５８】図２０に示すように、内部回路３０１およ
び３０２は、それぞれ別々の電源線構成とすることによ
り、サブ電源線２ａおよび２ｂならびにサブ接地線４ａ
および４ｂの電圧変動（ノイズ）を抑制する。次にこの
図２０に示す構成の動作についてその動作波形図である
図２１を参照して説明する。

【０１５９】スタンバイサイクルにおいて、動作サイク
ル規定信号φはＨレベルであり、ＭＯＳトランジスタＱ
１ａ、Ｑ２ａ、Ｑ１ｂおよびＱ２ｂはすべてオフ状態に
ある。この状態において、電圧ＶＣＬ１、ＶＳＬ１、Ｖ
ＣＬ２およびＶＳＬ２は、それぞれ電圧設定部３１０、
３１２、３１４および３１６により所定の電圧レベルに
設定される。今、電圧設定部３１０および３１４は同じ
電圧レベルに電圧ＶＣＬ１およびＶＣＬ２を設定し、ま
た電圧設定部３１２および３１６は同じ電圧レベルに電
圧ＶＳＬ１およびＶＳＬ２を設定するとする。

【０１６０】アクティブサイクルが始まると動作サイク
ル規定信号φはＨレベルとされ、ＭＯＳトランジスタＱ
１ａ、Ｑ１ｂ、Ｑ２ａ、およびＱ２ｂがオン状態とさ
れ、電圧ＶＣＬ１、ＶＣＬ２が電源電圧Ｖｃｃレベルへ
復帰し、また電圧ＶＳＬ１およびＶＳＬ２が接地電圧Ｖ
ｓｓレベルへ復帰する。このとき、電源線２ａおよび２
ｂに付随する負荷容量または寄生容量が異なり、同じ電
圧レベルにスタンバイサイクル時に維持されていても、
電源線２ａおよび２ｂが電源電圧Ｖｃｃレベルにまで復
帰するのに時間差が生じる。図２１において、電圧ＶＣ
Ｌ２の復帰時間が早くなるように示される。これは、ま
た電圧ＶＳＬ１およびＶＳＬ２についても同様である。
入力バッファ３００は、メイン電源線１およびメイン接
地線３上の電圧ＶｃｃおよびＶｓｓを両動作電源電圧と
して動作している。したがって、アクティブサイクルが
始まると、即座に外部からの信号ｅｘｔ．Ｉを取込み、
所定の処理を施して内部信号ＯＵＴｅを生成することが
できる。半導体記憶装置において内部制御信号発生回路
は、その入力信号および出力信号の発生順序は予め定め
られており、所定の時間順序をもつ活性状態とされる。
内部回路３０１が、サブ電源線２ａおよびサブ接地線４
ａ上の電圧ＶＣＬ１およびＶＳＬ１がそれぞれ所定の電
圧ＶｃｃおよびＶｓｓレベルに設定した後に、その入力
信号ＩＮａがアクティブ状態にされて動作を実行する。
内部回路３０２も同様に、電圧ＶＣＬ２およびＶＳＬ２
が電源電圧Ｖｃｃおよび接地電圧Ｖｓｓに復帰した後
に、入力信号ＩＮｂがアクティブ状態にされて動作を実
行する。入力バッファ３００から内部回路３０１および
３０２への信号伝播には所定の時間が必要とされる。し
たがって、入力バッファ３００をメイン電源線１および
メイン接地線３上の電圧ＶｃｃおよびＶｓｓを両電源電
圧として動作させることにより、アクティブサイクル開
始後即座に外部信号ｅｘｔ．Ｉを取込んで内部動作を開
始させることができ、アクセス時間を大幅に低減するこ
とができる。

【０１６１】すなわち、電圧ＶＣＬおよびＶＳＬが電源
電圧ＶｃｃおよびＶｓｓの電圧レベルに復帰する前に動
作する回路部分（入力信号が確定状態とされる回路）に
ついては、メイン電源線１およびメイン接地線３上の電
圧ＶｃｃおよびＶｓｓを動作電源として動作させ、でき
るだけ早いタイミングで動作を実行させ、アクセス遅延
の増加を防止する。いずれの回路に対して、メインおよ
びサブの電源構造を備える階層電源線構成とし、いずれ
の回路に対してメイン電源線１およびメイン接地線３の
みを電源線として利用するかは、アクティブサイクル時
における各サブ電源線およびサブ接地線の電圧の復帰時
間を測定し、そこへ与えられる信号の確定タイミングと
の関係から決定される。図３に示す／ＲＡＳバッファ２
００、／ＣＡＳバッファ２１０、／ＷＥバッファ、およ
びロウアドレスバッファ１０１は、外部からの信号をで
きるだけ早いタイミングで取込み、内部信号を生成する
必要があり、この図２０に示す入力バッファ３００と同
様メイン電源線１およびメイン接地線３のみの非階層電
源構造とする。階層電源線構成とする部分は、比較的遅
いタイミングで動作を行なう回路であればよく、たとえ
ば図４に示すロウデコーダ２３０がメイン電源線および
サブ電源線とメイン接地線およびサブ接地線の階層電源
構成とされる。コラム系回路については、アクティブサ
イクルが始まってから所定時間経過後（コラムインター
ロック期間経過後）活性状態とされるため、メイン／サ
ブ電源線およびメイン／サブ接地線の階層電源構造がと
られてもよい。

【０１６２】以上のように、この第６の実施例の構成に
従えば、電圧ＶＣＬおよびＶＳＬが電源電圧Ｖｃｃおよ
び接地電圧Ｖｓｓに復帰するよりも早いタイミングで動
作する必要のある回路に対しては、メイン電源線および
メイン接地線のみを設けることにより、これらの回路を
早いタイミングで動作を開始させることができ、アクセ
ス遅延の増大を防止することができる。

【０１６３】［実施例７］図２２は、この発明の第７の
実施例である半導体集積回路装置の要部の構成を示す図
である。図２２においては、内部回路３２０および３２
２を代表的に示す。内部回路３２０は、入力信号ＩＮ０
に所定の論理処理を施して内部出力信号ＯＵＴ０を生成
する。内部回路３２２は、入力信号ＩＮ１に所定の論理
処理を施して内部出力信号ＯＵＴ１を生成する。内部回
路３２０に対しては、サブ電源線２ａおよびサブ接地線
４ａが設けられ、内部回路３２２に対しては、サブ電源
線２ｂおよびサブ接地線４ｂが設けられる。サブ電源線
２ａに対しては、動作サイクル規定信号／φに応答して
メイン電源線１とサブ電源線２ａを電気的に接続するｐ
チャネルＭＯＳトランジスタＱ１ａと、基準電圧ＶＲＨ
１に従って、スタンバイサイクル時におけるサブ電源線
２ａの電圧ＶＣＬ１を所定の電圧レベルに設定する電圧
設定部３２４が設けられる。この電圧設定部３２４は、
差動増幅器とこの差動増幅器の出力信号に応答して導通
するＭＯＳトランジスタを含むか、または基準電圧ＶＲ
Ｈ１をバックゲートに受けるＭＯＳトランジスタを含
む。

【０１６４】サブ接地線４ａに対しては、動作サイクル
規定信号φに応答してサブ接地線４ａとメイン接地線３
を電気的に接続するｎチャネルＭＯＳトランジスタＱ２
ａと、基準電圧ＶＲＬ１に従ってこのサブ接地線４ａ上
の電圧ＶＳＬ１のレベルをスタンバイサイクル時に設定
する電圧設定部３２６が設けられる。電圧設定部３２６
は、また差動増幅器と、この差動増幅器の出力をゲート
電極に受けるＭＯＳトランジスタで構成されるか、また
は基準電圧ＶＲＬ１をバックゲートに受けるＭＯＳトラ
ンジスタで構成される。内部回路３２０は、メイン電源
線１、サブ電源線２ａ、メイン接地線３およびサブ接地
線４ａ上の電圧をすべて受けて動作するように示され
る。しかしこれは内部回３２０の内部構成により適当な
電源線／接地線が選択されて利用される。内部回路３２
０および３２２のＭＯＳトランジスタのバックゲートへ
は電圧ＶｃｃまたはＶｓｓが与えられる。

【０１６５】内部回路３２２に対しては、サブ電源線２
ｂおよびサブ接地線４ｂが設けられる。サブ電源線２ｂ
に対しては、動作サイクル規定信号／φに応答してメイ
ン電源線１とサブ電源線２ｂとを電気的に接続するｐチ
ャネルＭＯＳトランジスタＱ１ｂと、基準電圧ＶＲＨ２
に従ってスタンバイサイクル時におけるこのサブ電源線
２ｂ上の電圧ＶＣＬ２の電圧レベルを設定する電圧設定
部３２５が設けられる。電圧設定部３２５も、また差動
増幅器およびＭＯＳトランジスタ，または基準電圧をバ
ックゲートに受けるＭＯＳトランジスタの構成を備え
る。サブ接地線４ｂに対しては、動作サイクル規定信号
φに応答してサブ接地線４ｂをメイン接地線３に電気的
に接続するｎチャネルＭＯＳトランジスタＱ２ｂと、ス
タンバイサイクル時に基準電圧ＶＲＬ２に従ってサブ接
地線４ｂ上の電圧ＶＳＬ２の電圧レベルを設定する電圧
設定部３２７が設けられる。この電圧設定部３２７も同
様、差動増幅器およびＭＯＳトランジスタ，またはＭＯ
Ｓトランジスタの構成を備える。基準電圧は以下の関係
を満足する。

【０１６６】Ｖｃｃ＞ＶＲＨ１＞ＶＲＨ２ ＶＲＬ２＞ＶＲＬ１＞Ｖｓｓ したがって、以下の関係がスタンバイサイクルにおいて
満たされる。

【０１６７】Ｖｃｃ＞ＶＣＬ１＞ＶＣＬ２ ＶＳＬ２＞ＶＳＬ１＞Ｖｓｓ すなわち、スタンバイサイクルにおいて、内部回路３２
０においてサブスレッショルド領域で動作するＭＯＳト
ランジスタよりも、内部回路３２２においてサブスレッ
ショルド領域で動作するＭＯＳトランジスタがより強い
オフ状態とされる。次に、この図２２に示す構成の動作
をその動作波形図である図２３を参照して説明する。

【０１６８】スタンバイサイクルにおいて、動作サイク
ル規定信号φはＨレベルであり、ＭＯＳトランジスタＱ
１ａ、Ｑ１ｂ、Ｑ２ａ、およびＱ２ｂはそれぞれオフ状
態である。この状態において、電圧ＶＣＬ１、ＶＣＬ
２、ＶＳＬ１、およびＶＳＬ２は、それぞれ、基準電圧
ＶＲＨ１、ＶＲＨ２、ＶＲＬ１、およびＶＲＬ２に従っ
て所定の電圧レベルに設定される。

【０１６９】アクティブサイクルが始まると、動作サイ
クル規定信号φがＬレベルとなり、ＭＯＳトランジスタ
Ｑ１ａ、Ｑ１ｂ、Ｑ２ａ、およびＱ２ｂはそれぞれオフ
状態とされる。これにより、サブ電源線２ａおよび２ｂ
上の電圧ＶＣＬ１およびＶＣＬ２は電源電圧Ｖｃｃレベ
ルに復帰し、サブ接地線４ａおよび４ｂ上の電圧ＶＳＬ
１およびＶＳＬ２は接地電圧Ｖｓｓレベルに復帰する。
このとき、電圧ＶＣＬ１は電圧ＶＣＬ２よりも高いた
め、サブ電源線２ａ上の電圧ＶＣＬ１は、サブ電源線２
ｂ上の電圧ＶＣＬ２よりも早い時刻ｔ１において電源電
圧Ｖｃｃレベルに復帰し、同様に、電圧ＶＳＬ１もＶＳ
Ｌ２よりも早い時刻ｔ１において接地電圧Ｖｓｓに復帰
する。したがって内部回路３２０に与えられる入力信号
ＩＮ０は時刻ｔ１以降の早いタイミングで活性状態とさ
れ、内部回路３２０からの出力信号ＯＵＴ０を早いタイ
ミングで確定状態とすることができる。内部回路３２２
については、電圧ＶＣＬ２およびＶＳＬ２が時刻ｔ２に
おいて電圧ＶｃｃおよびＶｓｓに復帰するため、この時
刻ｔ２より遅い後のタイミングで入力信号ＩＮ１が確定
状態とされる。

【０１７０】上述のように、早いタイミングで動作すべ
き内部回路に対しては、サブ電源線上の電圧を電源電圧
Ｖｃｃレベルに近い電圧レベルに設定し、かつサブ接地
線上の電圧ＶＳＬを接地電圧Ｖｓｓレベルに近い電圧レ
ベルに設定する。これにより、スタンバイサイクル時に
おけるサブスレッショルド電流に起因する消費電流を低
減しつつ動作開始タイミングの遅れを低減することがで
き、高速動作する半導体集積回路装置またはアクセス遅
延の少ない半導体記憶装置が実現される。比較的遅いタ
イミングで動作してもよい内部回路に対しては、サブ電
源線上の電圧ＶＣＬを比較的低い電圧レベルに設定し、
一方、サブ接地線上の電圧ＶＳＬを比較的高い電圧レベ
ルに設定することにより、サブスレッショルド電流を十
分に抑制して、消費電流を低減する。これにより、何ら
動作速度／アクセス時間に悪影響を及ぼすことなく低消
費電流で動作する半導体集積回路装置が実現される。

【０１７１】なお、基準電圧ＶＲＨ１、ＶＲＬ１、ＶＲ
Ｈ２、ＶＲＬ２は、それぞれ先の実施例において図９お
よび図１１において示した構成を利用することができ
る。これは１つの回路からその出力ノードを別々とする
ことにより、２種類の基準電圧が発生される構成が利用
されてもよく、また別々に基準電圧を発生する構成が利
用されてもよい。

【０１７２】この内部回路３２０としては、図２０に示
す構成と同様、外部信号を受ける入力バッファ、すなわ
ち、／ＲＡＳバッファ、／ＣＡＳバッファ、／ＷＥバッ
ファおよびロウアドレスバッファなどが適用され、内部
回路３２２は、ロウデコーダなどの回路を含む。

【０１７３】［その他の変更例］図１０に示すＭＯＳト
ランジスタＱ５およびＱ６は、それぞれｐチャネルＭＯ
ＳトランジスタおよびｎチャネルＭＯＳトランジスタを
用いることができる。基準電圧の極性が切換えられれば
よく、またその接続も応じて変更される。動作モードに
応じて基準電圧を変更する場合においても、その変更方
向が逆とされる。これにより、図１０に示す構成と同様
の効果を得ることができる。

【０１７４】また図１１に示す基準電圧発生回路におい
ては、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯ
Ｓトランジスタが用いられているが、一方の導電形式の
ＭＯＳトランジスタのみで構成されてもよい。

【０１７５】

【発明の効果】以上のように、この発明に従えば、低消
費電流で、アクセス遅延が十分に抑制される半導体集積
回路装置を実現することができる。

【０１７６】すなわち、請求項１の発明に従えば、メイ
ン電源電圧線とサブ電源電圧線の間に、基準電圧とサブ
電源電圧線の電圧とを比較する差動増幅器の出力信号に
従ってメイン電源線とサブ電源線との間に電流経路を形
成するスイッチング素子を設けたため、サブ電源電圧線
の電圧を基準電圧レベルに設定することができ、安定に
スタンバイサイクル時において所定の電圧レベルにサブ
電源電圧線の電圧を保持することができる。

【０１７７】請求項２に係る発明に従えば、メイン電源
電圧線とサブ電源電圧線の間にバックゲートに基準電圧
を受けるダイオード接続された絶縁ゲート型電界効果ト
ランジスタを用いたため、このサブ電源電圧線上の電圧
をスタンバイサイクル時に安定に一定の電圧レベルに保
持することができる。

【０１７８】請求項３の発明に従えば、基準電圧を調節
可能としたため、製造パラメータのばらつきに影響を受
けることなく確実に所望の電圧レベルの基準電圧を発生
することができ、応じてサブ電源電圧線上の電圧をスタ
ンバイサイクル時に所望の電圧レベルに保持することが
できる。

【０１７９】請求項４に係る発明に従えば、特定動作モ
ード時において基準電圧のレベルを変更するように構成
したため、この特定動作モード時においてサブ電源電圧
線の電圧レベルを変更することができ、より消費電流を
低減することができる。

【０１８０】請求項５に係る発明に従えば、基準電圧レ
ベルを調整するための手段として不良メモリセルを救済
するための不良アドレスプログラム用の溶断可能なリン
ク素子と同じ材料で構成されるリンク素子を利用したた
め、この不良アドレスのプログラムと同一のプロセスに
おいて基準電圧のレベル調整を行なうことができ、基準
電圧のレベル調整の時間をほぼ無視することができ、製
造時間を短縮することができる。

【０１８１】請求項６に係る発明に従えば、外部信号を
受ける入力バッファはメイン電源電圧線の電圧のみを動
作電源電圧として動作するように構成し、少なくともロ
ウアドレスデコーダはメイン／サブ電源電圧線の階層電
源構造としたため、スタンバイサイクルからアクティブ
サイクル移行時において早いタイミングで外部信号を取
込んで内部信号を発生することができ、アクセス遅延の
増大を防止することができる。

【０１８２】請求項７に係る発明に従えば、第１の論理
ゲートに設けられたサブ電源電圧線のスタンバイサイク
ル時における電圧と第２の論理ゲートに設けられた第２
のサブ電源電圧線のスタンバイサイクル時における電圧
レベルとを異ならせるように構成したため、その第１お
よび第２の論理ゲートの動作条件に従ってスタンバイサ
イクル時のサブ電源電圧線上の電圧レベルを設定するこ
とができ、消費電流をスタンバイサイクル時において低
減しつつ動作速度またはアクセス時間の劣化を防止する
ことができる。

【０１８３】請求項８に係る発明に従えば、第２の論理
ゲートのサブ電源線に対して基準電圧と電圧レベルの異
なる第２の基準電圧をバックゲートに受ける、メイン電
源電圧線とサブ電源電圧線の間に接続されたＭＯＳトラ
ンジスタ（絶縁ゲート型電界効果トランジスタ）を設け
たため、第２の論理ゲートをスタンバイサイクル時にお
けるサブ電源電圧線の電圧と論理ゲートのサブ電源電圧
線上のスタンバイサイクル時における電圧レベルを異な
らせることができ、応じて論理ゲートの動作条件に従っ
て最適な電圧レベルに各サブ電源電圧線上の電圧を設定
することができスタンバイサイクル時における消費電流
を低減しつつスタンバイサイクルからアクティブサイク
ル移行時における動作開始タイミングの遅れを最小とす
ることができ、高速動作する低消費電流の半導体集積回
路装置を得ることができる。

【０１８４】請求項９に係る発明においては、論理ゲー
トに含まれる電界効果トランジスタのバックゲートにメ
イン電源線上の電圧を与える様に構成したので、動作サ
イクル規定信号の非活性化時におけるサブスレッショル
ド電流を、そのバックゲート効果により低減することが
できる。

【０１８５】

【図面の簡単な説明】

【図１】 この発明の第１の実施例である半導体集積回
路装置の全体の構成を概略的に示す図である。

【図２】 図１に示す半導体集積回路装置の動作を示す
信号波形図である。

【図３】 図１に示す半導体集積回路装置の周辺回路の
構成をより詳細に示す図である。

【図４】 図１に示す半導体集積回路装置の周辺回路の
構成をより詳細に示す図である。

【図５】 図３および図４に示す半導体集積回路装置の
周辺回路の動作を示す信号波形図である。

【図６】 この発明の第１の実施例である半導体集積回
路装置の要部の構成を示す図である。

【図７】 図６に示す半導体集積回路装置の動作を示す
信号波形図である。

【図８】 図６に示す差動増幅器の構成の一例を示す図
である。

【図９】 この発明の第２の実施例である半導体集積回
路装置に用いられる基準電圧発生回路の構成を示す図で
ある。

【図１０】 この発明の第３の実施例である半導体集積
回路装置の要部の構成を示す図である。

【図１１】 図１０に示す基準電圧発生回路の構成の一
例を示す図である。

【図１２】 図１０に示す絶縁ゲート型電界効果トラン
ジスタの断面構造を概略的に示す図である。

【図１３】 第２および第３の実施例の効果を説明する
ための図である。

【図１４】 この発明の第４の実施例である半導体集積
回路装置の要部の構成を示す図である。

【図１５】 この発明の第５の実施例である半導体集積
回路装置の要部の構成を概略的に示す図である。

【図１６】 図１５に示すレベル変更回路の構成の一例
を示す図である。

【図１７】 図１６に示す回路の動作を示す信号波形図
である。

【図１８】 図１５に示すレベル変更回路の他の構成を
示す図である。

【図１９】 図１８に示す回路の動作を示す信号波形図
である。

【図２０】 この発明の第６の実施例である半導体集積
回路装置の要部の構成を示す図である。

【図２１】 図２０に示す半導体集積回路装置の動作を
示す信号波形図である。

【図２２】 この発明の第７の実施例である半導体集積
回路装置の要部の構成を示す図である。

【図２３】 図２２に示す半導体集積回路装置の動作を
示す信号波形図である。

【図２４】 従来のＣＭＯＳインバータの構成を示す図
である。

【図２５】 従来のＣＭＯＳインバータの問題点を説明
するための図である。

【図２６】 従来の半導体集積回路装置の要部の構成を
示す図である。

【図２７】 図２６に示す従来の半導体集積回路装置の
動作を示す信号波形図である。

【符号の説明】

１ メイン電源線、２，２ａ，２ｂ サブ電源線、３
メイン接地線、４，４ａ，４ｂ サブ接地線、１０ 基
準電圧発生回路、２０ 電源端子、３０ 接地端子、４
０ 基準電圧発生回路、５０ 基準電圧発生回路、５，
６ 差動増幅器、Ｑ３，Ｑ４ スイッチングトランジス
タ、Ｑ５，Ｑ６ ＭＯＳトランジスタ、Ｒ１，Ｒ２，Ｒ
３，Ｒ４ 可変抵抗、Ｌ１〜Ｌｎ，ＬＬ１〜ＬＬｎ リ
ンク素子、９１ スペアデコーダ、１００ メモリセル
アレイ、１０２ アドレスバッファ、１０４ 行選択回
路、１０６ 列選択回路、１０８ 入出力回路、１１０
制御回路、１２０ 電源電圧記憶回路、１３０ 接地電
圧集積回路、２００ ／ＲＡＳバッファ、２０１ 行ア
ドレスバッファ、２１０ ／ＣＡＳバッファ、２１２
／ＷＥバッファ、２３０ ロウデコーダ、２２０ Ｖｂ
ｂ発生器、２５５Ｖｃｃ／２発生器、２５６ Ｖｐｐ発
生器、１２，１４ レベル調整機能付基準電圧発生回
路、３００ 入力バッファ、３０１，３０２，３２０，
３２２ 内部回路、３１０，３１２，３１４，３１６，
３２４，３２５，３２６，３２７電圧設定部。

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成７年４月１１日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】請求項１

【補正方法】変更

【補正内容】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】請求項２

【補正方法】変更

【補正内容】

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】請求項６

【補正方法】変更

【補正内容】

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】請求項７

【補正方法】変更

【補正内容】

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】請求項８

【補正方法】変更

【補正内容】

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】００２３

【補正方法】変更

【補正内容】

【００２３】

【課題を解決するための手段】請求項１に係る半導体集
積回路装置は、第１の電源電圧を伝達する第１のメイン
電源線と、第１のサブ電源線と、動作サイクル規定信号
に応答してこの第１のメイン電源線と第１のサブ電源線
とを電気的に接続する第１のスイッチングトランジスタ
と、第１のサブ電源線上の電圧と基準電圧とを差動的に
増幅する第１の差動増幅手段と、この第１の差動増幅手
段の出力信号に応答して、第１のメイン電源線と第１の
サブ電源線の間に電流が流れる経路を形成する第２のス
イッチングトランジスタと、第１のサブ電源線に結合さ
れる一方導通端子を有しかつ前記動作サイクル規定信号
がスタンバイサイクルを示すとき非導通状態とされるト
ランジスタ素子を含み、与えられた入力信号に所定の論
理処理を施して出力する論理ゲートを備える。

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】００２４

【補正方法】変更

【補正内容】

【００２４】請求項２に係る半導体集積回路装置は、第
１の電源電圧を伝達するメイン電源線と、サブ電源線
と、動作サイクル規定信号に応答して、このメイン電源
線とサブ電源線とを電気的に接続するスイッチングトラ
ンジスタと、その一方導通ノードがメイン電源線に接続
され、かつその他方導通ノードがサブ電源線に接続され
かつその制御電極がダイオード接続となるようにメイン
電源線またはサブ電源線に接続される絶縁ゲート型電界
効果トランジスタと、サブ電源線に結合される一方導通
ノードを有しかつ動作サイクル規定信号がスタンバイサ
イクルを示すとき非導通状態とされるトランジスタ素子
を含み、与えられた入力信号に所定の論理処理を施して
出力する論理ゲートと、絶縁ゲート型電界効果トランジ
スタのバックゲートに基準電圧を印加する基準電圧発生
回路とを備える。

【手続補正８】

【補正対象書類名】明細書

【補正対象項目名】００３０

【補正方法】変更

【補正内容】

【００３０】また好ましくは、第２のサブ電源線と、動
作サイクル規定信号に応答してこの第２のサブ電源線と
メイン電源線とを電気的に接続する第２のスイッチング
トランジスタと、基準電圧発生手段からの先の基準電圧
とは異なる電圧レベルの第２の基準電圧を受けるバック
ゲートと、その一方導通ノードがメイン電源線に接続さ
れ、その他方導通ノードが第２のサブ電源線に接続され
かつその制御電極ノードがダイオード接続となるように
メイン電源線またはサブ電源線に接続される第２の絶縁
ゲート型電界効果トランジスタと、第２のサブ電源線に
結合される一方導通ノードを有しかつ動作サイクル規定
信号がスタンバイサイクルを示すとき非導通状態とされ
るトランジスタ素子を含み、与えられた入力信号に所定
の論理処理を施して出力する第２の論理ゲートをさらに
備える。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/06 Ｈ０１Ｌ 27/06 ３３１

Claims (9)

【特許請求の範囲】
1. 【請求項１】 第１の電源電圧を伝達するメイン電源線
   と、 サブ電源線と、 動作サイクル規定信号に応答して、前記メイン電源線と
   前記サブ電源線とを電気的に接続する第１のスイッチン
   グトランジスタと、 前記サブ電源線上の電圧と基準電圧とを差動的に増幅す
   る差動増幅手段と、 前記差動増幅手段の出力信号に応答して、前記メイン電
   源線と前記サブ電源線との間に電流が流れる経路を形成
   する第２のスイッチングトランジスタと、 前記サブ電源線上の電圧を一方動作電源電圧として動作
   し、与えられた入力信号に所定の論理処理を施して出力
   する論理ゲートとを備える、半導体集積回路装置。
2. 【請求項２】 第１の電源電圧を伝達するメイン電源線
   と、 サブ電源線と、 動作サイクル規定信号に応答して、前記メイン電源線と
   前記サブ電源線とを電気的に接続するスイッチングトラ
   ンジスタと、 バックゲートを有し、かつその一方導通ノードが前記メ
   イン電源線に接続され、かつその他方導通ノードが前記
   サブ電源線に接続され、かつその制御電極ノードが高電
   位から低電位側へのダイオードを形成する様に前記メイ
   ン電源線およびサブ電源線の一方に接続される絶縁ゲー
   ト型電界効果トランジスタと、 前記絶縁ゲート型電界効果型トランジスタの前記バック
   ゲートへ基準電圧を印加する基準電圧発生回路と、 前記サブ電源線上の電圧を一方動作電源電圧として動作
   し、与えられた入力信号に所定の論理処理を施して出力
   する論理ゲートとを備える、半導体集積回路装置。
3. 【請求項３】 前記基準電圧の電圧レベルを調節するた
   めの電圧レベル調節手段をさらに備える、請求項１また
   は２に記載の半導体集積回路装置。
4. 【請求項４】 特定動作モード指定信号に応答して、前
   記基準電圧の電圧レベルを変更する手段をさらに備え
   る、請求項１または２に記載の半導体集積回路装置。
5. 【請求項５】 行および列のマトリックス状に配列され
   る複数のメモリセルを含むメモリセルアレイと、 溶断可能なリンク素子を含み、前記メモリセルアレイの
   不良メモリセルの存在する行または列を特定する不良ア
   ドレスをプログラムするための回路と、 前記リンク素子と同じ材料で形成されるプログラム素子
   を含み、前記基準電圧の電圧レベルを調整するレベル調
   整回路とをさらに備える、請求項１または２に記載の半
   導体集積回路装置。
6. 【請求項６】 行および列のマトリックス状に配列され
   る複数のメモリセルを含むメモリセルアレイと、 前記第１の電源電圧と論理レベルの異なる第２の電源電
   圧を伝達する別のメイン電源線と、 前記メイン電源線両者上の電圧を両動作電源電圧として
   動作し、動作サイクル規定信号、データ入出力モード指
   定信号およびアドレス信号を含む外部信号をバッファ処
   理して内部信号を生成する入力バッファと、 前記サブ電源線上の電圧を一方動作電源電圧として動作
   し、前記入力バッファからの内部信号に含まれる行アド
   レス信号をデコードして前記メモリセルアレイの行を指
   定する行指定信号を発生する行デコード回路をさらに備
   える、請求項１または２に記載の半導体集積回路装置。
7. 【請求項７】 第２のサブ電源線と、 前記動作サイクル規定信号に応答して前記メイン電源線
   と前記第２のサブ電源線とを電気的に接続する第３のス
   イッチングトランジスタと、 前記第２のサブ電源線上の電圧を一方動作電源電圧とし
   て動作し、与えられた入力信号に所定の論理処理を施し
   て出力する第２の論理ゲートと、 前記基準電圧発生手段からの、前記基準電圧と異なる電
   圧レベルの第２の基準電圧と前記第２のサブ電源線上の
   電圧を差動的に増幅する第２の差動増幅手段と、 前記第２の差動増幅手段の出力信号に応答して、前記メ
   イン電源線と前記第２のサブ電源線との間に電流が流れ
   る経路を形成する第４のスイッチングトランジスタとを
   さらに備える、請求項１記載の半導体集積回路装置。
8. 【請求項８】 第２のサブ電源線と、 前記動作サイクル規定信号に応答して前記メイン電源線
   と前記第２のサブ電源線とを電気的に接続する第２のス
   イッチングトランジスタと、 前記基準電圧発生手段からの、前記基準電圧と電圧レベ
   ルの異なる第２の基準電圧をそのバックゲートに受け、
   かつその一方導通電極ノードとが前記メイン電源線に接
   続され、かつその他方導通ノードが前記第２のサブ電源
   線に接続されかつその制御電極が高電位から低電位側へ
   向かうダイオードを形成する様に前記第２のサブ電源線
   と前記メイン電源線の間に接続される第２の絶縁ゲート
   型電界効果トランジスタと、 前記第２のサブ電源線上の電圧を一方動作電源電圧とし
   て動作し、与えられた信号に所定の論理処理を施して出
   力する第２の論理ゲートをさらに備える、請求項２に記
   載の半導体集積回路装置。
9. 【請求項９】 所定のレベルの電源電圧を伝達するメイ
   ン電源線と、 サブ電源線と、 動作サイクル規定信号に応答して、前記メイン電源線と
   前記サブ電源線とを電気的に接続するスイッチング素子
   と、 前記スイッチング素子の非導通時、前記サブ電源線を前
   記電源電圧と異なる電圧レベルに維持するための電圧設
   定手段と、 前記メイン電源線上の電源電圧をバックゲートに受けか
   つその一方導通ノードが前記サブ電源線上の電圧を受け
   る様に接続される絶縁ゲート型電界効果トランジスタを
   含み、与えられた信号に所定の処理を施して出力する論
   理ゲートとを含む、半導体集積回路装置。