CN1100324C - 具有改进的分级电源线结构的半导体存储装置 - Google Patents

Abstract

在半导体集成电路装置中，在主电源线(1，3)和分电源线(2，4)间设置电压调整电路(5，6，Q3，Q4)，按照参考电压(Vref1和Vref2)调整分电源线的电压电平。当等待周期电流损耗减少时，避免了存取延迟的增加。电压调整电路包括用以差分放大分电源线上电压和参考电压的差分放大器，和响应差分放大器输出的晶体管，用以使电流在主和分电源线间流过，或者交替地流过其反向栅接到参考电压的接成二极管的绝缘栅型晶体管。

Description

具有改进的分级电源线 结构的半导体存储装置

本发明涉及一种半导体装置，特别涉及用以降低包括由CMOS晶体管(互补绝缘栅型场效应晶体管)构成的逻辑门电路的半导体装置的电流损耗的结构。尤其是本发明涉及用以降低半导体存储装置例如DRAM(动态随机存取存储器)的子阈值电流的结构。下面说明背景技术。

CMOS电路公知是具有相当低的功耗的半导体电路。

图24是表示CMOS变换器结构的图。在图24中，CMOS变换器包括连接在接有一工作电源电压Vcc的电源节点900和输出接点之间。其栅极接收输入信号IN的p-沟道MOS晶体管(绝缘栅型场效应晶体管)PT和连接在另一接有另一工作电源电压Vss(通常是地电位)的电源节点902和输出节点901之间，其栅极接收输入信号IN的N-沟道MOS晶体管NT。负载电容器C连接在输出节点901上。当输入信号IN为低电平时，p-沟道MOS晶体管PT导通，n-沟道MOS晶体管NT截止，负载电容器C经p-沟道MOS晶体管PT充电，输出信号OUT达到电源电压Vcc的电平。当负载电容器C完成充电时，由于源极和漏极达到同样电位，p-沟道晶体管PT截止。因此，在这种状态下无电流流通，功耗可忽略。

当输入信号IN为高电平时，p-沟道MOS晶体管PT截止，n-沟道MOS晶体管NT导通，负载电容器C经n-沟道MOS晶体管NT放电，输出节点901上的电位变成另一电源电位Vss的电平。当放电结束时，由于其源极和漏极达到同样电位，n-沟道MOS晶体管NT截止。因此，在这种状态下功耗也能忽略。

流过MOS晶体管的漏极电流IL用MOS晶体管的栅-源电压的函数表示。如果栅-源电压的绝对值大于MOS晶体管阈电压的绝对值，将流过大的漏极电流。即使栅-源电压的绝对值等于或小于阈电压的绝缘值，漏极电流也不完全为0。在这种电压范围流过的漏极电流称之为子阈值电流，并与栅-源电压的指数成正比。

图25示出n-沟道MOS晶体管的子阈值电流的特性。在图25中，横坐标表示栅-源电压VGS，纵坐标表示漏极电流IL的对数值。在图25中，在曲线I和II的直线区的电源IL是子阈值电流。该阈电压定义为栅-源电压，它使在子阈值电流范围内流过规定的电流。例如，使在具有10μm的栅宽度(沟道宽点)的MOS晶体管中流过10mA漏极电流的栅-源电压定义为阈电压。在图25中示出与规定电流Io相应的阈电压VT0和VT1。

随着MOS晶体管的小型化，电源电压Vcc也按照换算比例降低。因而MOS晶体管的阈值电压Vth的绝对值也必须按换算比例降低以提高性能。例如在图24所示的CMOS变换器中，所加的电源电压是5V，n-沟道MOS晶体管NT的阈电压Vth是1V，当输入信号从0变到1V或更多时，引起大漏极电流，负载电容C开始放电。当例如阈电压Vth保持同样数值，电源电压Vcc降低到3V时，除非输入信号IN成为1V或更大，n-沟道MOS晶体管NT都不能导通，负载电容器C也不能以大电流放电。也就是说，当电源电压Vcc是5V时，负载电容器C在输入信号IN达到其幅度1/5时开始放电，而当电源电压Vcc是3V时，负载电容器C在输入信号IN达到其幅度1/3时开始放电。因此，输入/输出响应特性变坏，不能保证高速工作。因而阈电压Vth的绝对值必须以同样的方法按比例缩小到电源电压。

然而，如图25所示，如果阈电VT1降低到阈电压VT0，则子阈值电流特性从曲线I移到曲线II。在这种情况下，由于高栅电压变成0V(Vss电平)时，子阈值电流从IL1增加到IL0，所以阈电压Vth的绝对值不能以同样方式按比例缩小到电源电压，实现优良的工作特性，特别是高速工作特性变得困难。

一种用以在不使高速特性变坏条件下抑制子阈值电流的结构分别披露在1993 Sumposium on VLSI Circuit Digest ofTechnical Papers，PP.47-48and PP.83-84by Horiuchi et al.and Takaskima。

图26是表示在上述参考文献中由Horiuchi等人披露的电源线结构的图。在图26中，串联连接的几个CMOS变换器f1-fn例示出-CMOS电路。变换器f1-fn中的每一个都有如在图24中所示的同样的结构。

在加有一种工作电源电压的电路中，第一电源线911连接到接有电源电压Vcc的第一电源节点910上，第二电源线912与第一电源线911平行排列。第一电源911和第二电源线912通过高阻值的高电阻器Ra连接。p-沟道MOS晶体管Q1与电阻Ra并联排列用以分别连接第一电源线911和第二电源线912，以响应控制信号Φc。具有用以稳定第二电涯线912的电位的较大容量的电容器Ca也并接在第一电源线911和第二电源线912之间。

另一电源电压Vss(地电位：OV)的传输通路包括连接到接有另一电源电压(后文简称之为“地电压”Vss的第二电源节点920的第三电源线921，和与第三电源线921并联排列的第四电源线922。在第三电源线921和第四电源线922之间设置有高阻值电阻Rb，p-沟道MOS晶体管Q2与电阻Rb并联配置，分别连接第三电源线921和第四电源线922以响应控制信号ΦS。有用以稳定第四电源线922的电位的大电容量的电容器Cb也并联设置在第三电源线921和第四电源线922之间。

奇数级变换器f1，f3……中的每一个都有一个连接到第一电源线911的工作电源接点(接有高电位的电源节点)和另一个连接到第四电源线922的电源节点(接有低电位的电源节点)。偶数级变换器f2…中的每一个都有一个连接到第二电源线912的工作电源节点，和另一个连接到第三电源线921的电源节点。现在说明其工作。

在DRAM中，能予知在等待(standby)状态的信号状态。也能予知输出信号状态。在图26所示的结构中，输入信号IN在等待状态成为低电平而在激活周期成为高电平。在等待周期中，控制信号Φc处于高电平，控制信号Φs，处于低电平，两晶体管Q1和Q2截止。在这种状态下，电源线911和912通过电阻Ra连接，而电源线921和922通过电阻Rb连接，电源线912的电位VCL变成：

           VCL＝Vcc-Ia·Ra而电源线922的电位VSL变成：

            VSL＝Vss+Ib·Rb其中Ia和Ib分别代表流过电阻Ra和Rb的电流。现在，输入信号IN处于地电位Vss的电平。在变换器f1中，p-沟道MOS晶体管PT处于导通状态，输出节点充电到电源线911上的电源电位Vcc的电平。另一方面，在n-沟道MOS晶体管NT中，它的源极电位(电源节点902的电位)是中间电位VSL并被设置成高于地电位Vss的电位电平。因此，在n-沟道MOS晶体管NT中，其栅-源电压变成负电压。如在图25中所示，当栅-源电压是-VSL时，子阈值电流成为小于高电源节点902的电位是地电位Vss时流过的子阈值电流IL1的子阈值电流IL2。这里将按照图25中所示的曲线I讨论MOS晶体管的工作特性。关于n-沟道MOS晶体管的ON/OFF状态，栅-源电压高于阈电压被认为是ON状态，栅-源电压低于阈电压被认为是OFF状态。相反的关系适用于p-沟道MOS晶体管的情况。

在变换器f2中，输入信号IN(变换器f1的输出信号)处于电源电位Vcc的高电平。在变换器f2中，p-沟道MOS晶体管截止，n-沟道MOS晶体管导通。在p-沟道MOS晶体管中，其源极接到电源线912并接到电压VCL。p-沟道MOS晶体管的栅极电位在变换器f2中变得高于源极电位，而且子阈值电流以类似方式被抑制到n-沟道MOS晶体管的情况。上述关系也应用到以下各级的变换器f3-fn。因此，在备用状态，在变换器f1-fn中的子阈值电流被抑制，等待电流减少。

当激活周期开始时，控制信号Φc为低电平，控制信号ΦS为高电平，MOS晶体管Q1和Q2两者都导通。MOS晶体管Q1和Q2每一个都有一大沟道宽度并能向变换器f1-fn提供足够的充电/放电电流。在这种状态下，电源线912和922的电位分别达到电源电位Vcc和地电位Vss的电平。因而，在激活周期中，按照输入信号IN将输出信号OUT导向确定的状态。

图27示出在图26所示的电路中的工作波形和流过电源线的电流。如图27所示，在等待周期时，响应信号ΦS和Φc，MOS晶体管Q1和Q2两者都截止，电源线912上的电压VCL和电源线922上的电压VSL中的每一个电压都分别达到电源电位Vcc和地电位Vss(OV)之间的中间电位。在这种状态下，在变换器f1-fn中，在子阈值区域(MOS晶体管在OFF状态)中的MOS晶体管处于更稳定的OFF状态而且子阈值电流减少。

在激活周期时，控制信号ΦS和Φc分别为高和低电平，MOS晶体管Q1和Q2导通，在电源线912上的电压VCL成为等于电源电位Vcc，在电源线922上的电压VSL成为等于地电位Vss。在激活周期开始时，流过电源电流Icc(VCL充电电流)使电源线912充电，随后当改变输入信号时，变换器f1-fn响应这种变化而工作，并产生充电/放电电流以改变信号电平，产生比较大的工作电流。

在从等待周期向激活周期变换时，晶体管Q1和Q2导通，电压VCL和VSL分别等于电源电位Vcc和地电位Vss。电源线912和922伴随有布线电容或由于与其连接的晶体管(晶体管的结电容)导致的产生电容，并需要一定的时间周期，直到电源线912和922的电压VCL和VSL分别复到电源电位Vcc和地电位Vss。当电压VCL与电源电位Vcc之差和电压VSL与地电位Vss之差被放大以减少等待电流时，需要长的时间直到电源线912和922的电压VCL和VSL分别恢复到规定的电位Vcc和Vss。当与电源线912和922连接的电路(变换器f1-fn)运转时，这些主电源线的电压电平变得不稳定，这些电路的工作速度变慢(通常MOS晶体管的工作速度作为其栅压和电源电压的函数给出)，得不到满足所要求条件的工作特性，信号传送的延迟加大。因此，接有来自电源线912和922的工作电源电压的电路必须在电源线912和922恢复到电源电位Vcc和地电位Vss之后开始工作。这就产生如下问题：与电源线912和922连接的电路的工作启动时间延迟，在DRAM的情况下存取时间变长。

本发明的目的是提供一种电流损耗低，工作速度高的半导体集成电路装置。

本发明的另一个目的是提供一种在不影响工作速度的等待(standby)周期中能充分抑制电流损耗的半导体集成电路装置。

本发明的又一个目的是提供一种在不增加存取时间的等待周期中能充分抑制电流损耗的半导体集成电路装置。

按照第一种情况的半导体集成电路装置包括：用以传输第一电源电压的第一主电源线、第一分电源线、用以响应工作周期定义信号电连接第一主电源线和第一分电源线的第一开关晶体管、用以差分放大第一分电源线上电压和参考电压的第一差分放大器、用以响应第一差分放大器的输出信号在第一主电源线和第一分电源线之间形成电流通路的第二开关晶体管、和利用第一分电源线上的电压作为其工作电源电压进行工作并按照所施加的输入信号完成规定的逻辑程序以便输出的逻辑门电路。

按照另一种情况的半导体集成电路装置包括：用以传输第一电源电压的第一主电源线、分电源线、用以响应工作周期定义信号电连接主电源线和分电源线的开关晶体管、有一个连接到主电源线的导电节点和连接到分电源线的另一个导电节点并有连接到主电源线或分电源线的控制极用以从高电位侧到低电位侧形成一二极管的绝缘栅场效应晶体管、应用分电源线上的电压作为其工作电源电压进行工作并按给定的输入信号完成规定的逻辑处理而且输出经过处理的信号的逻辑门电路、将参考电压加到绝缘栅场效应晶体管的反向栅的参考电压产生电路。

此参考电压产生电路最好包括用以调整参考电压电平的装置。

此参考电压产生电路最好包括用以按照代表特殊工作模式的特殊工作模式指定信号来改变参考电压的电压电平的装置。

最好此半导体集成电路装置进一步包括：存储器单元阵列，它具有排列成纵和横矩阵的许多存储器单元；程序电路，它具有可熔熔丝元件并能存储所测定的存储器单元阵列中不良存储单元的纵或横的不良地址；和电平调整电路，它具有由与程序电路的可熔熔得元件同样材料制成的程序元件并能调整参考电压的电压电平。

最好此半导体集成电路装置进一步包括：存储器单元阵列，它具有排列成纵和横阵列的许多存储器单元；和输入缓冲器，它使用电源线上的电压作为其工作电源电压进行工作，并建立一处理外部信号的缓冲区，所说的外部信号包括工作周期定义信号、数据输入/输出模式指定信号、和地址信号，而且还产生内部信号。逻辑门电路最好包括一行译码电路，用以译码含有来自输入缓冲器的内部信号的行地址信号，并产生一行指定信号以选择在存储器单元阵列中的行。

最好此半导体集成电路装置进一步包括：第二分电源线；第三开关晶体管用以按照工作周期定义信号电连接主电源线和第二分电源线；第二差分放大器用以差分放大来自参考电压产生装置的与第一参考电压和第二分电源线上电压的电压电平不同的第二参考电压；和第四开关晶体管用以按照第二差分放大器的输出信号在主电源线和第二电源线之间形成电流通路。

最好此半导体集成电路装置进一步包括：第二分电源线；第二开关晶体管用以按照工作周期定义信号电连接第二分电源线和主电源线；第二绝缘栅型场效应晶体管，它具有接收来自参考电压产生装置的与上述参考电压的电压电平不同的第二参考电压的反向栅、一个连接到主电源线的导电节点、另一个连接到第二分电源线的导电节点、和连接到主电源线或该分电源线的控制极节点，以便从高电位侧到低电位侧形成一二极管和第二逻辑门电路，它用第二分电源线上的电压作为其工作电源电压进行工作并按所施加的给定的输入信号执行规定的逻辑处理，而且输出经过处理的信号。

在按照第一种情况的半导体集成电路装置中，第二开关晶体管使电源线的电压电平维持在参考电压电平，从而使分电源线稳定地保持在所要求的电压电平。

在按照另一种情况的半导体集成电路装置中，参考电压加到绝缘栅型场效应晶体管的反向栅，绝缘型场效应晶体管的阈电压实质与制造参数的变化无关，能保持为一常数，分电源线借助二极管即已连接的绝缘栅型场效应晶体管能稳定地保持在所要求的电压电平。

参考电压用参考电压调整装置调整，从而能优选分电源线的电压恢复到主电源线上的电源电压的恢复时间和在备用周期时的电流损耗。

参考电压随特殊模式指定信号而变化，因而例如在诸如数据保持模式的特殊模式中，能进一步减少等待电流，所以能按照工作模式实现电流损耗和在分电源线上的电压。

用以调整参考电压电平的编程元件由与包括在用以修复存储器单元阵列中不良存储器单元的备用电路中的编程熔得元件相同的材料制成，因而用以设置参考电压电平的编程元件的编程序能够以像备用电路的无效地址编程的同样程序进行，显然能消除设置参考电压的编程时间。

用以接收外部信号的输入缓冲器由主电源线的电压启动，所以消除了工作电源电压到规定电压电平的恢复时间，输入缓冲器能在较早的时间启动，具有延迟工作启动时间的电路例如行选择电路使用来自分电源线的电压作为其电源电压进行工作，因此显然能取消分电源线的电压电平到主电源线上电压电平的恢复时间，因此在不增加等待电流的条件下能避免增加存取时间。

用以确定分电源线电压电平的参考电压电平不同的值，由于电路在更早时刻接收导致一确定状态的输入信号，与主电源线电压的差减少，而且到主电源线上的电压的恢复时间减少。因而在不增加予备电流和不延迟每个逻辑门电路的工作启动时间的条件下能高速工作。

由以下参考附图对本发明更详细地说明，将使本发明的上述和其它目的、特征、观点和优点更加明显。

图1是示意地表示本发明第一实施例的半导体集成电路装置的整体结构图；

图2是表示图1所示的半导体集成电路装置的工作的信号波形图；

图3是更详细地表示图1所示的半导体集成电路装置的周边电路的结构图；

图4是更详细地表示图1所示的半导体集成电路装置的周边电路的结构图；

图5是表示图3和4中所示的半导体集成电路装置的周边电路的工作的信号波形图；

图6是表示本发明的第一实施例的半导体集成电路装置的主要部分的结构图；

图7A-7C是表示图6所示的半导体集成电路装置的工作的信号波形图；

图8A和8B是表示图6所示的差分放大器的结构实例的图；

图9是表示本发明第二实施例的半导体集成电路装置中所用的参考电压产生电路的结构图；

图10是表示本发明第三实施例的半导体集成电路装置的主要部分的结构图；

图11是表示图10所示的参考电压产生电路的结构实例的图；

图12是示意性表示图10中所示的绝缘栅型场效应晶体管截面结构的图；

图13是用以说明第二和第三实施例的效果的图；

图14是表示本发明第四实施例的半导体集成电路装置的主要的结构图；

图15是示意性表示本发明第五实施例的半导体集成电路装置的主要部分的结构图；

图16是表示图15中所示的电平变化电路的结构实例的图；

图17是表示图16中所示电路工作的信号波形图；

图18是表示图15中所示的电平变化电路的另一种结构的图；

图19是表示图18中所示电路工作的信号波形图；

图20是表示本发明第六实施例的半导体集成电路装置的主要部分的结构图；

图21是表示图20中所示的半导体集成电路装置的工作的信号波形图；

图22是表示本发明第七实施例的半导体集成电路装置的主要部分的结构图；

图23是表示图22中所示的半导体集成电路装置的工作的信号波形图；

图24是表示已有技术中CMOS变换器的结构图；

图25是用以说明已有技术中的CMOS变换器存在的问题的图；

图26是表示已有技术中的半导体集成电路装置的主要部分的结构图；和

图27是表示已有技术中的半导体集成电路装置的工作的信号波形图。

本发明能应用于有备用周期和激活周期作为工作周期的半导体集成电路，这里在备用周期中的逻辑门电路的输入/输出信号的逻辑电平能被予先确定。然而在下面的说明中作为半导体集成电路的实例将讨论诸如动态随机存取存储器的动态半导体存储装置。

图1是按照本发明的实施例示意性地表示半导体存储装置(DRAM)的整体结构图。在图1中，该DRAM包括：存储器单元阵列100，其中存储器单元MC以行和列的矩阵排列；行选择电路104，用以译码来自地址缓冲器102的内部行地址信号(X地址)RA并选择存储器单元阵列100中相应的行(字线)；列选择电路106，用以译码来自地址缓冲器102的内部列地址信号(Y地址)CA并选择存储器单元阵列100中的列(位线BL和/BL)；和输入/输出电路108，用以对排列在由行选择器104和列选择106选择出的行和列相交叉处的存储单元写入或读出数据。

在图1中，有代表性地示出与一条字线WL和一条位线BL(或/BL)的交叉点相应排列的存储器单元MC。在存储器单元阵列100中，在“折叠位线结构”的情况下，列线由传输信号的相互互补的位线对BL和/BL构成，排成一列的存储器单元连接到相应的位线对的一个位线BL(或/BL)上。排成一行的存储器单元MC连接到字线WL。存储器单元MC包括：存储电容器MQ，用以存储信息；如存储晶体管MT，用以响应相应字线WL上的信号电位将存储电容器MQ连接到相应的位线BL(或/BL)上。

该DRAM还包括：控制电路110，用以按照外部施加的诸如行地址选通信号/RAS、列地址选通信号/CAS、和允许写入信号/WE等控制信号产生不同的内部控制信号；电源电压供给电路120，用以由加到一个电源节点20的电源电压Vcc产生一高电平电源电压VCL以便对每个电路供电；和地电压供给电路130，用以由加到另一电源节点(地节点)30上的另一电源电压(地电压)Vss产生一低电平电源电压VSL以便向每个电路供电。

在图1中示出电源电压供给电路120，它将电源电位Vcc和高电平电源电压VCL两者传输到每个内部电路。这意味着如下文所述，电源电压Vcc和高电平电源电压VCL两者都借助主电源线和分电源线传送到每个电路。也示出地电压供给电路130，它将地电位Vss和低电平电源电压VSL传送到内部电路。

在图1中也示出Vpp产生电路256和Vbb产生电路250，用以由加到电源端20的电源电位Vcc和加到地端30的地电位VSS产生高电压Vpp和负电压Vbb。此来自Vpp产生电路256的高电压Vpp经行选择电路104传送到该存储器单元阵列10中所选择的字线WL。从而避免了由于存储单元MC中的晶体管MT的阈电压损失，引起的对存储器电容器MQ写入电压的损失。来自Vbb产生电路250的负电压Vbb至少加到存储器阵列100的基底区。由于将负电压Vbb加到存储器阵列100的基底区，如下述那样实现了n-沟道MOS晶体管的阈电压稳定化，防止在信号线区中或类似区域中的寄生MOS晶体管的产生。

虽然以后将详细说明该结构，但控制电路110包括用以产生与行选择工作相关的控制信号的电路，和用以产生与列选择工作相关的控制信号的电路。行地址选通信号/RAS确定DRAM的工作周期，即在外部存取等待状态的备用周期和正进行外部存取的激活周期。行地址选通信号/RAS还启动与在DRAM之内的行选择有关的操作。具有按照行地址选通信号/RAS确定的激活/非激活状态的电路在下文中被称之为“行系统电路”。

列地址选通信号/CAS在信号/RAS激活状态(L电平)启动与DRAM的列选择有关的操作(包括数据输入/输出操作)。允许写入信号/WE表示数据是否要写入，在低电平状态表示数据写入，在高电平状态表示数据读出。数据读出定时通过激励列地址选通信号/CAS未确定，数据写入定时通过激励信号/WE或信号/CAS未确定，哪一步在后均可。具有按照信号/CAS确定的运转/非运转状态的电路在下文中称之谓”纵列系统电路”。由于可以应用这样结构，所以还提供允许输出信号/OE。

下面将详细讨论每一种结构，电源电压供给电路120和地电压供给电路130分别提供给行系统电路和列系统电路，传送电压VCL和VSL的电源线的阻抗(电阻)随DRAM的工作状态(工作周期和工作时段)而变化，因而抑制了子阈值电流。

现在参照图2中所示的工作波形图简短地说明图1中所示的DRAM的数据输入/输出工作。当外部行地址选通信号/RAS处于高电平的非激活状态时，则DRAM是在备用周期。在这种状态下，在存储器单元阵列100中，字线WL是在低电平的非选择状态，而位线BL和/BL被予充电到中间电位(Vcc/2)电平。读出放大器激励信号SO处于低电平的非激活状态。

虽然在图1中未示出，但读出放大器提供给每个位线对BL，/BL，而且在激励状态此读出放大器差分放大与位线对相应的每条位线的电位。输入/输出数据Din(和Q)处于无效状态。在图2中，这种状态表示为高阻抗(电悬浮状态)Hi-Z。

如果信号/RAS跌落到低电平，激活周期开始，进行对DRAM外部存取。首先，保持在中间电位的位线BL和/BL被引导到处于予先电电位的悬浮状态。此地址缓冲中器102在控制电路110的控制下接收所施加的地址信号并产生内部行地址信号RA。行选择电路104译码内部行地址信号RA，所提供的相应于寻址行的字线的电位提升到高电位。用连接到选择的字线WL(存储器电容器MQ的一个电极(存储器节点)的电位)的存储器单元保持的数据经存储器晶体管MT传输到相应的位线BL或/BL。因而位线BL或/BL的电位随所传输的由选择存储器单元保持的数据而变化。在位线对中另一位线/BL或BL保持予充电电位(Vcc/2)。

随后，读出放大器激励信号SO被激活，读出放大器(未示出)工作，位线对BL和/BL的电位被差分放大，由存储单元保持的数据被检测和放大。图2表示所选择的存储器单元保持高电平数据的情况。如果位线BL和/BL的电位确定为高电平(电源电压Vcc的电平)和低电平(地电压Vss的电平)，则列联锁时间结束，允许列系统电路工作。

在列系统电路的输出信号产生有效期间，外部列地址选通信号/CAS产生有效并在低电平时变成激活状态。地址缓冲器102响应的低电平的列选通信号/CAS接收当前起作用的地址信号并产生内部列地址信号CA。列选择电路106译码此内部列地址信号CA并在存储器单元阵列100中选择相应的列(位线对)。在数据读出模式中，输入/输出电路108响应列地址选通信号/CAS的下降沿输出有效数据Q。在数据写入模式中，如果允许写入信号/WE和列地址选通信号/CAS都生成为低电平，则由外部写入数据D产生有效的内部写入数据并写入所选择的存储器单元(排列在所选择的行和列交叉处的存储器单元)。

如果存储器单元数据的写入/读出完成，则行地址选通信号/RAS升高到非激活状态的高电位，激活同期结束。从而列系统工作的有效周期结束，处于选择状态的字线WL导向非选择状态，而且非激活地建立读出放大器激励信号SO，然后调整位线BL和/BL并予充电到中间电位。然后，如果列地址选通信号/CAS变成非激活状态，而且允许写入信号/WE也成为高电平，则完成一个存储周期。

图3是表示图1中所示的地址缓冲器和控制电路的详细结构的方框图。在图3中，地址缓冲器102包括：行地址缓冲器101，用以由外部施加的地址信号Ai-Ao产生X地址(内部行地址信号RA)，和列地址缓冲器103，用以由该地址信号Ai-Ao产生Y地址(内部列地址信号CA)。行地址信号和列地址信号被按时间分隔地多路转换。用以分别产生X地址和Y地址的行地址缓冲器101和列地址缓冲器103的定时由来自控制电路110的内部控制信号确定。

控制电路110包括：/RAS缓冲器200，用以响应外部行地址选择信号/RAS产生内部RAS信号、行地址锁存信号RAL和行地址允许信号RADE；行地址控制器202，用以响应来自/RAS缓冲器200的信号RAL和RADE激励行地址缓冲器101；阵列控制器206，用以响应来自/RAS缓冲器200的内部RAS信号产生读出放大器激励信号SO和字线驱动信号RX(下面讨论)；和联锁信号产生电路208，用以响应来自阵列控制器206的信号(读出放大器激励信号)产生联锁信号。来自联锁信号产生电路208的联锁信号如图2所示确定联锁周期和列系统电路工作的有效周期，并启动与列选择有关的工作。

控制电路110还包括：/CAS缓冲器210，用以响应外部列地址选通信号/CAS产生内部CAS信号、列地址锁存信号CAL和列地址允许信号CADE；WE缓冲器212，用以响应来自外部的允许写入信号/WE产生内部WE信号；列地址控制器214，用以响应来自/CAS缓冲器210的信号CAL和CADE控制列地址缓冲器103的工作；ATD电路216，用以检测来自列地址缓冲器103的Y地址的变化的时间点；读出控制器218，用以响应来自/CAS缓冲器210的内部CAS信号和来自ATD电路216的地址转换检测信号ATD产生用来激励图1中所示输入/输出电路的数据读出系统电路的信号；和写入控制器219，用以响应来自/CAS缓冲器210的内部CAS信号、来自WE缓冲器212的内部WE信号和来自ATD电路216的地址转换检测信号ATD，产生用来激励图1中所示的输入/输出电路的数据写入系统电路的信号。

在DRAM中，在施加列地址信号之后直到输出有效数据，其特性提供了所需要的地址存取时间。因此，设置ATD电路216以检测列地址信号的变化。按照来自ATD电路216的地址转换检测信号ATD确定列系统电路例如列译码器和前置放大器(下面说明)的工作时间。读出控制器218按照来自ATD电路216的地址转换检测信号ATD产生前置放大器允许信号PAE并按照信号/CAS输出允许输出信号OEM(下面说明)。写控制器219如下文所述那样，按照来自/WE缓冲器212的内部WE信号和地址转换检测信号ATD产生激励写入驱动的信号VDE，并像下文所述那样，按照来自/CAS缓冲器210的内部CAS信号和来自ATD电路216的地址转换检测信号ATD，向输入缓冲器输出数据锁存信号DIL。

行地址控制器202使行地址缓冲器101响应行地址锁存信号RAL来锁存行地址、并响应行地址允许信号RADE使内部行地址信号(X地址)变为有效。当列地址锁存信号CAL变成激活时，列控制器214使列地址缓冲103完成地址锁存工作，随后当列地址允许信号CADE成为激活时，列地址控制器214使内部列地址信号CA(Y地址)有效。

来自联锁信号产生电路208的联锁信号加到/CAS缓冲器210和/WE缓冲器212。当联锁信号产生电路208的输出处于非激活状态并表示到联锁周期时，/CAS缓冲器210和/WE缓冲器212的产生内部信号操作进入等待状态。而且在ATD电路216中，按照来自联锁信号产生电路218的列联锁周期表示信号(非激活状态的联锁信号)，地址转换检测信号ATD的产生进入等待状态。

当按照来自/RAS缓冲器200的内部RAS信号和来自/CAS缓冲器210的内部CAS信号指定刷新工作(CBR模式)时，刷新控制器204内部产生一有规定时间宽度的内部RAS信号，并完成刷新所必须的工作。当在行地址选通信号/RAS升高之前列地址选通信号/CAS跌落时，刷新控制器202决定指定刷新模式。当指定刷新模式时，通常阻止列选择工作(阻止内部CAS信号和内部WE信号的产生)。

在图3所示的结构中，相对于信号/RAS工作的电路即行系统电路是/RAS缓冲器200、行地址控制器202、刷新控制器204、阵列控制器206、联锁信号产生电路208、和行地址缓冲器101。与列选择有关的列系统电路是/CAS缓冲器210、/WE缓冲器212、列地址控制器214、ATD电路214、读出控制器218、写入控制器219、和列地址缓冲103。

图4是表示图1中所示的存储器单元阵列部分和输入/输出电路的详细结构的方框图。在图4中，行选择电路104包括行译码器230，用以译码由图3中所示的行地址缓冲器101提供的X地址(内部行地址信号RA)，在存储器单元阵列100中选择相应的字线，并将由阵列控制器206提供的字线驱动信号RX传至到所选择的字线WL上。存储器单元阵列100设置有读出放大器电路232，它用由阵列控制器206(参看图3)提供的读出放大器激励信号SO激励，用以差分放大每列CL(位线对BL和/BL)的信号电位。

图1中所示的列选择电路106包括用由图3所示的读出控制器218或写入控制器219提供的列地址允许信号CDE激励的列译码234，用以译码由图3中所示的列地址缓冲器103提供的Y地址(内部列地址信号CA)，并产生一用来在存储器单元阵列100中选择相应列的信号。图1中所示的列选择电路106还包括IO门电路，用以响应来自列译码器234的列选择信号使存储器单元阵列100中相应的列连接到I/O线236上。在图4中未示出IO门电路。

图1中所示的输入/输出电路108包括：前置放大器240，它响应由图3中所示的读出控制器218提供的前置放大器允许信号PAE而激励，用以放大在I/O线236上的内部读出数据并将已放大的数据传送到读出数据母线245上；输出缓冲器242，它响应来自读出控制器218(见图3)的主放大器输出允许信号OEM而激励，用以放大读出数据母线245上的信号，产生外部读出数据Q，并输出所产生的数据；输入缓冲器244，用以锁存外部写入信号D并响应来自图3中所示的写入控制器219的输入数据锁存信号DIL将已锁存的数据输出到写入数据母线249上；和写入驱动246，它响应来自图3中所示的写入控制器219的写入驱动器允许信号WDE而激励，用以按照写入数据母线249上的内部写入数据将内部写入数据输出到I/O线236上。

图4还示出Vbb发生器250、和Vcc/2发生器255以及用以产生DRAM的参考电压的Vpp发生器256。Vbb发生器250借助电荷泵的工作产生负电压Vbb，并将其加到基底(或井)区。此负电压Vbb加到基底区有如下作用：

(1)负电压Vbb加到形成n-沟道MOS晶体管(绝缘栅场效应晶体管)处的P-型基底区(井区)。甚至当在加到外部信号输入端的信号中产生负尖峰时，也能防止从输入端到P-型基底区的电子注入，从而避免了因电子注入造成的存储器单元数据的破坏。

(2)在高掺杂浓度N⁺区和n-沟道MOS晶体管的P基底区之间形成的PN结电容减少，从而能实现高速度的内部工作。

(3)对n-沟道MOS晶体管的阈电压的基底效应减少，电路工作稳定。

(4)抑制了在信号线和基底区之间产生寄生MOS晶体管。

Vcc/2发生器255产生1/2电源电压Vcc的电位。来自Vcc/2发生器255的中间电位Vcc/2加到存储器单元的电容器MQ的另一电极(cell板)上，当在予备状态位线被予先充电到中间电位Vcc/2时，也被利用。

在图4所示的结构中，行系统电路是行译码器230和读出放大器电路232。列系统电路是列译码器234、前置放大器240、输出缓冲器242、输入缓冲器244、和写入驱动器246。Vbb发生器250、Vpp发生器256、和Vcc/2发生器255总是产生规定的电压，与行系统信号和列系统信号无关。

图5是表示图3和图4中所示的控制信号产生顺序图。将参照图3-5说明每个电路的工作。

在等待周期中，外部行地址选通信号/RAS处于高电平。在这种状态下，内部RAS信号、行地址锁存信号RAL、和行地址允许信号RADE都处于非激活状态的低电平。用以启动列选择工作的列允许信号(联锁信号)CLE也处在非激活状态的低电平。列地址选通信号/CAS和导入允许信号/WE处于高电平。列系统的控制信号ATD、RAE、OEM、DIL和WDE都处在非激活状态的低电平。I/O线被予充电到规定电位(Vcc-Vth)电平。

当行地址信号/RAS跌落到低电平时，开始激活周期。响应行地址选通信号/RAS的下降沿内部RAS信号升高到激活状态的高电平，响应内部RAS信号的升高，行地址锁存信号RAL上升到高电平。响应行地址锁存信号RAL的升高，图3中所示的行地址缓冲器101锁存所加的地址信号Ai-Ao。随后，行地址允许信号RADE成为高电平的激活状态。与已锁存地址信号对应的X地址(内部行地址信号RA)由和行地址缓冲101产生。直到按照X地址选择存储器单元阵列100中的字线，将所选择的字线电位提高到高电平和通过读出放大器232的读出工作都被完成之前，列允许信号CLE一直处于非激活状态的低电平。

在完成所有的行系统电路的工作、读出放大器电路232检测连接到所选择字线的存储器单元的数据并放大和锁存该数据之后，列允许信号CLE升高到激活状态的高电平。通过使列允许信号CLE上高到高电平，完成列联锁时间并开始列系统有效时间。

在列系统有效时间中，列地址选通信号/CAS跌落，列地址锁存信号CAL和列地址允许信号CADE依次成为高电平，由列地址缓冲器103产生Y地址(内部列地址信号CA)。按照来自列地址缓冲器103的Y地址，由ATD电路216产生地址转换检测信号ATD，按照地址转换检信号ATD，由读出控制器218或写入控制器219产生列译码允许信号CDE。在图5中，为简化，未绘出列地址锁存信号CAL、列地址允许信号CADE、和列数据允许信号CDE。响应按照列地址选通信号/CAS产生的内部CAS信号，产生列地址锁存信号CAL和列地址允许信号CADE，响应地址转换检测信号ATD的提高，产生列译码器允许信号CDE。

响应列译码器允许信号CDE，列译码器234完成Y地址的译码工作并按照Y地址在存储器单元阵列100中选择列。然后，在所选择的列上传输的存储器单元数据被传输到I/O线236，并改变I/O线236的电位。该I/O线236响应列译码允许信号解除予充电状态，并被调整到电悬浮状态。

接着，前置放大器允许信号PAE响应地址转换检测信号ATD的跌落上升到高电平，前置放大器240被启动并放大在I/O线236上出现的信号以及将此已放大的信号传输到读出放大器母线245。来自读出控制器218的主放大器输出允许信号OEM上升到高电平，输出缓冲器242被启动，放大在读出数据母线245上的数据并产生外部读出数据Q，以便输出它们。

换言之，在数据写入模式中，输入数据锁存信号DIL响应信号/CAS和/WE上升到高电平，输入缓冲244锁存该外部写入数据D并将该已锁存的数据传输到写入数据母线249上。随后，写入驱动允许信号VDE响应信号/WE和/CAS以规定时间上升到高电平，写入驱动器246被启动到由在写入数据母线249上的数据产生内部写入数据，还将此内部写入数据传输到I/O线236上。

当列地址选通信号/CAS上升到高电平时，完成对一个存储器单元的数据写入/读出周期，信号OEM和DIL跌落到低电平，并且I/O线236复位到予充电电位。

从另一方面说，当外部行地址选通信号/RAS上升到高电平时完成该激活周期，并且响应外部行地址选通信号/RAS的升高，行地址允许信号RADE和列地址允许信号CADE两者都变成非激活状态的低电平。在从外部行地址选通信号/RAS上升到高电平直到内部的RAS信号跌落到低电平期间，行系统的全部控制信号都恢复到起始状态。在列系统的有效时间中，行系统的全部控制信号保持规定的状态。列系统控制信号在列联锁时间期间保持起状态并在列系统有效周期中改变。即在DRAM中，行系统控信号和列系统控制信号两者在一定的工作时间中其逻辑电平都能被予测，并按一定顺序依次被激励。

实施例1

图6是表示按照本发明第一实施例的半导体集成电路的结构图。在图6中，包括在图3和图4中所示的周边电路中的电路分别用反相器f1、f2和f3表示。反相器f1-f3中的每一个都包括一p-沟道MOS晶体管PT和一n-沟道MOS晶体管NT并有CMOS反相器的结构。

为了将工作电源电压加到反相器f1-f3上，配备有：第一主电源电压传输线1，用以传输提供给电源节点20的电源电压Vcc；第一分电源电压传输线2，它与第一主电源电压传输线1并联配置；第二主电源电压传输线3，用以传输提供给地节点30的地电位Vss；和第二分电源电压传输线4，它与第二主电源电压传输线3并联配置。在下面的说明中第一主电源电压传输线1简称为主电源线1，第一分电源电压传输线2简称为分电源线2，第一主电源电压传输线3简称为主地线3，第二分电源电压传输线4简称为分地线4。

反相器1使用在分电源线2上的电压VCL和在主地线3上的电压Vss作为其工作电源电压，反相器2使用在主电源线1上的电压Vcc和在分地线4上的电压VSL作为其工作电源电压，反相器f3使用在分电源线2上的电压VCL和在主地线3上的电压Vss作为其工作电源电压。

主电源线1上的电压Vcc加到反相器f1-f3中每一个的p-沟道MOS晶体管PT的反向栅上，主地线3上的电压Vss加到反相器f1-f3中每一个的n-沟道MOS晶体管NT的反向栅上。当分电源线2和分地线4与这些MOS晶体管的PT和NT的反向栅连接时，由于因基底结电容造成的分电源线2和分地线4的寄生电容的增加而避免了电压VCL和VSL转换速度的降低。而且当电压VSL升高时，n-沟道MOS晶体管NT的源极电位变得比反向栅电位高，使MOS晶体管NT的阈电压实际上更高，从而降低了子阈值电流。

对于p-沟MOS晶体管PT，在等待状态其源极电位变得比反向栅电位低，阈电压变得更负，使子阈值电流减少。

对于晶体管Q1-Q3，其源极和反向栅处于同样电位，反向栅的作用消失，阈电压成为常数，因而避免了开关特性的改变。

响应工作周期定义信号/Φ而导通并电连接主电源线1和分电源线2的p-沟道MOS晶体管Q1连接在主电源线1和分电源线2之间，响应2作周期定义信号Φ而导通并电连接主电源线8和分地线4的n-沟道MOS晶体管Q2连接在分地线4和主电源线3之间。

进而对主电源线1和分电源线2来说，配备有：差分放大器5，用以差分放大分电源线2上的电压和来自参考电压产生电路10的参考电压Vref1；和p-沟道MOS晶体管Q3，用以按照差分放大器5的输出信号提供以主电源线1到分电源线2的电流。差分放大器5其正输入端接收分电源线2上的电压，其负输入端接收来自参考电压发生电路10的参考主Vref1。

而且对主地线3和分地线4来说，配备有：第二差分放大6，用以差分放大分地线4上的电压VSL和来自参考电压发生电路10的参考电压Vref2；和n-沟道MOS晶体管Q4，用以响应差分放大器6的输出信号提供从分地线14到主地线3的电流。差分放大器6其正输入端接收分地线4上的电压VSL，其负输入端接收参考电压Vref2。

现在将参照表示其工作波形的图7A-7C说明图6所示电路的工作。

参考电压Vref1处于接近电源电压Vcc的电压电平，参考电压Vref2处于接近地电位Vss的电压电平。在备有周期，工作周期定义信号/Φ处于电源电压Vcc电平的H电平，工作周期定义信号Φ处于地电压Vss电平的L电平。在这种状态下，MOS晶体管Q1和Q2两者都处于非导通状态(截止状态)(参看图7A)。在这种状态下高分电源线2上的电源电压Vcc变得比参考电压Vref1高时，差分放大器5的输出信号处于电源电压Vcc电平的高电平，MOS晶体管Q3截止(参看图7B)。从另一方面说，当分电源线2上的电压VCL变得低于参考电压Vref1时，差分放大器5的输出信号变成低电平，MOS晶体管Q3导通并提供从主电源线1到分电源线2的电流。当主电源线2上的电压再次达到VCL时，MOS晶体管Q3因差分放大器5的输出信号而截止。这里，在图7中，分电源线2，差分放大器5和MOS晶体管Q3的反馈路径产生轻微的延迟响应。因此，分电源线2上的电压VCL在备有周期被MOS晶体管Q3和差分放大器5保持在比电源电压Vcc电平低的参考电压Vref1的电压电平。

反之，如在图7C中所示，当分地线上的电压VSL低于参考电压Vref2时，差分放大器6的输出信号变成地电位Vss的L电平，MOS晶体管Q4截止。当电压VSL变得比参考电压Vref2高时，差分放大器6的输出信号上升，到高电平，MOS晶体管Q4导通并使电流从分地线4流到主地线3，分地线4上的电压VSL的电压电平降低。当电压VSL变成参考电压Vref2或更低时，MOS晶体管Q4截止。因此，分地线4上的电压VSL被保持在参考电压Vref2的电压电平。

在等待周期，输入信号IN处于H电平。在这种状态下，在反相器f1的p-沟道MOS晶体管PT中，栅极电压是Vcc电平，源极电压是电压VCL(＝Vref1)，p-沟道MOS晶体管PT的栅-源电压是负电压，反向栅加有电压Vcc，以如图25所示，p-沟道MOS晶体管PT被更强地引向截止状态，使子阈值电流充分降低。

通过n-沟道MOS晶体管NT由反相器f1对反相器f2提供在地电位Vss电平的L电平的信号。然后在反相器f2中，在n-沟道MOS晶体管NT中，源电压是电压VSL(Vref2)，栅极电压是地电压Vss电平，栅-源电压是负电压，反机向栅的电位是电压Vss电平，所以由图25可清楚地看到，n-沟道MOS晶体管NT被更强地导向截止状态，使子阈值电流充分降低。

而且在反相器f3中，由反相器f2的p-沟道MOS晶体管PT提供处于电源电压Vcc的H电平的信号，反相器f3的p-沟道MOS晶体管PT也由于反向栅电位的作用而被更强地导向截止状态，降低了子阈值电流。n-沟MOS晶体管NT导通，并且当输出节点OUT放电到地电位Vss电平的L电平时晶体管NT截止。因此，在反相器系列f1-f3中，任何工作在子阈值电流区的MOS晶体管的栅-源电压都是负值(对nMOS晶体管)，该晶体管被急速地导向截止状态，因而子阈值电流被充分抑制。当其输出信号的电压电平等于电源电压时，工作在激活区的MOS晶体管截止。在这种状态时无电流流通。因此，借助图6中所示的结构，能充分抑制在备用周期的子阈值电流。

特别是，分电流线2上的电压VCL和分地线4上的电压VSL使用差分放大器5和6保持在参考电压Vref1和Vref2电平。与在已有技术中如图26所示的使用电阻Ra和Rb的结构不同，电压VCL和VSL能不受加工特性变化的影响，可靠地设置在参考电压Vref1和Vref2的电平，并且在备用周期中分电源线2和分地线4的电压VCL和VSL能被稳定地设置。而且参考电压Vref1和Vref2电压，VSL和VCL能设置到所要求的电压电平。

在激活周期，工作周期定义信号/Φ成为L电平，工作周期指定信号Φ为H电平。因而，MOS晶体管Q1和Q2导通，主电源线1和分电源线2电连接，主地线3和分地线4电连接。然后由于参考电压Vref1与电源电压Vcc之间的差别小，以及电压VCL通过差分放大器5和MOS晶体管Q3稳定地保持在参考电压Vref1的电压电平，所以分电源线2在规定时间内以高速度复位到电源电压Vcc的电平。而且由于参考电压Vref2与地电压Vss之间的差异小并且电压VSL借助差分放大6和MOS晶体管Q4保持在参考电压Vref2的电压电平，所以分地线4的电压以高速度恢复到地电位Vss的电压电平。由于电压VCL和VSL分别从参考电压Vref1和Vref2恢复到电压Vcc和Vss，与在已有技术中使用电阻元件相比，能不受加工特性变化影响稳定地保持电压电平。因此，电压VCL和VSL恢复到电压Vcc和Vss所需的时间在从备用周期到激活周期转变时可以是常数，在每个电路的工作启动时间不需要提供余量，输入信号IN能在更早时刻变化。

图8A和8B示出在图6中所示的差分放大器的结构实例。图8A示出图6中所示的差分放大器5的结构实例，图8B示出图6中所示的差分放大器6的结构实例。

在图8A中，差分放大器5包括：连接在电源端20和内部节点ND1之间的p-沟道MOS晶体管PQ1；连接在电源端20和内部节点ND2之间的p-沟道MOS晶体管PQ2；连接在内部节点ND1和内部节点ND3之间的n-沟道MOS晶体管NQ1；和连接在内部节点ND2和内部节点ND3之间的n-沟道MOS晶体管NQ2/。MOS晶体管PQ1和PQ2的栅极(控制极节点)也被连接到内部节点ND2。MOS晶体管NQ1的栅极加上参考电压Vref1，MOS晶体管NQ2的栅极连接到分电源线2。

差分放大器5还包括连接在内部节点ND3和接地端30的恒流源CI1。在电源端20和接地端30处，电源电压Vcc和地电压Vss可以分别由主电源线1和主地线3提供。由部节点ND1连接到p-沟道MOS晶体管PQ3的栅极。现在简要地说明图8A所示的差分放大5的工作。

当分电源线2上的电压VCL高于参考电压Vref1时，MOS晶体管NQ2的电导变成高于MOS晶体管NQ1的电导，流过MOS晶体管NQ2的电流变成大于流过MOS晶体管NQ1的电流。MOS晶体管NQ2和NQ1分别由MOS晶体管PQ1和PQ2供电。MOS晶体管PQ1和PQ2构成电流反射电路，并且当MOS晶体管PQ1和PQ2的大子相等时，流过MOS晶体管PQ1的电流和流过MOS晶体管PQ2的电流大小相等。因此，当MOS晶体管NQ2的电导变得较高因而流过MOS晶体管PQ2和NQ2的电流变得较大时，比经MOS晶体管NQ1放电的电流大的电流流过MOS晶体管PQ1。因而内部节点ND1的电位升高，MOS晶体管Q3截止。

当分电源线2上的电压VCL变成比参考电压Vref1低时，相反，MOS晶体管NQ2的电导变得小于MOS晶体管NQ1的电导，流过MOS晶体管NQ2的电流变得小于流过MOS晶体管NQ1的电流。而且通过MOS晶体管PQ2和PQ1的电流反射电路，减少了提供给MOS晶体管NQ1的电流，降低了节点ND1的电位。因而MOS晶体管Q3的电导变大，从电源端20(或主电源线1)经晶体管Q3对分电源线2提供电流，电压VCL的电平提高。通过这一系列的工作使分电流线2的电压VCL保持在参考电压Vref1的电压电平。

图8B所示的差分放大6包括：连接在电源端20(或主电源线1)与内部节点ND6之间的恒流源CI2；连接在内部节点ND6与内部节点ND4之间的p-沟道MOS晶体管PQ3；连接在内部节点ND6与内部节点ND5之间的p-沟道MOS晶体管PQ3；连接在内部节点ND4与地端30(或主地线3)之间的n-沟MOS晶体管NQ3；和连接在内部节点ND5与地端30(或主地线3)之间的n-沟道MOS晶体管NQ4。MOS晶体管PQ3其栅极接到参考电压Vref2，MOS晶体管PQ4其栅极连接到分地线4。MOS晶体管NQ3和NQ4的栅极连接到内部节点ND5。MOS晶体管NQ3和NQ4构成电流反射电路，并且当MOS晶体管NQ3和NQ4大小相等时，流过MOS晶体管NQ4的电流和流过MOS晶体管NQ3的电流大小相等。下面将简要说明其工作。

当电压VSL高于参考电压Vref2时，MOS晶体管PQ4的电导变得小于MOS晶体管PQ3的电导，向MOS晶体管NQ4提供的电流减少。另一方面，流过MOS晶体管PQ3的电流变大，但MOS晶体管NQ3不能完全泄放掉MOS晶体管PQ3提供的电流，内部节点ND4的电压电平升高并且MOS晶体管Q4的电导变高，更大的电流从分地线4经主地线3流到地节点端30，电压VSL的电压电平降低。

当电压VSL低于参考电压Vref2时，MOS晶体管PQ4的电导变得大于MOS晶体管PQ3的电导，向MOS晶体管NQ4提供大电流。而流过MOS晶体管PQ3的电流较少，MOS晶体管NQ3不能完全泄放掉由MOS晶体管PQ3提供的电流，内部节点ND4的电压电平降低，MOS晶体管Q4截止。通过一系列的工作，分地线4上的电压VSL保持在参考电压Vref2的电压电平。

如上所述，按照实施例1的结构，在等待周期，分电源线2和分地线4的电压VCL和VSL能设置在参考电压Vref1和Vref2，分电源线2和分地线4的电压VCL和VSL能不受加工特性变化的影响保持在恒定的电压电平，而且在从备用周期转换到激活周期时，分电线2和分地线4恢复到电流电压Vcc和地电压Vss的恢复时间能设置在规定时间之内。能更早地达到电路的工作启动时刻。

实施例2

图9示出图6中所示的参考电压产生电路10的特殊结构。在图9中，参考电压产生电路10包括第一参考电压产生电路12，用以产生参考电压Vref1；和第二参考电压产生电路14，用以产生参考电压Vref2。在图9中分别由主电源线1和主地线3向第一和第二参考电压产生电路12和14提供电源电压Vcc和地电压Vss。在这种情况下，可以应用这样的结构以便由电源端20和地端30分别经各自的内联线提供电源电压Vcc和地电压Vss。

首先说明第一参考电压产生电路12的结构和工作，接着再说明第二参考电压产生电路14的结构和工作。

第一参考电压产生电路12包括：串联连接在主电源线1和内部节点ND6之间的电阻Ra…Rb和Rc；与电阻Ra-Rb并联连接的低阻值的易熔熔丝元件FLa-FLb；连接在主电源线1和内部节点ND7之间其栅极与内部节点ND6连接的p-沟道MOS晶体管PQ5；连接在内部节点ND6和内部节点ND8之间其栅极连接到内部节点ND7的p-沟道MOS晶体管PQ6；连接在内部节点ND7和主地线3之间其栅极连接到内部节点ND8的n-沟道MOS晶体管NQ5；和连接在内部节点ND8和主地线3之间，其栅极与内部节点ND8连接的n-沟道MOS晶体管NQ6。MOS晶体管PQ5与MOS晶体管NQ5相比有较大的供电能为(较大的跨导B)。而且MOS晶体管PQ5与MOS晶体管PQ6一起，都有比MOS晶体管NQ5和NQ6大的电流驱动能力。

第一参考电压产生电路12还包括串联连接在主电源线1和内部节点ND9之间的n-沟道MOS晶体管NQb、NQc……NQd；与MOS晶体管NQc-NQd并联连接的易熔熔丝元件FLc-FLd；和连接在内部节点ND9和主地线3之间而且其栅极与内部节点ND8连接的n-沟道MOS晶体管NQa。MOS晶体管NQb-NQd连接到主电源线1，而且这些MOS晶体管NQb-NQd起着电阻元件的作用。下面将说明其工作。

MOS晶体管PQ5有比MOS晶体管NQ5更大的电流驱动能力，而且其栅-源电压在导电状态调整到阈电压的绝对值。即，主电源线1和内部节点ND6之间的电压为Vthp。这里，Vthp表示MOS晶体管PQ5的阈电压的绝对值。通过电阻Ra-Rc和熔丝元件SLa-SLb对内部节点ND6供电。现在，如设电阻Ra-Rc与熔丝元件SLa-SLa的合成电阻为R，流过内部节点ND6的电流I用下式表示：I＝Vthp/R

在内部节点ND6流过的电流I流经MOS晶体管PQ6和NQ6。流过MOS晶体管NQ6的电流的镜象电流分别流过MOS晶体管NQ5和NQa。如果设流过MOS晶体管NQa的电流为In，由MOS晶体管NQb-NQd与熔丝元件FLc-FLd构成部分的合成电阻为Rn，则参考电压Vref1用下式表示：

            Vref1＝Vcc-In·Rn

电流In是电流I的镜象电流并且是一恒定电流。因此，电源电压Vcc与参考电压Vref1之差为In·Rn，是恒定数值，能产生维持在所要求数值的参考电压Vref1。

如假定流过MOS晶体管NQ6的电流I与流过MOS晶体管NQa的电流In的比率为n，则参考电压Vref1用下式表示：

        Vref1＝Vcc-n·Vthp·Rn/R

电阻R和Rn能通过熔丝元件FLa-FLb和FLc-FLd的编程设计(熔化)来调整。如果熔丝元件FLa-FLb熔掉适当的数量，阻值R变得更大，参考电压Vref1变得更高。另一方面，如果熔丝元件FLc-FLd熔掉适当的数量，阻值Rn变大，参考电压Vref1变低。参考电压Vref1的电压电平能够优选，所以在备用周期漏电流保持最小，在从备用周期向激活周期转换时电压VCL的恢复时间保持最短。

下面将更详细地说明借助包括MOS晶体管PQ5、PQ6、NQ5和NQ6的电路部分产生恒定电流的工作。在通常状态下流经MOS晶体管PQ6和NQ6的电流的镜象电流流过MOS晶体管PQ5和NQ5，MOS晶体管PQ5的栅-源电压保持在恒定值。当流过MOS晶体管PQ6和NQ6的电流增加时，流过MOS晶体管PQ5和NQ5的电流也增加。内部节点ND6的电压电平被降低，MOS晶体管PQ5供给比流过MOS晶体管NQ5的电流大的电流，并且节点ND7的电压电平较高。从而流过MOS晶体管PQ6的电流减少，节点ND6的电压电平恢复到规定的电压电平。

反之，当流过MOS晶体管PQ6和NQ6的电流减少时，流过MOS晶体管PQ5和NQ5的电流也减少。因而节点ND6的电压电平较高到比规定的电压电平更高，使流过MOS晶体管PQ5的电流更小，节点ND7通过MOS晶体管NQ5放电而且电压电平降低。MOS晶体管PQ6的电导被增大，节点ND6的电压电平降低到规定电压电平。因而MOS晶体管PQ5的栅-源电压保持在不变的阈电压Vthp电平，并使流过MOS晶体管PQ5和NQ5的电流为常数。

第二参考电压产生电路1 4包括串联连接在内部节点ND10和主电源线1之间的电阻Rd、Re…Rf；与电阻Re-Rf并联连接的可熔熔丝元件FLe-FLf；连接在主电源线1和内部节点ND11之间而且其栅极连接到内部节点ND10的p-沟道MOS晶体管PQ7；连接在内部节点ND10和内部节点ND12之间并且其栅极连接到内部节点ND11的p-沟道MOS晶体管PQ8；连接在内部节点ND11和主地线3之间并且其栅极连接到内部节点ND12的n-沟道MOS晶体管NQ7；和连接在内部节点ND12的n-沟道MOS晶体管NQ7；和连接在内部节点ND12和主地线3之间并且其栅极也连接到内部节点ND12的n-沟道MOS晶体管NQ8。包括这些电阻Rd-Rf、熔丝元件FLe-FLf以及MOS晶体管PQ7、PQ8、NQ7和NQ8的电路部分有像包括在第一参考电压产生电路12中的电路部分同样结构，用以产生恒定电流并以类似方式工作。

第二参考电压产生电路还包括连接在主电源线1和内部节点ND13之间并且其栅极连接到内部节点ND10的p-沟道MOS晶体管PQa；串联连接在内部节点ND13和主地线3之间的p-沟道MOS晶体管PQb、PQc……PQd；和并联连接到MOS晶体管PQc-PQd上的熔丝元件FLg-FLh。MOS晶体管PQb-PQd的栅极连接到主地线3。这些MOS晶体管PQb-PQd都作为电阻元件工作。下面将说明其工作。

以与第一参考电压发生电路12的情况相同的方法，节点ND10的电压电平变成Vcc-Vthp。这里，Vthp表示MOS晶体管PQ7的阈电压的绝对值。MOS晶体管PQa的栅极接到节点ND10的电压并由主电源线1提供恒定电流。由MOS晶体管PQa提供的电流被提供给MOS晶体管PQb-PQd和熔丝元件PLg-PLh的电路部分，在节点ND13产生恒定电压。如果假定由MOS晶体管PQa供给的电流为Ia，MOS晶体管PQb-PQd和熔丝元件FLg-FLh所提供的电阻是Rs，则在节点ND13所产生的参考电压Vref2可用下式表示：

                Vref2＝IaRs+Vss

地电位Vss是0V，参考电压Vref2就变成Ia·Rs。如果熔丝元件FLg-FLh中熔掉的熔丝元件数增加，则在MOS晶体管PQb-PQd中电路部分的电阻值Rs增加，参考电压Vref2提高。换言之，由于MOS晶体管PQa的栅极连接到节点ND10，电流Ia以与MOS晶体管PQ7同样的方法由流过包括电阻Rd-Rf和熔丝元件FLd-FLe的电路部分的电流确定。因此，如果在熔丝元件FLe-FLf中熔断的熔丝元件数减少，则这部分的电阻值减少，因而电流Ia增加。如果熔丝元件FLe-FLf中熔断的熔丝元件数增加，则电流Ia减少，参考电压Vref2的电压电平降低。因而参考电压Vref2能调整到适当的电压电平。

如上所述，提供了将参考电压Vref1和Vref2调整到适当电压电平的功能，所以能对分电源线2和分地线4施加所需电压电平的参考电压，Vcc-Vref1和Vref2-Vss两者都能成为常数。在半导体存储器装置的生产试验时，监测等待电流并调整参考电压Vref1和Vref2的电压电平。当达到最小待机电流时，能使参考电压Vref1和Vref2分别尽可能地接近电源电压Vcc和地电压Vss。因而在从等待周期恢复到激活周期时，电压VCL和VSL分别恢复到电源电压Vcc和地电压Vss的时间能做的尽可能地短。

实施例3

图10示出按照本发明第三实施例的半导体集成电路装置的主要部分的结构。在图10所示的结构中，对主电源线1和分电源线2提供有：用以产生参考电压Vrefa的参考电压产生电路40和-n-沟通MOS晶体管Q5，以晶体管Q5其反向栅接收来自参考电压产生电路40的参考电压Vrefa并有一个传导端和连接到主电源线1上的控制极节点以及连接到分电源线2上的另一传导节点。而且对主地线3和分地线4提供的是用以产生参考电压Vrefb的参考电压产生电路50和一p-沟道MOS晶体管Q6，此晶体管Q6其反向栅接收来自参考电压产生电路50的参考电压Vrefb并有连接到主地线3的一个传导节点和控制极节点以及连接到分地线4上的另一传导节点。

而且在图10中，主电源线1上的电压Vcc加到反相器f1-f3中每个P-沟道MOS晶体管PT的反向栅，主地线3上的电压Vss加到每个n-沟道MOS晶体管NT的反向栅。能达到与图6所示结构同样的效果。主电源线1上的电压Vcc和主地线3上的电压Vss分别加到晶体管Q1和Q2的反向栅。

参考电压产生电路40包括串联连接在供给地电压Vss的节点和供给负电压Vbb的节点之间的可变电阻R1和R2。负电压Vbb由图1所示的负电压产生电路250供给。参考电压产生电路50包括串联连接在供给高电压Vpp的节点和供给电源电压Vcc的节点之间的可变电阻R3和R4。可变电阻R1与R2的比率和可变电阻R3与R4的比率分别被调整到适当的数值，能调整参考电压Vrefa和Vrefb的数值。

MOS晶体管Q5和Q6作为二极管工作。即在MOS晶体管Q1的截止状态(等待周期)分电源线2上的电压VCL通过MOS晶体管Q5保持在Vcc-Vthn的电压电平。另一方面在MOS晶体管Q2的截止状态(等待周期)，分地线4上的电压VSL通过MOS晶体管Q6保持在Vthp的电压电平。这里，Vthn表示MOS晶体管Q5的阈电压，Vthp表示MOS晶体管Q6阈电压的绝对值。通常MOS晶体管的阈电压Vt用下式表示：

            Vt＝A+B(C+|Vsub|)^1/2

这里A，B和C由晶体管的不同的特性确定。Vsub表示加到MOS晶体管的反向栅(基底区)的基底偏压。也就是说，如果基底偏压Vsub的绝对值增大，阈电压Vt的绝对值也增大。参考电压Vrefa和Vrefb用下面的公式表示：

          Vrefa＝R1·Vbb/(R1+R2)

    Vrefb＝(R3·Vcc+R4·Vtp)/(R3+R4)这里假定地电压Vss是0V。因此，如果适当地调整可变电阻R1-R4的电阻值R1-R4，就能将参考电压Vrefa和Vrefb的值调整到适当的数值，因而MOS晶体管Q5和Q6的阈电压Vthn和Vthp能调整到适当的数值。

图11示出图10中所示的参考电压产生电路40和50的一般结构的实例。在图11中，参考电压产生电路50中的可变电阻R3包括串联连接在施加高压Vpp的节点和输出节点NDb之间的n-沟道MOS晶体管NM1a-NMma和与MOS晶体管NM1a-NMma并联连接的熔系元件Fa1-Fan。可变电阻R4包括串联连接在电源电压Vcc供电节点和输出节点NDb之间的p-沟道MOS晶体管PM1a-PMna和与MOS晶体管PM1a-PMna并联连接的熔丝元件Fb1-Fbn。MOS晶体管PM1a-PMna的栅极连接到高压Vpp施加节点，这些MOS晶体管NM1a-NMma起电阻元件的作用。MOS晶体管PM1a-PMma的栅极连接到地电压Vss供给节点，这些MOS晶体管PM1a-PMma起电阻元件的作用。当导通时，熔丝元件Fa1-Fan和Fb1-Fbn短路相应的MOS晶体管。适当地熔断这些熔丝元件Fa1-Fan和Fb1-Fbn能将可变电阻R3和R4的阻值调整到适当的数值，因而能将参考电压Vrefb的电压电平调整到所要求的电压电平。如果熔丝元件Fa1-Fan熔断，参考电压Vrefb的电压电平降低，如果熔丝元件Fb1-Fbn熔断，参考电压Vrefb的电位电平升高。

在参考电压产生电路40中，可变电阻R包括串联连接在地电位Vss供给节点和输出节点NDa之间的n-沟道MOS晶体管NM-NMmb，和并联连接在MOS晶体管NM1b-NMnb上的熔丝元件Fc1-Fcn。当导通时，熔丝元件Fc1-Fcn短路相应的MOS晶体管。MOS晶体管NM1b-NMmb的栅极连接到电源电压Vcc供给节点，MOS晶体管NM1b-NMmb起电阻元件的作用。

可变电阻R2包括串联连接在负电压Vbb供给节点和输出节点NDa之间p-沟道MOS晶体管PM1b-PMmb，和并联连接在MOS晶体管PM1b-PMmb上的低阻的可熔熔丝元件Fd1-Fdn。MOS晶体管PM1b-PMmb的栅极连接到负电位。如果熔丝元件Fc1-Fcn熔断，可变电阻R1的阻值增加，如果熔丝元件Fd1-Fdn熔断，可变电阻R2的阻值增加。如果熔丝元件Fc1-Fcn有选择地熔断，参考电压Vrefa的电压电平降柢。换言这，如果熔丝元件Fd1-Fan熔断，参考电压Vrefa的电压电平提高。

如在图11中所示，参考电压Vrefa和Vrefb的电压电平用熔丝元件Fa1-Fan、Fb1-Fbn、Fc1-Fcn和Fd1-Fdn来调整。因此，即使图10中所示的MOS晶体管Q5和Q6的阈电压因制造参数的变化而改变，阈电压的这种变化也容易补偿。因而电压VCL和VSL能调整到规定的电压电平。而且在芯片试验时，监测在备用周期的电流损耗，并实行有选择地熔断熔丝元件Fa1-Fan，从而使待机电流减小，也能使电压VCL和VSL分别调整到尽可能接近电源电压Vcc和地电压Vss的数值，电压VCL和VSL从等待周期转换到激活周期的恢复时间能缩短。

图12示意性示出图10所示的MOS晶体管Q5和Q6的局部结构。在图12中，MOS晶体管Q5形成在P-型井81中，P-型井形成在N-型井80的表面上，而N型井形成在P-型半导体基底60的表面上。MOS晶体管Q5包括高杂质浓度的N(N+)型杂质区82和83，它们相互间隔开成在P-型井81的表面上，和形成在杂质区82和83之间的区域(沟道区)，其下有栅绝缘膜(未绘出)的栅极85。P-型井81作为MOS晶体管Q 5的反向栅，并通过高杂质浓度的P-型杂质区84接到参考电压Vrefa。栅极层85和杂质区83一起连接到主电源线1。MOS晶体管Q5的杂质区82连接到分电源线2。电源电压Vcc通过高杂质浓度的N-型杂质区86加到N-型井80。P-型井81和N-型井80之间的PN结维持反向偏置状态，从而避免从P-型井81到基底60产生漏电流。利用这样的结构以便将负电压Vbb加到P-型基底60。

MOS晶体管Q6形成在N-型井70内，N-型井70形成在P-型半导体基底60的表面上。MOS晶体管Q6包括高杂质浓度的P-型杂区71和72，它们相互间隔开形成在N-型井70的表面上，和形成在杂质区71和72之间的区域(沟道区)其下有栅绝缘膜(未绘出)的栅极层74。N-型井70作为MOS晶体管Q6的反向栅并通过高杂质浓度的N-型杂质区73接到参考电压Vrefb。栅极层74和杂质区71一起连接到主地线3上。杂质区72连接到分地线4。

如图12所示，应用三层井结构(使用N-型井和P-型井两者)，分别将规定的参考电压Vrefa和Vrefb互相不受影响的加到MOS晶体管Q5和Q6。开关晶体管Q1和Q2分别靠近MOS晶体管Q5和Q6设置，基底偏压也能互不影响地加到导电类型彼此不同的这些开关晶体管Q1和Q2。

图13是用以说明第一-第三实施例的效果的图。如图13所示，当电压VCL和VSL处于电压电平VCL1和VSL1时，它们在较短时间下恢复到电源电压Vcc和地电压Vss的电平。换言之，当电压VCL和VSL处于VCL2和VSL2电压电平时，分电源线和分地线被要求在T2时间内以同相速度充放电，直到恢复到规定的电源电压Vcc和地电压Vss的电平。因此，在从等待周期到激活周期转换时，如果电压VCL和VSL分别调整到VCL1和VSL1，能使相应电路在激活周期的更早时刻工作。然而，在这种情况下，子阈值电流与电压电平为VCL2和VSL2的情况相比稍有增加。因此，像在第一-第三实施例中那样，调整阀电压的电平，从而能优选工作速度和子阀值电流。

实施例4

图14示意性地示出按照本发明第四实施例的半导体集成电路装置的主要部分的结构。当在图1中所示的存储器单元阵列100中或在图4中所示的存储器单元阵列100中存在不良存储器单元时，不良存储器单元用冗余存储器单元取代，以使不良存储器被有效地修复。提供冗余电路以取代不良存储器单元。在图14中示出用以取代行的冗余电路的结构。在图14中，行冗余电路包括一备用译码器90，用以当所加的地址信号X1-Xn代表不良行并使相应的备用字线SWL激活时存储所例举的已有不良存储器单元的地址(不良地址)并被激活。取代连接不良存储器单元的一行的存储器单元的一行的冗余存储器单元连接到备用字行SWL。除了该冗余电路外，还提供常规的译码器94，用以译码地址信号X1-Xn并在存储器单元阵列中选择相应的一行中的存储器单元。此常规的译码器94当备用译码器激活时处于未激活状态。

备用译码器91包括一程序电路93，用以当地址信号X1-Xn代表不良行地址时存储不良行地址并产生一在激活状态的信号，和一备用驱动器92，用以响应来自程序电路93的激活信号将备用字线SWL驱动到激活状态。程序电路93包括：予充电体管93a，用以响应予充电信号PR使内部节点Nx予充电到电源电压Vcc的电平；相互并联连接的n-沟道MOS晶体管93b，93c…93m，用以使其各个栅极接到地址信号X1-Xn；和分别设置在MOS晶体管93b-93m与内部节点Nx之间的可熔熔丝元件L1-Ln。予充电信号PR成为L电平并使予充电晶体管93a导通。例如，熔丝元件L1-Ln的程序像下述这样进行。供MOS晶体管用的接到与不良行地址相应的地址信号的熔丝元件被熔断。当指明不良行地址时，供给经熔丝元件连接到内部节点Nx的MOS晶体管栅极的信号是在L电平。当指明除不良行地址之外的行地址时，在加到程序电路93的地址信号中，至少一个加到与无熔丝的链接元件连接的MOS晶体管的栅极上的信号是在H电平。因此，在激活周期当提供地址信号X1-Xn并指明不良行地址时，连接到内部节点Nx的MOS晶体管截止，内部节点Nx维持在予充电电压Vcc的电压电平(或者可以应用高压Vpp)。换言之，当指明除不良行地址之外的行地址时，至少连接到内部节点Nx的MOS晶体管中的一个导通，内部节点Nx放电到地电压电平。因而，决定是指明不良行地址还是不指明。

可以利用这样的结构，即与所设置的MOS晶体管有关的熔丝元件按照除不良的行地址信号之外的地址信号而熔断，来代替上述结构。程序电路可以接到高电压Vpp，来取代来自主电源线1的电源电压Vcc。

参考电压产生电路10包括参考电压产生部分95，用以产生规定的参考电压Vref1和Vref2(或Vrefa和Vrefb)；和电平调整部分96，用以调整参考电压产生部分95所产生的参考电压的电平。在图14中分别示出包括在电平调整部分96中的熔丝元件LL1-LLn。不良行地址的编程设计是在进行了观察在半导体集成电路装置中是否存在不良存储器单的试验之后再完成。换句话说，在参考电压产生电路10中，为了调整参考电压Vref1和Vref2(或者Vrefa和Vrefb)的电平，进行有选择地熔断包括在电平调整部分96中的熔丝元件LL1-LLn。熔丝元件LL1-LLn和包括在程序电路93中的熔丝元件L1-Ln由相同的材料制成(例如低阻值可熔材料，如多晶硅、硅化物或铝)，而且最好加工成同样形状。包括在程序电路93中的熔丝元件L1-Ln的程序和包括在电平调整部分96中的熔丝元件LL1-LLn的熔断(程序)能以同样的工艺步骤进行，调整由参考电压产生电路产生的参考电压Vref1和Vref2(或者Vrefa和Vrefb)的电平的电平调整时间实际上可以忽略，能简化工艺步骤。当监测待机电流时，电平调整部分96的熔丝元件LL1-LLn的有选择地熔断不能进行。在这种情况下，检测在予备周期中消耗电流(子阈值电流)的大小。测得的消耗电流和熔丝元件熔断的关系以表格的形式予先制定，按照该表格进行电平调整部分96的熔丝元件LL1-LLn的有选择地熔断。例如能在使用激光的相同照射条件下连续地进行熔丝元件L1-Ln和LL1-LLn的熔断。

如上所述，按照第四实施例的结构，调整参考电压电平所需的时间实际上可以忽略，从而缩短了半导体集成电路装置的制造时间，降低了制造成本。

实施例5

图15示出按照本发明第五实施例的半导体集成电路装置的主要部分的结构。在图15中，为了以数据保持模式改变由参考电压产生电路所产生的参考电压Vref1(Vrefa)和Vref2(Vrefb)的电压电平，设置有：功耗降低(power down)模式检测电路301，用以响应信号/RAS、/CAS、/WE和特殊地址信号Ad检测功耗降低模式；和电平变化电路302，用以响应来自功耗降低模式检测电路301的检测信号PDM和/PDM改变由参考电压产生电路10产生的参考电压Vref1(Vrefa)和Vref2(Vrefb)的电压电平。功耗降低模式意指数据保持模式，只在半导体装置中执行数据保持(在规定的时间间隔通过自刷新模式进行刷新)。在功耗降低模式中，最好尽可能地减小功率损耗。通常，功耗降低模式在电池驱动型的个人计算机中被用存储器装置的工作模式，为了延长电池寿命要尽可能多地减少电流损耗。在功耗降低模式中，参考电压Vref1和Vref2(或者Vrefa和Vrefb)的电压电平分别被降低和提高，在等待周期时的子阈值电流进一步减少。在功耗降低模式中，只在内部执行存储器单元数据的刷新工作，任何存取都不从外部进行，因而要求高速度存取。能不影响其工作特性而减少电流损耗。

在图15所示的结构中，功耗降低模式检测电路301通过信号/RAS、/CAS和/WE以及特殊地址信号Ad的特殊地址键码，从所谓WCBR条件检测功耗降低模式。在这种情况下，可以利用能仅仅应用指明功耗降低模式的特殊信号的结构。这里使用术语“功耗降低模式”，通常用以指示工作模式或低电流损耗模式，其中在半导体存储器装置中仅在内部进行数据保持工作。

特殊结构1

图16示出图15中所示的电平变化电路302的特殊结构。在图16中示出了图9中所示的参考电压产生电路12和14的输出部分的结构。与图9所示结构中相同的部件用同样的参考数字指示。除了图9所示的结构外，参考电压产生电路12还包括设置在MOS晶体管NQc和MOS晶体管NQb之间的MOS晶体管NQx。n-沟道MOS晶体管NQx的栅极连接到电源电压Vcc。其栅极接收来自功率衰减模式检测电路301的功率衰模式检测信号/PDM的n-沟道MOS晶体管NQy与MOS晶体管NQx并联设置。

在参考电压产生电路1 4中，除了图9中所示的结构外，p-沟道MOS晶体管PQx还设置在p-沟道MOS晶体管PQb和PQc之间。电平变化电路302包括p-沟道MOS晶体管PQy，它与MOS晶体管PQx并联设置，其栅极接到功耗降低模式检测信号PDM。现在，将参照图17的工作波形图说明图16中所示结构的工作。

在本功耗降低模式不同的常规模式中，以这种工作模式，对半导体集成电睡装置的外部存取成为可能，来自功耗降低模式检测电路301的功耗降低模式检测信号PDM是在L电平。在这种状态下，MOS晶体管NQy导通，而且MOS晶体管PQy也导通。产生处于规定电压电平的参考电压Vref1和Vref2，并分别提供给图6中所示的差分放大器5和6。

如果指定功耗降低模式，来自功耗降低模式检测电路301的功耗降低模式检测信号PDM是在H电平，另一方面互补信号/PDM是在L电平。因而MOS晶体管NQy截止，MOS晶体管NQx的电阻值增到由MOS晶体管序列所提供的电阻值。因此电源电压Vcc供给节点(主电源线或电源节点)和输出节点ND9之间的电压降变大，与常规模式相比，参考电压Vref1的电压电平变低。

另一方面在参考电压产生电路14中，MOS晶体管PQy截止，输出节点ND13和地电压Vss供给节点(地节点或主地线)之间的电阻值与常规模式时的电阻值相比因MOS晶体管PQx的电阻值而增加。因而参考电压Vref2的电压电平与常规模式时相比提高。在等待周期参考电压Vref1和Vref2确定分电源线上的电压VCL和分地线上的电压VSL。在等待周期功耗降低模式与在等待周期时的常规模式比较，电压VCL降低，电压VSL提高，工作在子阈值区的晶体管更强地导向截止状态，并使子阈值电流进一步减少。在功耗降低模式时的激活周期(刷新工作)中，图6中所示的开关晶体管Q1和Q2导通并完成存储器单元数据的刷新。

电平变化电路的特殊结构2

图18示出图15中所示的电平变化电路的第二种特殊结构。在图18中示出图10中所示的参考电压产生电路40和50的电平变化电路的结构。在图18中，参考电压产生电路40包括串联连接在地电压Vss供给节点和参考电压Vbb供给节点之间的n-沟道MOS晶体管NRa-NRh；和并联设置在MOS晶体管NRa-NRc和NRg-NRh上的可熔熔丝元件FNa-FNc和FNf-FNh。MOS晶体管NRa-NRh的栅极共同连接到电源电压Vcc供给节点，这些MOS晶体管都用作电阻元件。有选择地熔断熔丝元件FNa-FNc和FNf-FNh，调整参考电压Vrefa的电压电平。参考电压Vrefa由MOS晶体管NRd和NRe的连接节点NDa输出。电压变化电路包括并联连接到MOS晶体管NRf上的n-沟道MOS晶体管NRy。MOS晶体管NRy的栅极接到功率衰减模式检测信号PDM。

参考电压产生电路50包括串联连接在高压Vpp供给节点和电源电压Vcc供给节点之间的p-沟道MOS晶体管PRa-PRH；和分别并联设置在MOS晶体管PRa-PRc和PRf-PRh上的可熔熔丝元件FRa-Fpc和FPg-FPh。MOS晶体管PRa-PRh的栅极连接到地电压Vss供给节点，这些MOS晶体管用作电阻元件。参考电压Vrefb由MOS晶体管PRe和PRf的连接节点NDb输出。

电平变化电路并联设置到MOS晶体管PRd上并包括其栅极接到功耗降低模式检测信号/PDM的p-沟道MOS晶体管PRy。参考电压Vrefa和Vrefb如在图10中所示分别加到MOS晶体管Q5和Q6的反向栅。现在将参照图19的工作波形图说明图18中所示的电路的工作。

在常规模式中，功耗降低模式检测信号PDM和/PDM分别是L电平和H电平。在这种状态下，MOS晶体管NRy处于截止状态，MOS晶体管PRy也处于截止状态。具有予先设置的电压电平的参考电压Vrefa和和Vrefb如图10所示加到MOS晶体管Q5和Q6的反向栅，晶体管Q5和Q6分别提供规定的阈电压。在常规模式中在予备周期，电压VCL和VSL保持在分别由MOS晶体管Q5和Q6的阈电压确定的电压电平。

如果指定功耗降低模式，功耗降低模式检测信号PDM和/PDM分别在H电平和L电平，MOS晶体管NRy和PRy两者都导通。在参考电压产生电路40中，MOS晶体管NRf被短路，节点NDa和负电压Vbb供给节点之间的电阻值减少。因而由节点NDa输出的参考电压Vrefa的电压电平被降低并使其进一步接近负电压Vbb。n-沟道MOS晶体管Q5的阈电压升高，因而电压VCL的电压电平变得比在常规模式中在等待周期时低。

另一方面在参考电压发生电路50中，MOS晶体管PRd被短路，高压Vpp供给节点和节点NDb之间的电阻降低，参考电压Vrefb的电压电平提高。因而MOS晶体管Q6的阈电压变得更负(绝对值变大)，电压VSL比在常规模式中在备用周期时更高。在功耗降低模式中在等待周期时MOS晶体管在子阈值区的工作能更强地导向截止状态，能减少子阈值电流所造成的电流损耗。在功耗降低模式中如上所述，由于只进行刷新不进行外部存取，所以即使电压VCL和VSL恢复到电源电压Vcc和地电压Vss的恢复时间稍微变长，也不会发生任何问题。

如上所述，按照第五实施例的结构，在数据保持模式，由于电压VCL与电源电压Vcc之间的电压差和电压VSL与地电位Vss之间的电压差与在常规模式时相比被放大，所以在等待周期时能进一步减少电流损耗。

实施例6

图20示出按照本发明第六实施例的半导体集成电路装置的主要部分的结构。在图20中，半导体集成电路装置包括：输入缓冲器300，它接收外部信号ext.J，在其上完成缓冲处理并产生内部信号OUTe；内部电路301，它接收输入信号INa，在其上完在规定的逻辑处理并产生输出信号OUTa；和内部电路302，它在输入信号INb上完成规定的逻辑处理并产生内部输出信号OUTb。输入缓冲器300使用主电源线1上的电源电压Vcc和主地线3上的地电压Vss作为两个工作电源电压工作。电压Vcc或Vss加到内部电路302中的晶体管的反向栅。

为内部电路301设置分电源线2a和分地线4a。响应工作周期定义信号/而导通并与主电源线1和分电源线2a电连接的p-沟道MOS晶体管Q 1a和用以在备用周期调整分电源线2a上的电压VCL1的电压电平的电压调整部分310设置在分电源线2a和主电源线1之间。用以响应工作周期定义信号使分地线4a电连接到主地线3的n-沟道MOS晶体管Q2a，和用以在等待周期调整分地线4a上的电压VSL1的电压电平的电压调整部分312被为分电源线4a而设置。电压调整部分310和312包括参考电压产生电路、差分放大器电路、和响应差分放大器电路的输出而导通的MOS晶体管，或者包括参考电压产生电路和其反向栅接收参考电压产生电路的参考电压的MOS晶体管。

分电源线2b和分地线4b供给内部电路302。用以响应工作周期定义信号/电连接主电源线1和分电源线2b的p-沟道MOS晶体管Q1b，和用以在等待周期调整分电源线2b上的电压VCL2的电压电平的电压调整部分314提供给分电源线2b。用以响应工作周期定义信号使分地线4b连接到主地线3的n-沟道MOS晶体管Q2b，和用以在等待周期调整分地线4b上的电压VSL的电压电平的电压调整部分312提供给分地线4b。电压调整部分314和316有分别与电压调整部分310和312类似的结构。

在图20所示的结构中，表明内部电路301使用分是源线2b上的电压VCL1和分地线4b上的电压VSL1作为工作电源电压而工作。然而在实际状态下也根据在输入信号IN和输出信号OUTa的等待周期时的电压电平应用主电源线1上或主地线3上的电压。在图20中，由于电压VCL1和VSL1的电压电平的有关情况，为方便起见，内部电路301被示出使用分电源线2a和分地线4a上的电压作为工作电源电压进行工作。此外，当在备用周期中在输出高阻抗状态时提供内部电路301时，可以应用这样的结构，即分电源线2a上电压VCL1和分地线4a上的电压VSL1都被用作工作电源电压。这种电路结构也用到内部电路302。

如图20所示，内部电路301和302分别有独立的电源线，分电源线2a与2b和分地线4a与4b的电压变化(噪音)被抑制。现在将参照图21的工作波形图说明图20中所示的结构的工作。

在等待周期，工作周期定义信号是在高电平，MOS晶体管Q1a、Q2a、Q1b和Q2b都处于截止状态。在这种状态下，电压VCL1、VSL1、VCL2和VSL2通过电压调整部分310、312、314和316调整到规定的电压电平。现在，电压调整部分310和314将电压VCL1和VCL2调整到相同电压电平，电压调整部分312和316将电压VSL1和VSL2调整到相同的电压电平。

如果激活周期开始，工作周期定义信号是在H电平，MOS晶体管Q1a、Q1b、Q2a、Q2b导通，电压VCL1和VCL2恢复到电源电压Vcc电平，电压VSL1和VSL2恢复到地电位Vss电平。由于附属在电源线2a和2b上的负载电容或寄生电容是互不相同的，即使在等待周期电源线2a和2b保持在相同电压电平，在电源线2a和2b恢复到电源电压Vcc的电平所需要的时间中仍产生差别。在图21中示出电压VCL2的恢复时间点更早。这也适用于电压VSL1和VSL2。输入缓冲器300将主电源线1和主地线3上的电压Vcc和Vss都用作工作电源电压而工作。因此，在激活周期开始后马上接收来自外部的信号ext.I，随后执行规定的过程，能产生内部信号OUTe。在半导体存储器装置中，由于内部控制信号产生电路的输入信号和输出信号的产生顺序被予先确定，内部控制信号产生电路按规定的时间顺序激活。在内部电路301中，在分电源线2a和分地线4a上的电压VCL1和VSL1被分别调整到规定的电压Vcc和Vss的电平后，输入信号IN成为激活状态，完成其上的工作。而且在内部电路302中，在电压VCL2和VSL2分别恢复到电源电压Vcc和地电压Vss之后，输入信号IN成激活状态，其上的工作被完成。信号从输入缓冲器传播到内部电路301和302需要规定的时间。输入缓冲器300将主电源线1和主地线3上的电压Vcc和Vss都用作电源电压而进行工作。引入外部信号ext.I，能在激活周期开始后马上启动内部工作，因此能充分减少存取时间。也就是说，在电压VCL和VSL恢复到电源电压Vcc和地电压Vss之前考虑电路部分(其输入信号成为已决定状态的电路)的工作，该电路部分将主电源线1和主地线3上的电压Vcc和Vss用作工作电源进行工作，并在尽可能早的时刻完成其工作，防止存取延迟的增加。关于电路具有带主和分电源结构的分级电源线构型的问题，和电路只应用主电源线1和主地线3作为电源线的问题，测量在激活周期每个分电源线和分地线的电压恢复时间，由对其提供的信号的决定时间和测得的恢复时间之间的关系解决该问题。图3中所示的/RAS缓冲器200、/CAS缓冲器210、/W缓冲器212，和行地址缓冲器必须引入一外部施加的信号并在尽可能早的时刻产生一内部信号，因此，它们有以与图20所示的输入缓冲器300类似方式的仅主电源线1和主地线3不分级的电源结构。具有分级电源线结构的部分可以是在相对滞后时刻工作的电路。例如，图4中所示的行译码器230有带主电源线与分电源线和主地线与分地线的分级电源结构。关于列系统电路，由于在从激活周期开始经过规定时间之后(经过列联锁时间之后)成为激活状态，所以可以采用主/分电源线和主/分地线的分级电源结构。

如上所述，按照第六实施例的结构，仅为与电压VCL和VSL恢复到电源电压Vcc和地电压Vss的时间相比必须工作在更早时刻的电路设置主电源线和主地线，因而能在更早时刻启动这些电路的工作并能防止存取延迟的增加。

实施例7

图22示出按照本发明第七实施例的半导体集成电路装置的主要部分的结构。在图22中分别示出内部电路320和322。内部电路320对输入信号INO完成规定的处理程序并产生内部输出信号OUT0。内部电路322对输入信号IN1完成规定的逻辑处理并产生内部输出信号OUT1。为内部电路320设置分电源线2a和分地线4a，为内部电路322设置分电源线2b和分地线4b。为分电源线2a设置p-沟道MOS晶体管Q1a，用以响应工作周期定义信号/电连接主电源线1和分电源线2a，和电压调整部分324，用以按照参考电压VRH1在等待周期将分电源线2a的电压VCL1调整到规定的电压电平。电压调整部分324包括差分放大器和响应差分放大器的输出信号而导通的MOS晶体管，或者包括其反向栅接到参考电压VRH1的MOS晶体管。

为分地线4a设置n-沟道MOS晶体管Q2a，用以响应工作周期定义信号电连接分地线4a和主地线3，和电压调整部分326，用以按照参考电压VRL1在等待周期调整分地线4a上的电压VSL1。电压调整部分326由差分放大器和其栅极接到差分放大器的输出的MOS晶体管构成，或者由其反向栅接到参考电压VRL1的MOS晶体管构成。内部电路320被表示为接到主电源线1、分电源线2a、主地线3和分地线4a上的全部电压而工作。但是，可以按照内部电路320的内部结构选择适当的电源线/地线。电压Vcc和Vss加到内部电路320和322的MOS晶体管的反向栅。

为内部电路322设置分电源线2b和分地线4b。为分电源线2b设置P-沟道MOS晶体管Q1b，用以响应工作周期定义信号/电连接主电源线1和分电源线2b，和电压调整部分325，用以在等待周期，按照参考电压VRH2调整分电源线2b上的电压VCL2的电压电平。而且电压调整部分325由差分放大器和其栅极接到差分放大器的输出的MOS晶体管构成，或者由其反向栅接到参考电压的MOS晶体管构成。为分地线4b设置n-沟道MOS晶体管Q2b，用以响应工作周期定义信号电连接分地线4b和主地线3，和电压调整部分327，用以在等待周期按照参考电压VRL2调整分地线4b上的电压VSL2的电压电平。电压调整部分327也由差分放大器和MOS晶体管构成，或者由MOS晶体管构成。参考电压满足下列关系：

            Vcc＞VRH1＞VRH2

            VRL2＞VRL1＞Vss

因而在备用周期满足下列关系：

            Vcc＞VCL1＞VCL2

            VSL2＞VSL1＞Vss

即在等待周期中，与内部电路320中在子阈值区的MOS晶体管的工作相比，内部电路322中在子阈值区的MOS晶体管的工作保持在更强的截止状态。现在将参照图23的工作波形图说明图22中所示结构的工作。

在等待周期，工作周期定义信号是在H电平，MOS晶体管Q1a、Q1b、Q2a和Q2b分别处于截止状态。在这种状态下，电压VCL1、VCL2、VSL1和VSL2分别按照参考电压VRH1、VRH2、VRL1和VRL2调整到规定的电压电平。

当激活周期开始时，工作周期定义信号成为L电平，MOS晶体管Q1a、Q1b、Q2a和Q2b被分别截止。因而分电源线2a和2b上的电压VCL1和VCL2恢复到电源电压Vcc电平，分地线4a和4b上的电压VSL1和VSL2恢复到地电压Vss电平。由于电压VCL1高于电压VCL2，分电源线2a上的电压VCL1在比分电源线2b上的电压VCL2的恢复时间t2更早的t1时间恢复到电源电压Vcc电平，电压VSL1也在比电压VSL2的恢复时间t2更早的时间t1恢复到地电压Vss。加到内部电路320的输入信号INO在t1时间之后在较早的时刻被激活，来自内部电路320的输出信号OUT0能在更早时刻在规定状态被接入。关于内部电路322，由于电压VCL2和VSL2在t2时间分别恢复到电压Vcc和Vss，输入信号IN1在比t2时间更迟的时间在决定的状态被提供。

如上所述，对于在更早时刻工作的内部电路，分电源线上的电压VCL调整到接近电源电压Vcc的电压电平，分地线上的电压VSL调整到接近地电压Vss的电压电平。因而，当在等待周期子阈值电流引起的电流损耗减少时，能减少工作启动时间的延迟，完成高速工作的半导体集成电路装置或具有小的存取延迟的半导体存储装置。对于可在较迟时间工作的内部电路，分电源线上的电压VCL调整到较低的电压电平，另一方面，分地线上的电压VSL调整到较高的电平，因此充分地抑制了子阈值电流，减少了电流损耗。从而在不影响工作速度和存取时间的情况下完成低电流损耗的半导体集成电路装置。

关于参考电压VRH1、VRL1、VRH2和VRL2，能分别应用在图9和图11中所示的上述实施例中的结构。在这种情况下，能够应用通过一个参考电压发生器的独立的输出节点产生两种参考电压的结构，或者可以应用各自产生参考电压的结构。

例如内部电路320，以与图20中所示的结构类似的方式应用接收外部信号的输入缓冲器，即/RAS缓冲器、/CAS缓冲器、/WE缓冲器、和行地址缓冲器，而且内部电路322包括一电路，例如行译码器。

其它的变形

p-沟道MOS晶体管和n-沟道MOS晶体管可以分别用作图10中所示的MOS晶体Q5和Q6。在这种配置中，需要改变参考电压的极性，相应地改变其栅极和漏极的连接。当按照工作模式改变参考电压时，转换其变化方向。因而能获得与图10中所示结构同样的效果。

在图11所示的参考电压产生电路中，虽然使用p-沟道MOS晶体管和n-沟道MOS晶体管，但仅一种导电类型的MOS晶体管可以应用。

如上所述，根据本发明可以现实带有低电流损耗和充分减少的存取延迟的半导体集成电路装置。

虽然本发明已详细地进行了叙述，但是应当清楚的知道，这仅仅是说明与举例，并非限制，本发明的实质和范围，是由所附权利要求书而加以限定的。

Claims (26)

1.一种半导体集成电路装置，包括：

主电源线(1，3)，用以传输第一电源电压；

分电源线(2，4；2a-2b；4a-4b)；

第一开关晶体管(Q1；Q2；Q1a；Q2a；Q2b)，用以响应工作周期定义信号电连接所说的主电源线和所说的分电源线，该工作周期定义信号定义了所述半导体集成电路装置工作的有效和无效周期；

差分放大器装置(5；6)，用以差分放大所说的分电源线上电压和第一参考电压，该电压不同于所述第一电源电压；

第二开关晶体管(Q3；Q4)，用以响应所说的差分放大器装置的输出信号，在所说的主电源线和所说的分电源线之间形成电流流通通道；和

逻辑门电路(f1-f3；301；302)，与所说的分电源线连接，以接收分电源线上的电压作为对施加输入信号进行规定的逻辑处理的工作电源电压，

所述第一开关晶体管响应定义有效期间的所述工作周期定义信号进行导通，响应定义无效期间的所述工作周期定义信号进行截止，所述差分放大器装置和第二开关晶体管在所述无效期间将所述分电源线保持在所述第一参考电压。

2.按照权利要求1所说的半导体集成电路装置，其特征在于还包括电压电平调整装置(FLa-FLb，FLd，FLc；FLf-Fle，FLg-FLh；96)，用以调整所说的第一参考电压的电压电平。

3.按照权利要求1所半导体集成电路装置，其特征在于还包括用以响应特殊工作模式指定信号改变所说的第一参考电压的电压电平的装置(302；NQy；PQy)。

4.按照权利要求1所说的半导体集成电路装置，其特征在于还包括：

存储器单元阵列(100)，它包括许多以行和列矩阵形式排列的存储器单元；

电路(a)，它包括可熔熔丝元件(L1-Ln)，用以编程在所说的存储器单元阵列中规定其上存在有不良存储器单元的行和列的不良地址；和

电平调整电路(96)，它包括由与所说熔丝元件同样材料制成的编程元件(LL1-LLm)，用以调整所说的第一参考电压的电压电平。

5.按照权利要求1所说的半导体集成电路装置，其特征在于还包括：

存储器单元阵列(100)，它包括以行和列矩阵排列的许多存储器单元；

另一主电源线(3；1)，用以传输与所说的第一电源电压逻辑电平不同的第二电源电压；

输入缓冲器电路(300)，它使用两个所说的主电源线上的电压作为两个工作电源电压而工作，用以对包括工作周期定义信号、数据输入/输出模式指定信号和地址信号的外部施加信号进行缓冲处理并产生内部信号；和

行相关电路(200-208)，它使用在所说的分电源线(2；4；2a-2b；4a-4b)上的电压作为工作电源电压，并响应按照行地址选通信号产生的信号启动所说的存储器单元阵列的行选择工作，用以完成预定的工作，所说的行地址选通信号由所说的输入缓冲器电路产生。

6.按照权利要求1所说的半导体集成电路装置，其特征在于还包括：

第二分电源线(2a-2b；4a-4b)；

第三开关晶体管(Q1b；Q1a)，用以响应所说的工作周期定义信号电连接所说的主电源线和所说的第二分电源线；

第二逻辑门电路(302；301)，它使用所说的第二分电源线上电压作为工作电源电压而工作，用以对所加的输入信号进行规定的逻辑处理以便输出；

第二差分放大器装置(314；310；316；312；324-327)，用以差分放大第二参考电压和所说的第二分电源线上的电压；和

第四开关晶体管(314；310；316；314；324-327)，响应所说的第二差分放大器装置的输出信号，用以电连接所说的主电源线和所说的第二分电源线。

7.按照权利要求2所说的半导体集成电路装置，其特征在于其中所说的第一参考电压由电路(12；14)产生，该电路(12，14)包括具有可熔化编程的阻值的电阻元件(Ra-Rc，NQb-NQd；Rf-Rd，PQb-PQd)，和用以使用电流流过所说的电阻元件的电流供给部分(PQ5，PQ6，NQ5，NQ6、NQa，PQ7，PQ8，NQ7，NQ8，PQa)。

8.按照权利要求3所说的半导体集成电路装置，其特征在于其中所说的第一电源电压(Vcc；Vss)是第一逻辑电平电压，所说的变化装置(302；PQy；NQy)在一方向上改变第一参考电压到第二逻辑电平的电压(Vss；Vcc)。

9.按照权利要求3的说的半导体集成电路装置，其特征在于其中所说的第一参考电压由电阻器元件(NQb-NQd，NQx；PQb-PQd，PQx)产生，所说的变化装置包括响应所说的特殊工作模式指定信号的装置，用以电短路所说的电阻器元件中至少一个电阻器元件。

10.按照权利要求3所说的半导体集成电路装置，其特征在于其中所说的半导体集成电路装置包括一存储器装置，所说的特殊工作模式指定信号(PDM，/PDM)指定数据保持模式，用以在所说的存储器装置中保持数据。

11.按照权利要求1所说的半导体集成电路装置，其特征在于还包括：

第二主电源线(3；1)，用以传输第二电源电压；

第二分电源线(4；2)；

第三开关晶体管(Q2，Q1)，用以响应所说的工作周期定义信号电连接所说的第二主电源线和所说的第二分电源线；

第二差分放大器装置(6；5)，用以差分放大所说的第二分电源线的电压和第二参考电压；

第四开关晶体管(Q2；Q1)，用以响应所说的第二差分放大器装置的输出信号，在所说的第二主电源线和所说的第二分电源线之间形成电流通道；而且其中

所说的逻辑门电路(f1，f3)使用所说的第二主电源线上的电压作为另一工作电源电压而工作。

12.按照权利要求11所说的半导体集成电路装置，其特征在于还包括使用所说的第一主电源线(1；3)和所说的第二分电源线(4，2)上的电压工作的第二逻辑门电路(f2)，用以对所加的信号进行预定的逻辑处理。

13.一种半导体集成电路装置包括：

主电源线(1；3)，用以传输第一电源电压；

分电源线(2，4；2a，2b；4a，4b)；

开关晶体管(Q1；Q2)，用以响应工作周期定义信号电连接所说的主电源线和所说的分电源线；

绝缘栅型场效应晶体管(Q5，Q6)，它有反向栅，连接到所说的主电源线上的一个导电节点，连接到所说的分电源线上的另一个导电节点，和连接到所说的主电源线或所说的分电源线上以便从高电位侧到低电位侧形成二极管的控制电极节点；

参考电压发生电路(40；50)，用以将第一参考电压加到所说的绝缘栅型场效应晶体管的所说的反向栅，所述第一参考电压与第一电源电压的电压电平不同；和

使用所说的分电源线上的电压作为工作电源电压的逻辑门电路(f1，f3，f2)，用以对所加的输入信号进行规定的逻辑处理，以便进行输出。

14.按照权利要求13所说的半导体集成电路装置，其特征在于还包括电压电平调整装置(R1，R2；R3，R4)，用以调整所说的第一参考电压的电压电平。

15.按照权利要求13所说的半导体集成电路装置，其特征在于还包括：

第二分电源线(2a；2b)；

第二开关晶体管(Q1a；Q1b；Q2a；Q2b)，用以响应所说的工作周期定义信号电连接所说的主电源线和所说的第二分电源线；

第二绝缘栅型场效应晶体管(324；325；326；327)，它有接到与来自所说的参考电压发生装置的第一参考电压的电压电平不同的第二参考电压的反向栅，连接到所说的主电源线的一个导电节点，连接到所说的第二分电源线的另一个导电节点，和连接到所说的第二分电源线和所说的主电源线中的一个以形成二极管的控制极；和

使用所说的第二分电源线上的电压作为一个工作电源电压而工作的第二逻辑门电路(320；321)，用以对接收的输入信号进行规定的逻辑处理以便进行输出。

16.按照权利要求13所说的半导体集成电路装置，其特征在于还包括用一响应特殊工作模式指定信号改变所说的第一参考电压的电压电平的装置(302)。

17.按照权利要求13所说的半导体集成电路装置，其特征在于还包括：

存储器单元阵列(100)，它包括许多按行和列矩阵排列的存储器单元；

包括可熔熔丝元件的电路(91)，用以编程在所说的存储器单元阵列中规定其上存在有不良存储器单元的行或列的不良地址；和

电平调整电路(96)，它包括由像所说的熔丝元件同样材料制成的编程元件，用以调整所说的第一参考电源电压的电压电平。

18.按照权利要求13所说的半导体集成电路装置，其特征在于还包括：

存储器单元阵列(100)，它包括按行和列阵列排列的许多存储器单元；

另一主电源线(3；1)，用以传输与所说的第一电源电压逻辑电平不同的第二电源电压；

输入缓冲器电路(300)，它使用两种主电源线上的电压作为两种工作电源电压而工作，用以对包括工作周期定义信号、数据输入/输出模式指定信号和地址信号的外部施加的信号进行缓冲处理，并产生内部信号；和

行相关电路(200-208)，它使用所说的分电源线上的电压作为一个工作电源电压而工作，并响应按照行地址选通信号产生的信号启动所说的存储器单元阵列的行选择工作，用以完成预定的工作，所说的行地址选通信号由所说的输入缓冲器电路产生。

19.按照权利要求13所说的半导体集成电路装置，其特征在于其中所说的第一参考电压是由是路(40，50)产生，该电路(40，50)包括具有可编程熔断的阻值的电阻元件(R1，R2；R3；R4)和耦联到所说的电阻元件的电路(R2，R1，R4，R3)，用以使电流流过所说的电阻元件。

20.按照权利要求16所说的半导体集成电路装置，其特征在于其中所说的第一电源电压(Vcc；Vss)是第一逻辑电平的电压，所说的变化装置在一方向上将第一参考电压改变到在第二逻辑电平的电压(Vss；Vcc)。

21.按照权利要求16所说的半导体集成电路装置，其特征在于其中所说的第一参考电压由电阻器元件产生，所说的变化装置(302)包括响应所说的特殊工作模式指定信号的装置(PQy；NQy)，用以电短路所说的电阻器元件中的至少一个电阻器元件。

22.按照权利要求16所说的半导体集成电路装置，其特征在于其中所说的半导体集成电路装置包括存储器装置，所说的特殊工作模式指定信号(PDM，/PDM)指定在所说的存储器装置中保持数据的数据保持模式。

23.按照权利要求13所说的半导体集成电路装置，其特征在于还包括：

第二主电源线(3；1)，用以传输与所说的第一电源电压的逻辑电平不同的第二电源电压；

第二分电源线(4；2)；

第二开关晶体管(Q2；Q1)，用以响应所说的工作周期定义信号电连接所说的第二主电源线和所说的第二分电源线；

第二绝缘栅型场效应晶体管(Q6；Q5)，它有反向栅、连接到所说的第二主电源线上的一个导电节点、连接到所说的第二分电源线上的另一个导电节点、和连接到所说的主电源线或者所说的分电源线上以便从高电位到低电位形成二极管的控制极节点；

第二参考电压产生电路(50；40)，用以将第二参考电压施加到所说的第二绝缘栅型场效应晶体管的所说的反向栅上；而且其中

所说的逻辑门电路(f1，f3，f2)使用所说的第二主电源线上的电压作为另一工作电源电压而工作。

24.按照权利要求23所说的半导体集成电路装置，其特征在于还包括第二逻辑门电路(f2，f1，f3)，它使用所说的第一主电源线(1，3)和所说的第二分电源线(4；2)上的电压而工作，用以对所加的信号进行规定的逻辑处理。

25.按照权利要求13所说的半导体集成电路装置，其特征在于其中所说的参考电压产生装置(40，50)包括用以电阻分配一比第一电源电压的绝对值大的预定电压(Vpp；Vbb)的装置，以产生所说的第一参考电压。

26.一种半导体集成电路装置包括：

主电源线(1，3)，用以传输规定电平的电源电压；

分电源线(2；4)；

开关元件(Q1；Q2；Q1a；Q1b；Q2a；Q2b)，用以响应工作周期定义信号电连接所说的主电源线和所说的分电源线；

电压调整装置(31 0；312；31 4；316；324；325；326；327；5，Q3；6，Q4；40，Q5；50，Q6)，用以将所说的分电源线保持在与所说的开关元件处于非导通状态时的所说的电源电压不同的电压电平，所述电压调整装置包括在主电源线和分电源线间连接的二极管元件，用以在所述开关元件的所述非导通状态时产生电压降；

包括绝缘栅型场效应晶体管(PT，NT)的逻辑门电路(f1，f3，f2)，它有接到所说的主电源线上的电源电压的反向栅，和一个连接到所说的分电源线上的电压的导电节点，用以对所加的信号进行规定的处理并输出已处理过的信号。

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