JP2011234087A - 半導体集積回路装置 - Google Patents

Abstract

【課題】被制御回路のソース電位を精度良く制御する回路構成を小面積で実現する。
【解決手段】電源線６及び接地線４に接続された被制御回路１のソース線５と、前記接地線４との間に、前記ソース線５の電位を制御するソース制御回路２と、前記ソース線５と前記接地線４とを導通、非導通状態へ制御する、前記ソース制御回路２と並列に接続された遮断スイッチ回路３とを有する。ソース制御回路２は、ダイオード回路２ａと、前記ダイオード回路２ａと並列に接続された抵抗回路２ｂとを有する。
【選択図】図１

Description

本発明は、被制御回路の待機時にトランジスタのソース電位を電源電圧と接地電圧との間の中間電位へ制御し、リーク電流により発生する被制御回路の待機時電力を削減する技術に関するものである。

近年、半導体集積回路装置ではプロセスの微細化による小面積化、単位面積当たりのトランジスタ数の増加に伴い、リーク電流の増大が大きな課題となっている。この課題に対し、被制御回路に供給される電源電圧、基板電圧を制御し、低消費電力化を図る技術が実用化されつつある。

しかし、電源電圧を変更するためには、電源ＩＣから供給される電圧の変更、又は電源ＩＣから供給される電圧に対しＤＣ−ＤＣコンバータを使用し電圧を変更する仕組みが必要となる。これを実現するためには、電圧可変機能を有した電源ＩＣやＤＣ−ＤＣコンバータが必要であり、面積増等の課題があった。

この課題に対し、例えば特許文献１に記載された技術等を用いて被制御回路のソース線の電位を電源電圧と接地電圧との間の中間電位へ制御することにより、被制御回路に印加される電位差を小さくし、低消費電力化する手法が検討されている。この技術では、電源ＩＣによる電圧変更は必要なく、かつＤＣ−ＤＣコンバータを使用した場合よりも小面積で実現可能であり、近年特にメモリ等にて実用化されつつある。

特開２００４−２０６７４５号公報

ただし、特許文献１に記載された技術では、被制御回路のプロセス、温度ばらつき等に対するリーク電流の増減に対応して、ソース電位を精度良く制御することはできず、条件によってはソース電位が低下し所望のリーク削減効果が得られない課題があった。

具体的に説明すると、特許文献１では温度ばらつきに対し、高温時のリーク電流に合わせて所望のソース電位となるように回路構成を設定した場合に、常温〜低温時のリーク電流が比較的小さい状態ではソース電位が低下し、低消費電力化効果が得られない課題があった。

本発明の目的は、被制御回路のソース電位を精度良く制御する回路構成を小面積で実現することにある。

前記課題を解決するため、本発明の半導体集積回路装置は、被制御回路のソース線と接地線との間に、前記ソース線の電位を制御するソース制御回路と、前記ソース線と前記接地線とを導通、非導通状態へ制御する、前記ソース制御回路と並列に接続された遮断スイッチ回路とを有し、前記ソース制御回路は、ダイオード回路と、前記ダイオード回路と並列に接続された抵抗回路とを有することを特徴とする。

本発明によれば、ダイオード回路及び抵抗回路にてソース線の電位を制御するため、小面積で所望のソース電位へ制御可能となる。

本発明の実施形態１の半導体集積回路装置のブロック図である。 図１中のダイオード回路を表した回路図である。 図１中の抵抗回路を表した回路図である。 図１中の遮断スイッチ回路を表した回路図である。 本発明の実施形態２の半導体集積回路装置にて抵抗回路と遮断スイッチ回路とを兼用化した図である。 図５の回路を使用した動作シーケンスを説明した図である。 本発明の実施形態３の半導体集積回路装置のブロック図である。 本発明の実施形態４の半導体集積回路装置のブロック図である。 図８中のヒステリシス回路を表した回路図である。 図９のヒステリシス回路の動作について表したグラフである。 本発明の実施形態５の半導体集積回路装置のブロック図である。 本発明の実施形態６の半導体集積回路装置にてデータ保持実力電圧に応じたソース線制御の状態を表したグラフである。

以下、本発明の実施形態を図面に基づいて詳細に説明する。

《実施形態１》
図１は、本発明の実施形態１を表したブロック図である。ブロック構成としては被制御回路１、ソース制御回路２、遮断スイッチ回路３、電力制御回路７にて構成されており、ソース制御回路２内にはダイオード回路２ａ、抵抗回路２ｂが構成されている。被制御回路１へは電源線６の電圧が供給され、被制御回路１のソース線５と接地線４との間にソース制御回路２と遮断スイッチ回路３とが入る。また更に、電力制御回路７によりダイオード回路２ａ、抵抗回路２ｂ、遮断スイッチ回路３をそれぞれ制御する構成となっている。なお、以下の説明ではソース線５の電位を適宜ＶＳＳＶ電圧という。

図２は、ダイオード回路２ａの回路構成を表した図である。本回路はＭＯＳトランジスタによって作成されたダイオード素子２２と、Ｎ型ＭＯＳスイッチによって構成されたダイオード選択スイッチ２３とによって構成され、ダイオード素子２２とダイオード選択スイッチ２３とが直列に接続され、ダイオード素子２２のアクティブ／非アクティブ状態をダイオード選択スイッチ２３のオン／オフ制御により選択可能な構成となっている。更にダイオード素子２２とダイオード選択スイッチ２３との直列構成が複数並列化した構成をとり、ダイオード選択スイッチ２３のオン状態の選択数変更により、ダイオード素子２２の能力変更が可能な構成となっている。なお、ダイオード素子２２はＭＯＳトランジスタに限らず、一般的なダイオード特性を示すデバイスであればよい。また、ダイオード選択スイッチ２３についても同様でスイッチ特性を示すデバイスであればよい。

図３は、抵抗回路２ｂの回路構成を表した図である。本回路構成はＮ型ＭＯＳスイッチ３１が並列に接続された構成であり、１つ又は複数のＮ型ＭＯＳスイッチをオフ状態とすることで、Ｎ型ＭＯＳスイッチ３１のソース・ドレイン間の電流能力を変更可能な構成となっている。

図４は、遮断スイッチ回路３の回路構成を表した図である。本回路構成はＮ型ＭＯＳスイッチ４１を複数並列に接続した構成となっており、１つ又は複数のＮ型ＭＯＳスイッチをオフ状態とすることで、Ｎ型ＭＯＳスイッチ４１のソース・ドレイン間の電流能力を変更可能な構成となっている。

次に、被制御回路１のソース電位制御動作について図１を用いて説明する。図１の被制御回路１は、通常のＬＳＩ回路構成を有し、内部にはロジック回路（フリップフロップ（ＦＦ）回路）、メモリ等が含まれる。被制御回路１の通常動作時には、遮断スイッチ回路３を電力制御回路７からの制御によりオンさせ、ソース線５と接地線４との間を導通状態とする。また、被制御回路１が待機状態の場合には、遮断スイッチ回路３を電力制御回路７からの制御によりオフさせ、ソース制御回路２を電力制御回路７からの制御によりオンさせ、ＶＳＳＶ電圧を電源線６と接地線４との間の中間電位へ制御することで、被制御回路１に印加される電位差を小さくし、被制御回路１に流れるリーク電流を削減する。更にこの際、被制御回路１内にある回路（フリップフロップ、メモリ等）のデータを保持しつつ電位を制御する。

だたし、この制御では、ソース線５の電位（ＶＳＳＶ電圧）を上昇させることで、被制御回路１へ印加される電位差が小さくなり、リーク電流削減効果としては向上するが、被制御回路１内にある回路（フリップフロップ、メモリ等）のデータを保持する必要があるため、データを保持することができる限界の電圧（以後リテンション電圧という）を超えたＶＳＳＶ電圧へは制御することができない。よって、リテンション電圧を超えない範囲で、ＶＳＳＶ電圧をできる限り高く制御することが望ましく、これによりデータを維持しつつ大きな低消費電力化効果を得ることができる。なお、ここで言う「通常動作」とは回路内のデータのＨ／Ｌが伝播する状態、又はデータのやり取りがされている状態を、「待機状態」とは回路内のデータのＨ／Ｌが伝播しておらず、固定された状態、又はデータのやり取りがされずにデータが保持された状態をそれぞれ表す。

次に、実施形態１の動作をプロセストリミングステップ、温度制御ステップに分けて説明する。

〈プロセストリミングステップ〉
このステップでは、被制御回路１、ソース制御回路２のプロセスばらつきに対し、ソース線５を所望のソース電位（ＶＳＳＶ電圧）へ制御するために、ダイオード回路２ａ内のダイオード素子２２の並列数を変更しＶＳＳＶ電圧を調整する。この際、被制御回路１は待機時状態とし、ソース制御回路２内のダイオード素子２２はダイオード選択スイッチ２３によりいずれかをオンさせ、抵抗回路２ｂは内部のＮ型ＭＯＳスイッチ３１を全てオフ、遮断スイッチ回路３もオフ状態とする。

（ステップ１）基準となるダイオード素子２２をダイオード選択スイッチ２３によりオンさせ、ＶＳＳＶ電圧を上昇させる。この際、被制御回路１のプロセスばらつきと、基準となるダイオード素子２２のプロセスばらつきとに応じたＶＳＳＶ電圧が出力される。

（ステップ２）ステップ１にて得られたＶＳＳＶ電圧を観測し、被制御回路１とダイオード素子２２とのプロセスばらつきを把握する。

（ステップ３）ステップ２にて得られたＶＳＳＶ電圧情報をもとにトリミングテーブルを用い、ダイオード素子２２の並列数を変更し、ＶＳＳＶ電圧が所望の電圧範囲となるように調整する。トリミングテーブルは、ステップ１の際に測定したＶＳＳＶ電圧情報をもとに所望のＶＳＳＶ電圧範囲に制御するために必要なダイオード素子能力変更幅（サイズ変更幅）の設定内容を予め記述したものである。以上のステップ１〜３を経て、プロセスばらつきに対し所望のＶＳＳＶ電圧範囲へトリミングを実施する。ステップ１〜３は検査時に実施され、トリミングテーブルも予め検査プログラムに組み込まれ検査される。このような検査を実施することで、チップ毎の被制御回路１のばらつきに対応したＶＳＳＶ電圧を設定することが可能となる。

次に、もう少し詳しく例を上げて説明する。例えば、プロセスばらつきとして被制御回路１内の回路がプロセス速度増加方向（低閾値）にばらついていた場合、被制御回路１のリーク電流は大きくなる。これに伴って、ＶＳＳＶ電圧は上昇してしまい、被制御回路１へ印加される電位差は小さくなる。これにより被制御回路１のデータ保持ができなくなる危険性がある。この状態を防ぐために、ＶＳＳＶ電圧がリテンション電圧を超えるような値に設定されてしまう場合には、ダイオード素子２２の能力を増加させ、ＶＳＳＶ電圧を下げ、所望の電圧範囲へ制御する。前述したような方式により、プロセスばらつきに対し、ＶＳＳＶ電圧を調整する。なお、ここではダイオード回路２ａによりプロセスばらつきに対し調整する方式を説明したが、これを抵抗回路２ｂで実施してもよい。

〈温度制御ステップ〉
次に、ＬＳＩ周辺の温度状態、又はＬＳＩ内の温度状態、又は被制御回路１及びソース制御回路２の温度状態に応じて、ＶＳＳＶ電圧を調整する。被制御回路１は温度のばらつきによってリーク電流が増減する（高温ではリーク増、低温ではリーク減）。この特性に対し、高温時（リーク増時）には、ＶＳＳＶ電圧が上昇しないように、抵抗回路２ｂ内のＮ型ＭＯＳスイッチ３１をオン状態とする並列数を増やすことで抵抗回路２ｂの電流能力を上げ、ＶＳＳＶ電圧を下げる。また、低温時には、抵抗回路２ｂ内のＮ型ＭＯＳスイッチ３１をオン状態とする並列数を減らすことで抵抗回路２ｂの電流能力を下げ、ＶＳＳＶ電圧を上げる。このように制御することで、温度変化に対するＶＳＳＶ電圧の変化を抑え、所望のＶＳＳＶ電圧へ制御することが可能となる。

このように、前述したプロセストリミングステップと温度制御ステップとを実施することで、被制御回路１、ソース制御回路２のプロセスばらつき、温度ばらつきに対応した、所望のＶＳＳＶ電圧への制御が可能となる。

《実施形態２》
図５を用いて、図３の抵抗回路２ｂと、図４の遮断スイッチ回路３との兼用化について説明する。抵抗回路２ｂ及び遮断スイッチ回路３の両者共にＮ型ＭＯＳスイッチ３１，４１の構成を持つ。よって、図５にあるように、単一の構成を、あるときは抵抗回路２ｂとして用い、あるときは遮断スイッチ回路３として用いることが可能である。通常、遮断スイッチ回路３は接地線４から所望のソース電圧（ＶＳＳＶ電圧）へ、所望のソース電圧（ＶＳＳＶ電圧）から接地線４へそれぞれ制御する際の、急峻なＶＳＳＶ電圧の立ち下がり、立ち上がりを防ぐために少しずつ能力を上げる又は少しずつ能力を下げる等の制御を実施する。これを実現する回路構成としては、例えば遮断スイッチ回路３内の複数あるＮ型ＭＯＳスイッチ４１のサイズが少しずつ違う構成とし、１つ又は数個ずつ、サイズの小さいものから徐々にＮ型ＭＯＳスイッチ４１をオンさせることで、急峻にＶＳＳＶ電圧が変化することを防いでいる。本構成において遮断スイッチ回路３内のサイズの小さいＮ型ＭＯＳスイッチ４１を抵抗回路２ｂ内のＮ型ＭＯＳスイッチ３１として兼用することで、抵抗回路２ｂの面積を削減することが可能となる。

図６を用いて、兼用時の制御シーケンスについて説明する。図６には、図５にあるダイオード回路２ａ内のダイオード選択スイッチ２３のゲート制御に用いられる信号Ａ、抵抗回路２ｂ内のＮ型ＭＯＳスイッチ３１のゲート制御に用いられる信号Ｂ、遮断スイッチ回路３内のＮ型ＭＯＳスイッチ４１のゲート制御に用いられる信号Ｃ、ＶＳＳＶ電圧の各状態について、被制御回路１の動作状態（ソース制御時、通常動作時、遮断時）ごとに分けて説明してある。

まず、ソース制御時には、ＶＳＳＶ電圧を電源電圧と接地電圧との間の中間電位へ制御する。この際、信号Ａはオン（“Ｈ”）状態、信号Ｃはオフ（“Ｌ”）状態とし、信号Ｂは被制御回路１のプロセス、温度ばらつき等の状態に応じてオン（“Ｈ”）又はオフ（“Ｌ”）に制御する。次に、通常動作時へ移行する際には、信号Ａはオフ（“Ｌ”）状態、信号Ｃはオン（“Ｈ”）状態とし、信号Ｂはオン（“Ｈ”）状態とする。このとき、信号Ｂがソース制御時に既にオン状態となっていた場合には、そのままオン状態を継続する。次に、遮断時には、信号Ａ、信号Ｂ、信号Ｃ共にオフ（“Ｌ”）状態とし、ＶＳＳＶ電圧はハイ・インピーダンス（ＨＩＺ）状態とする。このように、被制御回路１の状態に応じて信号Ｂの制御は異なるが、ソース制御時、通常動作時の両方に抵抗回路２ｂを使用しても問題ないため、兼用が可能となる。

なお、遮断スイッチ回路３内の複数あるＮ型ＭＯＳスイッチ４１のサイズが全て同じ構成であってもよい。

《実施形態３》
図７を用いて、実施形態３について説明する。本回路構成は、図１にある実施形態１の構成に対し、温度センサ回路７１を加えた構成であり、温度センサ７１による温度情報を電力制御回路７へ入力し制御する構成となっている。この構成により、実施形態１に対し、実際にＬＳＩ内部又は周辺の温度状態を温度センサ回路７１により観測し、その結果から電力制御回路７を通して抵抗回路２ｂを制御し、温度ばらつきに対し、所望のＶＳＳＶ電圧範囲へ制御することが可能となる。

《実施形態４》
図８を用いて、実施形態４について説明する。本回路構成は、実施形態１で説明した図１の回路構成と同様の被制御回路１、ダイオード回路２ａ、抵抗回路２ｂ、遮断スイッチ回路３に加えて、新たにヒステリシス回路８１を有し、被制御回路１には電源線６の電圧が供給され、ソース線５と接地線４との間にダイオード回路２ａ、抵抗回路２ｂ、遮断スイッチ回路３が接続され、ソース線５の電位を制御可能な構成となっている。更に、ヒステリシス回路８１はソース線５の電位（ＶＳＳＶ電圧）に応じて、抵抗回路２ｂのゲート電圧を制御可能な構成となっている。このヒステリシス回路８１は、ダイオード回路２ａ内のダイオード選択スイッチ２３、抵抗回路２ｂ内のＮ型ＭＯＳスイッチ３１、遮断スイッチ回路３内のＮ型ＭＯＳスイッチ４１の各ゲート電圧を制御する、又は並列数を変更し能力を変更することでも同様にソース線５の電位を制御可能であり、本技術内容も含むものとする。

図９に、ヒステリシス回路８１内の回路構成について示している。本回路構成は、ＮＡＮＤ回路１０１と、インバータ（低Ｖｔ）回路１０２と、インバータ（高Ｖｔ）回路１０３とから構成されている。

図１０に、ヒステリシス回路８１の動作を示す。インバータ（低Ｖｔ）回路１０２は０．２Ｖ以上の電圧が入力されると“Ｈ”を出力し、インバータ（高Ｖｔ）回路１０３は０．４Ｖ以上の電圧が入力されると“Ｈ”を出力する回路構成となっているため、Ｌ⇒Ｈステップでは、ヒステリシス回路８１の入力端子ＩＮへ０．４Ｖ以上の電圧が入力された場合に、出力端子ＯＵＴに“Ｈ”出力（１．２Ｖ）が得られる。また、インバータ（低Ｖｔ）回路１０２は０．２Ｖ以下の電圧が入力されると“Ｌ”を出力し、インバータ（高Ｖｔ）回路１０３は０．４Ｖ以下の電圧が入力されると“Ｌ”を出力する回路構成となっているため、Ｈ⇒Ｌステップでは、ヒステリシス回路８１の入力端子ＩＮへ０．２Ｖ以下の電圧が入力された場合に、出力端子ＯＵＴに“Ｌ”出力（０Ｖ）が得られる。

なお、前述したＬ⇒Ｈステップ、Ｈ⇒Ｌステップでは“Ｈ”出力、“Ｌ”出力の閾値電圧の例として、０．２Ｖ、０．４Ｖとしていたが、インバータ（低Ｖｔ）回路１０２、インバータ（高Ｖｔ）回路１０３の閾値を変更することで、前記閾値電圧も変更可能である。

次に、ヒステリシス回路８１の構成を使用したソース制御の動作例を説明する。

〈プロセストリミングステップ〉
このステップでの実施内容は、実施形態１、実施形態３とほぼ同様であるが、実施形態１、実施形態３では、電力制御回路７によりダイオード回路２ａ、抵抗回路２ｂ、遮断スイッチ回路３を制御する構成としているが、本構成ではヒステリシス回路８１を使用し、ダイオード回路２ａ、抵抗回路２ｂを制御することでＶＳＳＶ電圧を制御することが可能な構成となる。次に、具体的な制御フローについて説明する。

〔ＶＳＳＶ上昇時〕
ヒステリシス回路８１の動作にて説明したように、本ヒステリシス回路８１は０．４Ｖ以上のＶＳＳＶ電圧入力に対し“Ｈ”出力し、０．２Ｖ以下の電圧入力に対し“Ｌ”出力する。この回路を使用し、ＶＳＳＶ電圧がプロセスばらつきにより上昇した場合、例えば、ＶＳＳＶ電圧が０．４Ｖ以上に上昇した場合に、ＶＳＳＶ電圧が０．４Ｖ以上となったことをヒステリシス回路８１が検知し、“Ｈ”出力を出す。この出力信号をダイオード回路２ａ、抵抗回路２ｂが受け、各ダイオードの能力、各抵抗の能力を上げるよう制御する。ダイオード能力を上げるとは、ダイオード選択スイッチ２３によりダイオード素子２２の並列数を増やし、能力を上げることを指す。抵抗能力を上げるとは、抵抗回路２ｂ内のＮ型ＭＯＳスイッチ３１のゲート電圧を上げること、又はＮ型ＭＯＳスイッチ３１の並列数を増やすことを指す。

〔ＶＳＳＶ低下時〕
ここでは、プロセスばらつきにより、ＶＳＳＶ電圧が低下した（０．２Ｖ以下）場合にヒステリシス回路８１が“Ｌ”を出力し、この出力信号をダイオード回路２ａ、抵抗回路２ｂが受け、各ダイオードの能力、各抵抗の能力を下げるように制御する。ダイオード能力を下げるとは、ダイオード選択スイッチ２３によりダイオード素子２２の並列数を減らすことを意味する。抵抗能力を下げるとは、抵抗回路２ｂ内のＮ型ＭＯＳスイッチ３１のゲート電圧を下げること、又はＮ型ＭＯＳスイッチ３１の並列数を減らすことを指す。これにより、ＶＳＳＶ電圧を上昇させる。

前述したＶＳＳＶ上昇時、ＶＳＳＶ低下時に合わせてヒステリシス回路８１がプロセスばらつきに対し、ダイオード回路２ａ、抵抗回路２ｂを制御することにより、ＶＳＳＶ電圧を所望の電圧範囲内へ制御することができる。

〈温度制御ステップ〉
ここでは、温度状態によってＶＳＳＶ電圧が変化してしまうことに対応し、高温時にＶＳＳＶ電圧が上昇してしまった場合には、ヒステリシス回路８１がＶＳＳＶ電圧の上昇を検知し、抵抗回路２ｂ内のＮ型ＭＯＳスイッチ３１の能力を上げるように制御し、ＶＳＳＶ電圧を低く制御する。また、低温時にＶＳＳＶ電圧が下降してしまった場合には、ヒステリシス回路８１がＶＳＳＶ電圧の下降を検知し、抵抗回路２ｂ内のＮ型ＭＯＳスイッチ３１の能力を下げるように制御し、ＶＳＳＶ電圧を高く制御する。これにより、温度変化に対応して、所望のＶＳＳＶ電圧範囲内となるように制御する。ダイオード能力の変更、抵抗能力の変更方法は、前記ＶＳＳＶ上昇時、ＶＳＳＶ低下時で説明した内容と同様である。

《実施形態５》
図１１を用いて、実施形態５について説明する。本回路構成は、実施形態４にある構成とほぼ同じで、ヒステリシス回路８１の部分がオペアンプ回路１２１の構成となっている。オペアンプ回路１２１は、ソース線５の電位（ＶＳＳＶ電圧）及び参照電圧（ＶＲＥＦ電圧）の入力に応じて、抵抗回路２ｂのゲートを制御可能な構成となっている。この構成より、所望のＶＳＳＶ電圧値をＶＲＥＦ電圧として入力することで、オペアンプ回路１２１がソース線５のＶＳＳＶ電圧とＶＲＥＦ電圧とが同じとなるように抵抗回路２ｂのゲートを制御するように作用する。したがって、ＶＳＳＶ電圧が高くなった場合（ＶＲＥＦ＜ＶＳＳＶ）には、抵抗回路２ｂのゲート電圧を上げ、ＶＳＳＶ電圧を下げるように制御し、所望のＶＳＳＶ電圧となるように制御する。また、逆にＶＳＳＶ電圧が低くなった場合（ＶＲＥＦ＞ＶＳＳＶ）には、抵抗回路２ｂのゲート電圧を下げ、ＶＳＳＶ電圧を上げるように制御し、所望のＶＳＳＶ電圧となるように制御する。これにより、プロセスばらつき、温度ばらつきに対して所望のＶＳＳＶ電圧に制御することが可能となる。

なお、オペアンプ回路１２１は、ダイオード回路２ａ内のダイオード素子２２の選択数の変更、又は抵抗回路２ｂのトランジスタ能力の変更によって制御することで実現することも可能である。

《実施形態６》
次に、実施形態６について説明する。本実施形態は、実施形態１〜５にある回路構成全てに共通して適用可能である。本実施形態の動作について次に説明する。本動作では被制御回路１内にあるＦＦ回路、メモリ等のデータ保持実力電圧、すなわち被制御回路１が待機時にデータを保持できる最低電源電圧を測定し、この測定結果に応じて設定に必要なＶＳＳＶ電圧を決定する。これにより、データ保持実力電圧に応じたＶＳＳＶ制御が可能となり、各条件時のデータ保持実力電圧に適した制御を実施することで低消費電力化効果が大きくなる。

図１２を用いて、温度状態に応じた制御例を説明する。図１２は横軸に温度、縦軸にデータ保持実力電圧をとり、温度に対する被制御回路１の実力電圧に対し、ダイオード特性、ダイオード＋抵抗特性がどのような特性分布を示すかを表している。例えば、図１２中にあるように被制御回路１のデータ保持実力電圧が低温時０．３５Ｖ、高温時０．４Ｖであった場合に、ダイオード特性のみでの制御では、低温側の実力電圧に合わせたダイオード能力を選択すると高温時にＶＳＳＶ電圧がデータ保持実力電圧の０．４Ｖを超えて０．５Ｖとなってしまいデータ保持できない。また、ダイオード＋抵抗特性での制御では、高温時に０．４Ｖとなるように調整すると低温時にＶＳＳＶ電圧が０．２Ｖ付近となり、低温時の実力電圧０．３５Ｖから大幅にＶＳＳＶ電圧を低下させる必要があるため、低消費電力化効果が目減りしてしまう。

この課題を解決するため、温度がＡ領域の場合にはダイオード特性、Ｂ領域の場合にはダイオード＋抵抗特性を使用した制御とすることで、温度ばらつきに対してより最適なＶＳＳＶ電圧へ設定することが可能となる。この場合、データ保持実力電圧が低温時０．３５Ｖ、高温時０．４Ｖであったが、被制御回路１の測定結果に応じてデータ保持実力電圧が設定され、その電圧に応じて各温度条件に最適な回路構成を選択し、ＶＳＳＶ電圧を制御することで各温度条件に適した低消費電力化を図ることができる。

なお、本動作は、各チップのプロセスばらつきに対しデータ保持実力電圧を測定した場合のプロセスばらつきに対する制御時にも同様に適用可能である。また前記動作では、ダイオードとダイオード＋抵抗回路の切り替え方法について説明したが、ダイオード回路２ａの並列数の変更、抵抗回路２ｂの並列数の変更でもＶＳＳＶ電圧を変更することが可能なため、データ保持実力電圧に応じてダイオード回路２ａ、抵抗回路２ｂの並列数の変更にて実現することも可能である。

以上のとおり、本発明によれば、被制御回路１のソース電位を制御する技術として、ダイオード回路２ａにて被制御回路１のプロセスばらつきに対応したサイズ変更（トリミング）を実施し、温度状態に応じて抵抗回路２ｂの並列数を調整し、ソース電位を所望の制御範囲に制御することで、プロセスばらつきや温度ばらつきに対し、被制御回路１内のフリップフロップ、メモリに格納されているデータを保持しつつ、高精度なソース電位制御を可能とし、より高い低消費電力化効果を得ることを可能にした。

また、本発明を適用することで、リーク特性の大きい高温状態時にダイオード回路２ａのみで対応する場合には、ダイオード能力の大きい（サイズ大）素子が必要であり、面積大が課題となるが、本発明ではダイオード回路２ａと抵抗回路２ｂとでソース線５の電位を制御するため小面積で所望のＶＳＳＶ電圧へ制御可能となる。

以上説明してきたとおり、本発明に係る半導体集積回路装置は、被制御回路のソース電位を精度良く制御する回路構成を小面積で実現できる効果を有し、被制御回路の待機時電力削減技術として有用である。

１ 被制御回路
２ ソース制御回路
２ａ ダイオード回路
２ｂ 抵抗回路
３ 遮断スイッチ回路
４ 接地線
５ ソース線
６ 電源線
７ 電力制御回路
２２ ダイオード素子
２３ ダイオード選択スイッチ
３１ Ｎ型ＭＯＳスイッチ
４１ Ｎ型ＭＯＳスイッチ
７１ 温度センサ回路
８１ ヒステリシス回路
１０１ ＮＡＮＤ回路
１０２ インバータ（低Ｖｔ）回路
１０３ インバータ（高Ｖｔ）回路
１２１ オペアンプ回路

Claims (15)

1. 電源線及び接地線に接続された被制御回路のソース線と、前記接地線との間に、前記ソース線の電位を制御するソース制御回路と、前記ソース線と前記接地線とを導通、非導通状態へ制御する、前記ソース制御回路と並列に接続された遮断スイッチ回路とを備え、
   前記ソース制御回路は、ダイオード回路と、前記ダイオード回路と並列に接続された抵抗回路とを有することを特徴とする半導体集積回路装置。
2. 請求項１記載の半導体集積回路装置において、
   前記ダイオード回路、前記抵抗回路、前記遮断スイッチ回路をそれぞれ制御する電力制御回路を更に備えたことを特徴とする半導体集積回路装置。
3. 請求項１記載の半導体集積回路装置において、
   前記ダイオード回路は、並列に接続された複数のダイオード素子と、前記複数のダイオード素子を任意に選択するためのダイオード選択スイッチとを有することを特徴とする半導体集積回路装置。
4. 請求項１記載の半導体集積回路装置において、
   前記抵抗回路は、並列に接続された複数のＭＯＳ型スイッチを有することを特徴とする半導体集積回路装置。
5. 請求項１記載の半導体集積回路装置において、
   前記遮断スイッチ回路は、並列に接続された複数のＭＯＳ型スイッチを有することを特徴とする半導体集積回路装置。
6. 請求項１記載の半導体集積回路装置において、
   前記抵抗回路は、並列に接続された複数のＭＯＳ型スイッチを有し、
   前記遮断スイッチ回路は、並列に接続された複数のＭＯＳ型スイッチを有し、
   前記遮断スイッチ回路内の前記ＭＯＳ型スイッチの一部が、前記抵抗回路内の前記ＭＯＳ型スイッチを兼用することを特徴とする半導体集積回路装置。
7. 請求項２記載の半導体集積回路装置において、
   前記被制御回路の温度をモニタする温度センサ回路を更に備え、前記温度センサ回路の検出した温度に応じて、前記電力制御回路が前記ソース制御回路を制御することを特徴とする半導体集積回路装置。
8. 請求項１記載の半導体集積回路装置において、
   前記ソース線の電位に応じて前記ソース制御回路を制御するヒステリシス回路を更に備えたことを特徴とする半導体集積回路装置。
9. 請求項１記載の半導体集積回路装置において、
   前記ソース線の電位を所望の電圧へ制御するように前記ソース制御回路を制御するオペアンプ回路を更に備えたことを特徴とする半導体集積回路装置。
10. 請求項１記載の半導体集積回路装置において、
    前記被制御回路のデータ保持実力電圧に応じて前記ソース線の設定電位を決定することを特徴とする半導体集積回路装置。
11. 請求項３記載の半導体集積回路装置において、
    前記被制御回路のデバイスばらつきと、前記ソース制御回路のデバイスばらつきとに応じて、前記ダイオード素子の並列数を変更することを特徴とする半導体集積回路装置。
12. 請求項１１記載の半導体集積回路装置において、
    前記被制御回路が待機状態時、かつ前記ダイオード回路及び前記抵抗回路のうち少なくとも１つの構成が選択された状態で、前記ソース線の電位を測定し、前記測定の結果に基づいて前記デバイスばらつきを判断することを特徴とする半導体集積回路装置。
13. 請求項１記載の半導体集積回路装置において、
    前記被制御回路が通常動作時には前記遮断スイッチ回路を導通状態とし、待機状態時には、前記遮断スイッチ回路を非導通状態とし、更に前記ソース制御回路内の前記ダイオード回路と前記抵抗回路とのうちいずれか１つ以上をオン状態とし、前記ソース線の電位を前記電源線と前記接地線との間の所望の電位へ制御することを特徴とする半導体集積回路装置。
14. 請求項１３記載の半導体集積回路装置において、
    温度状態に応じて前記ダイオード回路内のダイオード素子の並列数、又は前記抵抗回路内のＭＯＳ型スイッチのオン状態とする並列数を変更して前記ソース線の電位を制御することを特徴とする半導体集積回路装置。
15. 請求項７記載の半導体集積回路装置を搭載した家電機器であって、
    前記温度センサ回路は当該半導体集積回路装置外に搭載され、制御されることを特徴とする家電機器。

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