JPH11306754A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH11306754A JPH11306754A JP10105117A JP10511798A JPH11306754A JP H11306754 A JPH11306754 A JP H11306754A JP 10105117 A JP10105117 A JP 10105117A JP 10511798 A JP10511798 A JP 10511798A JP H11306754 A JPH11306754 A JP H11306754A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 68
- 238000000034 method Methods 0.000 claims 1
- 230000004913 activation Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 7
- 230000007423 decrease Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
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- G—PHYSICS
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- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
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Abstract
(57)【要約】
【課題】 論理ゲート群の非活性化時にはサブスレッシ
ョルド電流を抑制し、かつ、論理ゲート群の活性化を高
速に実行することが可能な半導体集積回路を提供する。 【解決手段】 少なくとも１以上の論理回路１２１、１
２２、・・・、１２ｎにより形成される論理ゲート群４
１の給電線Ｌ１、Ｌ２、・・・、Ｌｎに、サブスレッシ
ョルド電流のカットオフ用のカットオフｐＭＯＳトラン
ジスタ１１、１２、・・・、１ｎが形成された半導体集
積回路において、これらカットオフｐＭＯＳトランジス
タ１１、１２、・・・、１ｎのそれぞれに並列に、ｐＭ
ＯＳトランジスタ２１、２２、・・・、２ｎを接続す
る。
ョルド電流を抑制し、かつ、論理ゲート群の活性化を高
速に実行することが可能な半導体集積回路を提供する。 【解決手段】 少なくとも１以上の論理回路１２１、１
２２、・・・、１２ｎにより形成される論理ゲート群４
１の給電線Ｌ１、Ｌ２、・・・、Ｌｎに、サブスレッシ
ョルド電流のカットオフ用のカットオフｐＭＯＳトラン
ジスタ１１、１２、・・・、１ｎが形成された半導体集
積回路において、これらカットオフｐＭＯＳトランジス
タ１１、１２、・・・、１ｎのそれぞれに並列に、ｐＭ
ＯＳトランジスタ２１、２２、・・・、２ｎを接続す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に、論理ゲート群の給電線、若しくは接地線
に、サブスレッショルド電流のカットオフ用トランジス
タが形成された半導体集積回路に関する。
関し、特に、論理ゲート群の給電線、若しくは接地線
に、サブスレッショルド電流のカットオフ用トランジス
タが形成された半導体集積回路に関する。
【０００２】
【従来の技術】従来の半導体集積回路では、半導体素子
の微細化に伴い、素子のオフ時のサブスレッショルド電
流が問題となっている。このサブスレッショルド電流
は、素子をオフした場合であっても流れてしまう電流で
あり、放置しておくと回路の誤作動等を招いてしまう。
の微細化に伴い、素子のオフ時のサブスレッショルド電
流が問題となっている。このサブスレッショルド電流
は、素子をオフした場合であっても流れてしまう電流で
あり、放置しておくと回路の誤作動等を招いてしまう。
【０００３】そこで、このサブスレッショルド電流によ
る問題点を解決するために、例えば、 IEEE J. Solid-S
tate Circuits, vol.28, no.11, p.1105, Nov, 1993 に
開示されているように、半導体素子に対する給電線に直
列に、サブスレッショルド電流カットオフ用のトランジ
スタを挿入することが提案されている。
る問題点を解決するために、例えば、 IEEE J. Solid-S
tate Circuits, vol.28, no.11, p.1105, Nov, 1993 に
開示されているように、半導体素子に対する給電線に直
列に、サブスレッショルド電流カットオフ用のトランジ
スタを挿入することが提案されている。
【０００４】ここで、上記サブスレッショルド電流カッ
トオフ用のトランジスタが挿入された従来の半導体集積
回路について、図５を参照して説明する。図５に、従来
のサブスレッショルド電流カットオフ用のトランジスタ
が挿入された半導体集積回路のブロック図を示す。
トオフ用のトランジスタが挿入された従来の半導体集積
回路について、図５を参照して説明する。図５に、従来
のサブスレッショルド電流カットオフ用のトランジスタ
が挿入された半導体集積回路のブロック図を示す。
【０００５】図５に示される半導体集積回路は、ＤＲＡ
Ｍの入力段のアドレス選択に用いられる半導体集積回路
であって、Ｄｅｃｏｄｅｒ５００と、サブスレッショル
ド電流カットオフ用のトランジスタ（以下、カットオフ
トランジスタとも言う。）５１１、カットオフトランジ
スタ５１２、・・・、カットオフトランジスタ５１ｎと
からなるｎ個のカットオフトランジスタと、論理回路に
より構成される論理ゲート群５２１とから構成されてい
る。
Ｍの入力段のアドレス選択に用いられる半導体集積回路
であって、Ｄｅｃｏｄｅｒ５００と、サブスレッショル
ド電流カットオフ用のトランジスタ（以下、カットオフ
トランジスタとも言う。）５１１、カットオフトランジ
スタ５１２、・・・、カットオフトランジスタ５１ｎと
からなるｎ個のカットオフトランジスタと、論理回路に
より構成される論理ゲート群５２１とから構成されてい
る。
【０００６】上記論理ゲート群５２１は、論理回路ブロ
ック５３１、論理回路ブロック５３２、・・・、論理回
路ブロック５３ｎとからなるｎ個の論理回路ブロックを
有し、それぞれの論理回路ブロックには、論理回路５４
１、５４２、・・・、５４ｎが少なくとも１以上形成さ
れている。
ック５３１、論理回路ブロック５３２、・・・、論理回
路ブロック５３ｎとからなるｎ個の論理回路ブロックを
有し、それぞれの論理回路ブロックには、論理回路５４
１、５４２、・・・、５４ｎが少なくとも１以上形成さ
れている。
【０００７】図５に示されるように、それぞれのカット
オフトランジスタ５１１、５１２、・・・、５１ｎは、
それぞれの論理回路ブロック５３１、５３２、・・・、
５３ｎの給電線Ｌ５０、Ｌ５１、・・・、Ｌ５ｎに直列
に接続されている。
オフトランジスタ５１１、５１２、・・・、５１ｎは、
それぞれの論理回路ブロック５３１、５３２、・・・、
５３ｎの給電線Ｌ５０、Ｌ５１、・・・、Ｌ５ｎに直列
に接続されている。
【０００８】また、それぞれのカットオフトランジスタ
５１１、５１２、・・・、５１ｎは、Ｄｅｃｏｄｅｒ５
００からの出力信号Φ１１、Φ１２、・・・、Φ１ｎに
より駆動状態にされる。
５１１、５１２、・・・、５１ｎは、Ｄｅｃｏｄｅｒ５
００からの出力信号Φ１１、Φ１２、・・・、Φ１ｎに
より駆動状態にされる。
【０００９】従って、図５に示される従来の半導体集積
回路においては、それぞれのカットオフトランジスタ５
１１、５１２、・・・、５１ｎがＯＮ状態にならなけれ
ばそれぞれの論理回路ブロック５３１、５３２、・・
・、５３ｎの給電線Ｌ５０、Ｌ５１、・・・、Ｌ５ｎに
電流が流れず、従って、サブスレッショルド電流による
被害を回避することができるとしている。
回路においては、それぞれのカットオフトランジスタ５
１１、５１２、・・・、５１ｎがＯＮ状態にならなけれ
ばそれぞれの論理回路ブロック５３１、５３２、・・
・、５３ｎの給電線Ｌ５０、Ｌ５１、・・・、Ｌ５ｎに
電流が流れず、従って、サブスレッショルド電流による
被害を回避することができるとしている。
【００１０】
【発明が解決しようとする課題】上述のように、従来の
半導体集積回路においては、カットオフトランジスタを
用いることによりサブスレッショルド電流による被害が
防げるとしている。
半導体集積回路においては、カットオフトランジスタを
用いることによりサブスレッショルド電流による被害が
防げるとしている。
【００１１】しかしながら、例えば図５に示される従来
の半導体集積回路においては、論理ゲート群５２１の給
電線Ｌ５０、Ｌ５１、・・・、Ｌ５ｎがサブスレッショ
ルドリーク電流で電圧降下する場合がある。
の半導体集積回路においては、論理ゲート群５２１の給
電線Ｌ５０、Ｌ５１、・・・、Ｌ５ｎがサブスレッショ
ルドリーク電流で電圧降下する場合がある。
【００１２】この場合、論理ゲート群５２１の内部の論
理回路５４１、５４２、・・・、５４ｎが動作するため
には、まずカットオフトランジスタ５１１、５２２、・
・・、５１ｎがオンして給電線Ｌ５０、Ｌ５１、・・
・、Ｌ５ｎが充電された後に動作することとなってしま
い、その結果、論理ゲート群５２１の活性化が遅くなる
という問題点を有している。
理回路５４１、５４２、・・・、５４ｎが動作するため
には、まずカットオフトランジスタ５１１、５２２、・
・・、５１ｎがオンして給電線Ｌ５０、Ｌ５１、・・
・、Ｌ５ｎが充電された後に動作することとなってしま
い、その結果、論理ゲート群５２１の活性化が遅くなる
という問題点を有している。
【００１３】本発明は上記事情に鑑みなされたもので、
論理ゲート群の非活性化時にはサブスレッショルド電流
を抑制し、かつ、論理ゲート群の活性化を高速に実行す
ることが可能な半導体集積回路を提供することを目的と
する。
論理ゲート群の非活性化時にはサブスレッショルド電流
を抑制し、かつ、論理ゲート群の活性化を高速に実行す
ることが可能な半導体集積回路を提供することを目的と
する。
【００１４】
【課題を解決するための手段】請求項１記載の発明は、
少なくとも１以上の論理回路により形成される論理ゲー
ト群の給電線に、第１のサブスレッショルド電流のカッ
トオフ用トランジスタが形成された半導体集積回路にお
いて、前記第１のサブスレッショルド電流のカットオフ
用トランジスタのそれぞれに並列に接続された第１のト
ランジスタを有することを特徴とする。
少なくとも１以上の論理回路により形成される論理ゲー
ト群の給電線に、第１のサブスレッショルド電流のカッ
トオフ用トランジスタが形成された半導体集積回路にお
いて、前記第１のサブスレッショルド電流のカットオフ
用トランジスタのそれぞれに並列に接続された第１のト
ランジスタを有することを特徴とする。
【００１５】請求項２記載の発明は、請求項１記載の発
明において、前記並列に接続された第１のトランジスタ
が、前記半導体集積回路に入力するアドレス信号により
導通状態を変化させることを特徴とする。
明において、前記並列に接続された第１のトランジスタ
が、前記半導体集積回路に入力するアドレス信号により
導通状態を変化させることを特徴とする。
【００１６】請求項３記載の発明は、請求項１又は２に
記載の発明において、前記並列に接続された第１のトラ
ンジスタが導通状態になることにより、前記論理ゲート
群と前記第１のサブスレッショルド電流のカットオフ用
トランジスタとの接続点の電位を上昇させることを特徴
とする。
記載の発明において、前記並列に接続された第１のトラ
ンジスタが導通状態になることにより、前記論理ゲート
群と前記第１のサブスレッショルド電流のカットオフ用
トランジスタとの接続点の電位を上昇させることを特徴
とする。
【００１７】請求項４記載の発明は、請求項１から３の
いずれかに記載の発明において、前記論理回路が、ＮＯ
Ｔ、及びＮＡＮＤのうちの少なくともいずれか１つを用
いて構成されることを特徴とする。
いずれかに記載の発明において、前記論理回路が、ＮＯ
Ｔ、及びＮＡＮＤのうちの少なくともいずれか１つを用
いて構成されることを特徴とする。
【００１８】請求項５記載の発明は、請求項１から４の
いずれかに記載の発明において、前記並列に接続された
第１のトランジスタが、ｐ型ＭＯＳトランジスタである
ことを特徴とする。
いずれかに記載の発明において、前記並列に接続された
第１のトランジスタが、ｐ型ＭＯＳトランジスタである
ことを特徴とする。
【００１９】請求項６記載の発明は、請求項１から５の
いずれかに記載の発明において、前記論理ゲート群の接
地線に、第２のサブスレッショルド電流のカットオフ用
トランジスタが形成され、該第２のサブスレッショルド
電流のカットオフ用トランジスタのそれぞれに、並列に
接続された第２のトランジスタを有することを特徴とす
る。
いずれかに記載の発明において、前記論理ゲート群の接
地線に、第２のサブスレッショルド電流のカットオフ用
トランジスタが形成され、該第２のサブスレッショルド
電流のカットオフ用トランジスタのそれぞれに、並列に
接続された第２のトランジスタを有することを特徴とす
る。
【００２０】請求項７記載の発明は、請求項６記載の発
明において、前記第２のトランジスタが、駆動力の小さ
いトランジスタであることを特徴とする。
明において、前記第２のトランジスタが、駆動力の小さ
いトランジスタであることを特徴とする。
【００２１】請求項８記載の発明は、請求項６又は７に
記載の発明において、前記並列に接続された第２のトラ
ンジスタが、前記半導体集積回路に入力したアドレス信
号により導通状態を変化させることを特徴とする。
記載の発明において、前記並列に接続された第２のトラ
ンジスタが、前記半導体集積回路に入力したアドレス信
号により導通状態を変化させることを特徴とする。
【００２２】請求項９記載の発明は、請求項６から８の
いずれかに記載の発明において、前記並列に接続された
第２のトランジスタが導通状態になることにより、前記
論理ゲート群と前記第２のサブスレッショルド電流のカ
ットオフ用トランジスタとの接続点の電位を低下させる
ことを特徴とする。
いずれかに記載の発明において、前記並列に接続された
第２のトランジスタが導通状態になることにより、前記
論理ゲート群と前記第２のサブスレッショルド電流のカ
ットオフ用トランジスタとの接続点の電位を低下させる
ことを特徴とする。
【００２３】請求項１０記載の発明は、請求項６から９
のいずれかに記載の発明において、前記並列に接続され
た第２のトランジスタが、ｎ型ＭＯＳトランジスタであ
ることを特徴とする。
のいずれかに記載の発明において、前記並列に接続され
た第２のトランジスタが、ｎ型ＭＯＳトランジスタであ
ることを特徴とする。
【００２４】請求項１１記載の発明は、請求項１から１
０のいずれかに記載の発明において、前記第１のトラン
ジスタが、駆動力の小さいトランジスタであることを特
徴とする。
０のいずれかに記載の発明において、前記第１のトラン
ジスタが、駆動力の小さいトランジスタであることを特
徴とする。
【００２５】請求項１２記載の発明は、少なくとも１以
上の論理回路により形成される論理ゲート群の接地線
に、第２のサブスレッショルド電流のカットオフ用トラ
ンジスタが形成された半導体集積回路において、前記第
２のサブスレッショルド電流のカットオフ用トランジス
タのそれぞれに並列に接続された第２のトランジスタを
有することを特徴とする。
上の論理回路により形成される論理ゲート群の接地線
に、第２のサブスレッショルド電流のカットオフ用トラ
ンジスタが形成された半導体集積回路において、前記第
２のサブスレッショルド電流のカットオフ用トランジス
タのそれぞれに並列に接続された第２のトランジスタを
有することを特徴とする。
【００２６】請求項１３記載の発明は、請求項１２記載
の発明において、前記並列に接続された第２のトランジ
スタが、前記半導体集積回路に入力するアドレス信号に
より導通状態を変化させることを特徴とする。
の発明において、前記並列に接続された第２のトランジ
スタが、前記半導体集積回路に入力するアドレス信号に
より導通状態を変化させることを特徴とする。
【００２７】請求項１４記載の発明は、請求項１２又は
１３に記載の発明において、前記並列に接続された第２
のトランジスタが導通状態になることにより、前記論理
ゲート群と前記第２のサブスレッショルド電流のカット
オフ用トランジスタとの接続点の電位を低下させること
を特徴とする。
１３に記載の発明において、前記並列に接続された第２
のトランジスタが導通状態になることにより、前記論理
ゲート群と前記第２のサブスレッショルド電流のカット
オフ用トランジスタとの接続点の電位を低下させること
を特徴とする。
【００２８】請求項１５記載の発明は、請求項１２から
１４のいずれかに記載の発明において、前記論理回路
が、ＮＯＴ、及びＮＡＮＤのうちの少なくともいずれか
１つを用いて構成されることを特徴とする。
１４のいずれかに記載の発明において、前記論理回路
が、ＮＯＴ、及びＮＡＮＤのうちの少なくともいずれか
１つを用いて構成されることを特徴とする。
【００２９】請求項１６記載の発明は、請求項１２から
１５のいずれかに記載の発明において、前記並列に接続
された第２のトランジスタが、ｎ型ＭＯＳトランジスタ
であることを特徴とする。
１５のいずれかに記載の発明において、前記並列に接続
された第２のトランジスタが、ｎ型ＭＯＳトランジスタ
であることを特徴とする。
【００３０】請求項１７記載の発明は、請求項１２から
１６のいずれかに記載の発明において、前記第２のトラ
ンジスタが、駆動力の小さいトランジスタであることを
特徴とする。
１６のいずれかに記載の発明において、前記第２のトラ
ンジスタが、駆動力の小さいトランジスタであることを
特徴とする。
【００３１】次に、本発明の作用について説明する。本
発明は、論理ゲート群の給電線、若しくは接地線に直列
に挿入したサブスレッショルド電流カットオフ用トラン
ジスタと並列に、動作時にサブスレッショルド電流の電
圧降下分を補い、若しくはサブスレッショルド電流を放
電するための小トランジスタを付加したことを特徴とす
るものである。
発明は、論理ゲート群の給電線、若しくは接地線に直列
に挿入したサブスレッショルド電流カットオフ用トラン
ジスタと並列に、動作時にサブスレッショルド電流の電
圧降下分を補い、若しくはサブスレッショルド電流を放
電するための小トランジスタを付加したことを特徴とす
るものである。
【００３２】次に、本発明の作用について、図１を参照
して説明する。図１に、本発明に係る半導体集積回路の
第１の実施形態のブロック図を示す。
して説明する。図１に、本発明に係る半導体集積回路の
第１の実施形態のブロック図を示す。
【００３３】図１に示されるように、本発明は、半導体
集積回路における論理ゲート群４１の給電線Ｌ１、Ｌ
２、・・・、Ｌｎに直列に挿入したサブスレッショルド
電流のカットオフ用のカットオフｐＭＯＳトランジスタ
１１、１２、・・・、１ｎと並列に、小トランジスタで
あるｐＭＯＳトランジスタ２１、２２、・・・、２ｎを
設けたことを特徴としている。
集積回路における論理ゲート群４１の給電線Ｌ１、Ｌ
２、・・・、Ｌｎに直列に挿入したサブスレッショルド
電流のカットオフ用のカットオフｐＭＯＳトランジスタ
１１、１２、・・・、１ｎと並列に、小トランジスタで
あるｐＭＯＳトランジスタ２１、２２、・・・、２ｎを
設けたことを特徴としている。
【００３４】図１に示される半導体集積回路は、ダイナ
ミックメモリ（ＤＲＡＭ）のワード線の選択回路として
の論理ゲート群４１に適用される半導体集積回路であ
る。従って、論理ゲート群４１には、図示しないチップ
が接続されている。論理ゲート群４１の給電線Ｌ１、Ｌ
２、・・・、Ｌｎに直列に挿入された電流カットオフ用
のカットオフｐＭＯＳトランジスタ１１、１２、・・
・、１ｎに対し、それぞれに並列に小トランジスタであ
るｐＭＯＳトランジスタ２１、２２、・・・、２ｎを設
けている。
ミックメモリ（ＤＲＡＭ）のワード線の選択回路として
の論理ゲート群４１に適用される半導体集積回路であ
る。従って、論理ゲート群４１には、図示しないチップ
が接続されている。論理ゲート群４１の給電線Ｌ１、Ｌ
２、・・・、Ｌｎに直列に挿入された電流カットオフ用
のカットオフｐＭＯＳトランジスタ１１、１２、・・
・、１ｎに対し、それぞれに並列に小トランジスタであ
るｐＭＯＳトランジスタ２１、２２、・・・、２ｎを設
けている。
【００３５】このｐＭＯＳトランジスタ２１、２２、・
・・、２ｎは、論理ゲート群４１の接続先のチップ動作
が開始される際に、あらかじめノードＡを充電するとい
う動作を実行する。
・・、２ｎは、論理ゲート群４１の接続先のチップ動作
が開始される際に、あらかじめノードＡを充電するとい
う動作を実行する。
【００３６】従って、論理ゲート群４１のサブスレッシ
ョルドリーク電流により、チップ待機時にノードＡの電
位が低下した場合、チップの活性化に先立ってノードＡ
が充電されるため、論理ゲート群４１の活性化を高速に
実行することができる。
ョルドリーク電流により、チップ待機時にノードＡの電
位が低下した場合、チップの活性化に先立ってノードＡ
が充電されるため、論理ゲート群４１の活性化を高速に
実行することができる。
【００３７】
【発明の実施の形態】次に、本発明に係る半導体集積回
路の実施形態について、図面を参照して詳細に説明す
る。図１に、本発明に係る半導体集積回路の第１の実施
形態のブロック図を示す。
路の実施形態について、図面を参照して詳細に説明す
る。図１に、本発明に係る半導体集積回路の第１の実施
形態のブロック図を示す。
【００３８】図１に示されるように、この半導体集積回
路の第１の実施形態は、少なくとも１以上の論理回路に
より構成される論理ゲート群４１と、この論理ゲート群
４１のｎ本（ｎ：任意の正の整数。以下同じ。）の給電
線Ｌ１、Ｌ２、・・・、Ｌｎに直列に接続され、一端が
電源に接続され他端が論理ゲート群４１に接続されたｎ
個のカットオフｐＭＯＳトランジスタ１１、１２、・・
・、１ｎと、これらのカットオフｐＭＯＳトランジスタ
１１、１２、・・・、１ｎのゲートを駆動するための信
号Φ１、Φ２、・・・、Φｎを出力するＤｅｃｏｄｅｒ
１００と、カットオフｐＭＯＳトランジスタ１１、１
２、・・・、１ｎのそれぞれに並列に接続され、一端が
電源に接続され他端が論理ゲート群４１に接続されたｎ
個のｐＭＯＳトランジスタ２１、２２、・・・、２ｎと
から構成されている。また、論理ゲート群４１には、図
示しないチップが接続されている。
路の第１の実施形態は、少なくとも１以上の論理回路に
より構成される論理ゲート群４１と、この論理ゲート群
４１のｎ本（ｎ：任意の正の整数。以下同じ。）の給電
線Ｌ１、Ｌ２、・・・、Ｌｎに直列に接続され、一端が
電源に接続され他端が論理ゲート群４１に接続されたｎ
個のカットオフｐＭＯＳトランジスタ１１、１２、・・
・、１ｎと、これらのカットオフｐＭＯＳトランジスタ
１１、１２、・・・、１ｎのゲートを駆動するための信
号Φ１、Φ２、・・・、Φｎを出力するＤｅｃｏｄｅｒ
１００と、カットオフｐＭＯＳトランジスタ１１、１
２、・・・、１ｎのそれぞれに並列に接続され、一端が
電源に接続され他端が論理ゲート群４１に接続されたｎ
個のｐＭＯＳトランジスタ２１、２２、・・・、２ｎと
から構成されている。また、論理ゲート群４１には、図
示しないチップが接続されている。
【００３９】上記ｎ個のカットオフｐＭＯＳトランジス
タ１１、１２、・・・、１ｎは、論理ゲート群４１にお
けるサブスレッショルド電流をカットオフするためのト
ランジスタである。
タ１１、１２、・・・、１ｎは、論理ゲート群４１にお
けるサブスレッショルド電流をカットオフするためのト
ランジスタである。
【００４０】また、上記論理ゲート群４１は、それぞれ
の給電線Ｌ１、Ｌ２、・・・、Ｌｎに対応する論理回路
ブロック１０１、１０２、・・・、１０ｎを有してお
り、これら論理回路ブロック１０１、１０２、・・・、
１０ｎのそれぞれは少なくとも１以上の論理回路１２
１、１２２、・・・、１２ｎを有している。
の給電線Ｌ１、Ｌ２、・・・、Ｌｎに対応する論理回路
ブロック１０１、１０２、・・・、１０ｎを有してお
り、これら論理回路ブロック１０１、１０２、・・・、
１０ｎのそれぞれは少なくとも１以上の論理回路１２
１、１２２、・・・、１２ｎを有している。
【００４１】上記論理回路１２１、１２２、・・・、１
２ｎは、例えばＮＯＴやＮＡＮＤ等から構成される。
２ｎは、例えばＮＯＴやＮＡＮＤ等から構成される。
【００４２】次に、図１に示される本発明に係る半導体
集積回路の構成についてさらに詳細に説明する。図１に
示される半導体集積回路は、論理ゲート群４１の給電線
Ｌ１、Ｌ２、・・・、Ｌｎと直列に、サブスレッショル
ド電流カットオフ用のカットオフｐＭＯＳトランジスタ
１１、１２、・・・、１ｎを有している。
集積回路の構成についてさらに詳細に説明する。図１に
示される半導体集積回路は、論理ゲート群４１の給電線
Ｌ１、Ｌ２、・・・、Ｌｎと直列に、サブスレッショル
ド電流カットオフ用のカットオフｐＭＯＳトランジスタ
１１、１２、・・・、１ｎを有している。
【００４３】さらに、これらカットオフｐＭＯＳトラン
ジスタ１１、１２、・・・、１ｎと並列に、ｐＭＯＳト
ランジスタ２１、２２、・・・、２ｎが接続されてい
る。
ジスタ１１、１２、・・・、１ｎと並列に、ｐＭＯＳト
ランジスタ２１、２２、・・・、２ｎが接続されてい
る。
【００４４】これらｐＭＯＳトランジスタ２１、２２、
・・・、２ｎは、サブスレッショルド電流による電圧低
下分を補う小トランジスタである。
・・・、２ｎは、サブスレッショルド電流による電圧低
下分を補う小トランジスタである。
【００４５】次に、図１に示される半導体集積回路の第
１の実施形態の動作について説明する。まず、図１に示
される論理ゲート群４１から出力がなされない場合、即
ち、論理ゲート群４１に接続されているチップ（不図
示）の動作待機の場合には、論理ゲート群４１、及びカ
ットオフｐＭＯＳトランジスタ１１、１２、・・・、１
ｎ、及びｐＭＯＳトランジスタ２１、２２、・・・、２
ｎはすべてオフしている。
１の実施形態の動作について説明する。まず、図１に示
される論理ゲート群４１から出力がなされない場合、即
ち、論理ゲート群４１に接続されているチップ（不図
示）の動作待機の場合には、論理ゲート群４１、及びカ
ットオフｐＭＯＳトランジスタ１１、１２、・・・、１
ｎ、及びｐＭＯＳトランジスタ２１、２２、・・・、２
ｎはすべてオフしている。
【００４６】しかし、この際、論理ゲート群４１のサブ
スレッショルド電流によりノードＡの電位が低下する場
合がある。このノードＡとは、論理ゲート群４１とカッ
トオフｐＭＯＳトランジスタ１１、１２、・・・、１ｎ
との接続点である。
スレッショルド電流によりノードＡの電位が低下する場
合がある。このノードＡとは、論理ゲート群４１とカッ
トオフｐＭＯＳトランジスタ１１、１２、・・・、１ｎ
との接続点である。
【００４７】このような状態において、論理ゲート群４
１に接続されたチップ（不図示）の動作が開始される場
合について説明する。
１に接続されたチップ（不図示）の動作が開始される場
合について説明する。
【００４８】このような状態において、論理ゲート群４
１に接続されたチップ（不図示）の動作が開始される
と、まず、図１に示されるｐＭＯＳトランジスタ２１、
２２、・・・、２ｎ（駆動力小）がオンになり、ノード
Ａがあらかじめ充電される。即ち、ノードＡの電位が予
め上昇される。
１に接続されたチップ（不図示）の動作が開始される
と、まず、図１に示されるｐＭＯＳトランジスタ２１、
２２、・・・、２ｎ（駆動力小）がオンになり、ノード
Ａがあらかじめ充電される。即ち、ノードＡの電位が予
め上昇される。
【００４９】そのため、その後、Ｄｅｃｏｄｅｒ（デコ
ーダ）１００により選択された、サブスレッショルド電
流カットオフ用のカットオフｐＭＯＳトランジスタ１
１、１２、・・・、１ｎ（駆動力大）がオンした場合、
選択された論理回路ブロック１０１、１０２、・・・、
１０ｎの任意の論理回路は速やかに活性化される。
ーダ）１００により選択された、サブスレッショルド電
流カットオフ用のカットオフｐＭＯＳトランジスタ１
１、１２、・・・、１ｎ（駆動力大）がオンした場合、
選択された論理回路ブロック１０１、１０２、・・・、
１０ｎの任意の論理回路は速やかに活性化される。
【００５０】ここで、図１に示されるｐＭＯＳトランジ
スタ２１、２２、・・・、２ｎは、ノードＡを充電する
ためだけに作用するため、駆動力の小さいものが用いら
れるのが好ましい。一方、カットオフｐＭＯＳトランジ
スタ１１、１２、・・・、１ｎは、論理ゲート群４１を
駆動するために、駆動力の大きいものであることが好ま
しい。
スタ２１、２２、・・・、２ｎは、ノードＡを充電する
ためだけに作用するため、駆動力の小さいものが用いら
れるのが好ましい。一方、カットオフｐＭＯＳトランジ
スタ１１、１２、・・・、１ｎは、論理ゲート群４１を
駆動するために、駆動力の大きいものであることが好ま
しい。
【００５１】次に、図１に示される半導体集積回路の第
１の実施形態の動作について、図１、及び図２を参照し
て説明する。図２に、図１に示される半導体集積回路の
第１の実施形態の動作のタイミングチャートを示す。
１の実施形態の動作について、図１、及び図２を参照し
て説明する。図２に、図１に示される半導体集積回路の
第１の実施形態の動作のタイミングチャートを示す。
【００５２】また、図２に示されるタイミングチャート
には、アドレス信号であるＲＡＳ、ｐＭＯＳトランジス
タ２１、２２、・・・、２ｎのゲートに入力する信号で
あるΦ、ノードＡの電位、カットオフｐＭＯＳトランジ
スタ２１のゲートに入力するＤｅｃｏｄｅｒ１００から
出力された信号Φ１、論理回路ブロック１０１の入力信
号１０１ｉｎ、論理回路ブロック１０１の出力信号１０
１ｏｕｔのタイミングチャートが示されている。
には、アドレス信号であるＲＡＳ、ｐＭＯＳトランジス
タ２１、２２、・・・、２ｎのゲートに入力する信号で
あるΦ、ノードＡの電位、カットオフｐＭＯＳトランジ
スタ２１のゲートに入力するＤｅｃｏｄｅｒ１００から
出力された信号Φ１、論理回路ブロック１０１の入力信
号１０１ｉｎ、論理回路ブロック１０１の出力信号１０
１ｏｕｔのタイミングチャートが示されている。
【００５３】まず、図２にも示されるように、図１に示
される論理ゲート群４１に接続されるチップ（不図示）
待機時には、カットオフｐＭＯＳトランジスタ１１、１
２、・・・、１ｎのゲートに入力するΦ１、Φ２、・・
・、Φｎ、及びｐＭＯＳトランジスタ２１、２２、・・
・、２ｎのゲートに入力するΦは、ハイレベルであり、
論理ゲート群４１、カットオフｐＭＯＳトランジスタ１
１、１２、・・・、１ｎ、及びｐＭＯＳトランジスタ２
１、２２、・・・、２ｎはすべてオフしている。
される論理ゲート群４１に接続されるチップ（不図示）
待機時には、カットオフｐＭＯＳトランジスタ１１、１
２、・・・、１ｎのゲートに入力するΦ１、Φ２、・・
・、Φｎ、及びｐＭＯＳトランジスタ２１、２２、・・
・、２ｎのゲートに入力するΦは、ハイレベルであり、
論理ゲート群４１、カットオフｐＭＯＳトランジスタ１
１、１２、・・・、１ｎ、及びｐＭＯＳトランジスタ２
１、２２、・・・、２ｎはすべてオフしている。
【００５４】しかし、論理ゲート群４１のサブスレッシ
ョルド電流によりノードＡの電位が低下する場合があ
る。この場合、図２に示されるように、ＲＡＳがローに
なり、論理ゲート群４１に接続されたチップ（不図示）
の動作が開始されると、まずΦにより、ｐＭＯＳトラン
ジスタ２１、２２、・・・、２ｎ（駆動力小）がオンに
なり、ノードＡがあらかじめ充電される（ノードＡの電
位が上昇する）ことになる。
ョルド電流によりノードＡの電位が低下する場合があ
る。この場合、図２に示されるように、ＲＡＳがローに
なり、論理ゲート群４１に接続されたチップ（不図示）
の動作が開始されると、まずΦにより、ｐＭＯＳトラン
ジスタ２１、２２、・・・、２ｎ（駆動力小）がオンに
なり、ノードＡがあらかじめ充電される（ノードＡの電
位が上昇する）ことになる。
【００５５】そのため、その後、図２に示されるよう
に、Ｄｅｃｏｄｅｒ（デコーダ）１００により選択され
た信号であるΦ１、Φ２、・・・、Φｎがローになるこ
とによって（図２ではΦ１を例示）、サブスレッショル
ド電流カットオフ用のトランジスタである、カットオフ
ｐＭＯＳトランジスタ１１、１２、・・・、１ｎ（駆動
力大）がオンし、選択された論理ゲート群４１の任意の
論理回路は速やかに活性化されることとなる。
に、Ｄｅｃｏｄｅｒ（デコーダ）１００により選択され
た信号であるΦ１、Φ２、・・・、Φｎがローになるこ
とによって（図２ではΦ１を例示）、サブスレッショル
ド電流カットオフ用のトランジスタである、カットオフ
ｐＭＯＳトランジスタ１１、１２、・・・、１ｎ（駆動
力大）がオンし、選択された論理ゲート群４１の任意の
論理回路は速やかに活性化されることとなる。
【００５６】従って、図１に示される本発明に係る半導
体集積回路の第１の実施形態においては、論理ゲート群
４１のサブスレッショルド電流によりノードＡの電位が
低下していた場合であっても、チップの動作に先立っ
て、ｐＭＯＳトランジスタ２１、２２、・・・、２ｎを
オンさせているため、ノードＡを充電（電位を上昇）さ
せることができ、その後の動作を迅速に行うことができ
る。
体集積回路の第１の実施形態においては、論理ゲート群
４１のサブスレッショルド電流によりノードＡの電位が
低下していた場合であっても、チップの動作に先立っ
て、ｐＭＯＳトランジスタ２１、２２、・・・、２ｎを
オンさせているため、ノードＡを充電（電位を上昇）さ
せることができ、その後の動作を迅速に行うことができ
る。
【００５７】次に、本発明に係る半導体集積回路の第２
の実施形態について、図面を参照して説明する。図３
に、本発明に係る半導体集積回路の第２の実施形態のブ
ロック図を示す。ただし、図３において、図１と同様の
部材には同じ番号を付す。
の実施形態について、図面を参照して説明する。図３
に、本発明に係る半導体集積回路の第２の実施形態のブ
ロック図を示す。ただし、図３において、図１と同様の
部材には同じ番号を付す。
【００５８】図３に示されるように、この本発明に係る
半導体集積回路の第２の実施形態は、論理ゲート群４１
の給電線Ｌ１、Ｌ２、・・・、Ｌｎのみならず、論理ゲ
ート群４１のｎ本の接地線Ｓ１、Ｓ２、・・・、Ｓｎに
も、一端が接地され、他端が論理ゲート群４１に接続さ
れたサブスレッショルド電流をカットオフするためのト
ランジスタを接続している構成である。
半導体集積回路の第２の実施形態は、論理ゲート群４１
の給電線Ｌ１、Ｌ２、・・・、Ｌｎのみならず、論理ゲ
ート群４１のｎ本の接地線Ｓ１、Ｓ２、・・・、Ｓｎに
も、一端が接地され、他端が論理ゲート群４１に接続さ
れたサブスレッショルド電流をカットオフするためのト
ランジスタを接続している構成である。
【００５９】この場合であっても、図３に示されるよう
に、それぞれのサブスレッショルド電流のカットオフ用
のトランジスタであるカットオフｎＭＯＳトランジスタ
３８１、３８２、・・・、３８ｎのそれぞれに並列に、
一端が接地され、他端が論理ゲート群４１に接続された
ｎＭＯＳトランジスタ３７１、３７２、・・・、３７ｎ
が接続されて構成されている。
に、それぞれのサブスレッショルド電流のカットオフ用
のトランジスタであるカットオフｎＭＯＳトランジスタ
３８１、３８２、・・・、３８ｎのそれぞれに並列に、
一端が接地され、他端が論理ゲート群４１に接続された
ｎＭＯＳトランジスタ３７１、３７２、・・・、３７ｎ
が接続されて構成されている。
【００６０】また、論理ゲート群４１は、図３に示され
るように、ｎ個の論理回路ブロック１０１、１０２、・
・・、１０ｎにより構成され、それぞれの論理回路ブロ
ックには、少なくとも１以上の論理回路３２１、３２
２、・・・、３２ｎが接続されている。
るように、ｎ個の論理回路ブロック１０１、１０２、・
・・、１０ｎにより構成され、それぞれの論理回路ブロ
ックには、少なくとも１以上の論理回路３２１、３２
２、・・・、３２ｎが接続されている。
【００６１】上記論理回路３２１、３２２、・・・、３
２ｎのそれぞれは、図３に示されるように、例えば、Ｎ
ＡＮＤ３５１、ＮＯＴ３６１により構成されている。
２ｎのそれぞれは、図３に示されるように、例えば、Ｎ
ＡＮＤ３５１、ＮＯＴ３６１により構成されている。
【００６２】また、それぞれのカットオフｎＭＯＳトラ
ンジスタ３８１、３８２、・・・、３８ｎに入力する信
号Φ１’、Φ２’、・・・、Φｎ’は、Ｄｅｃｏｄｅｒ
１００から出力された信号Φ１、Φ２、・・・、Φｎ
が、ＮＯＴ（インバータ）３６５により反転された信号
である。
ンジスタ３８１、３８２、・・・、３８ｎに入力する信
号Φ１’、Φ２’、・・・、Φｎ’は、Ｄｅｃｏｄｅｒ
１００から出力された信号Φ１、Φ２、・・・、Φｎ
が、ＮＯＴ（インバータ）３６５により反転された信号
である。
【００６３】次に、図３に示される本発明に係る半導体
集積回路の第２の実施形態の動作について、図３、及び
図４を参照して説明する。図４に、図３に示される本発
明に係る半導体集積回路の第２の実施形態の動作のタイ
ミングチャートを示す。ここで、この第２の実施形態の
構成は上記第１の実施形態と同様の部分もあるが、特
に、接地電源にもサブスレッショルドリーク電流カット
オフ用トランジスタを用いていることがその要旨となっ
ている。
集積回路の第２の実施形態の動作について、図３、及び
図４を参照して説明する。図４に、図３に示される本発
明に係る半導体集積回路の第２の実施形態の動作のタイ
ミングチャートを示す。ここで、この第２の実施形態の
構成は上記第１の実施形態と同様の部分もあるが、特
に、接地電源にもサブスレッショルドリーク電流カット
オフ用トランジスタを用いていることがその要旨となっ
ている。
【００６４】また、図４に示されるタイミングチャート
には、アドレス信号であるＲＡＳ、ｐＭＯＳトランジス
タ２１、２２、・・・、２ｎのゲートに入力する信号
Φ、ｎＭＯＳトランジスタ３７１、３７２、・・・、３
７ｎのゲートに入力する信号Φ’、ノードＡの電位、ノ
ードＢの電位、カットオフｐＭＯＳトランジスタ１１の
ゲートに入力するＤｅｃｏｄｅｒ１００から出力される
信号Φ１、カットオフｎＭＯＳトランジスタ３８１のゲ
ートに入力するＤｅｃｏｄｅｒ１００から出力される信
号の反転信号Φ１’、論理ゲート群４１の入力信号１０
１ｉｎ、及び論理ゲート群４１の出力信号１０１ｏｕｔ
とが示されている。
には、アドレス信号であるＲＡＳ、ｐＭＯＳトランジス
タ２１、２２、・・・、２ｎのゲートに入力する信号
Φ、ｎＭＯＳトランジスタ３７１、３７２、・・・、３
７ｎのゲートに入力する信号Φ’、ノードＡの電位、ノ
ードＢの電位、カットオフｐＭＯＳトランジスタ１１の
ゲートに入力するＤｅｃｏｄｅｒ１００から出力される
信号Φ１、カットオフｎＭＯＳトランジスタ３８１のゲ
ートに入力するＤｅｃｏｄｅｒ１００から出力される信
号の反転信号Φ１’、論理ゲート群４１の入力信号１０
１ｉｎ、及び論理ゲート群４１の出力信号１０１ｏｕｔ
とが示されている。
【００６５】次に、図４に示されるタイミングチャート
を用いて、図３に示される半導体集積回路の第２の実施
形態の動作について説明する。まず、論理ゲート群４１
に接続されているチップ（不図示）の動作の待機時に
は，論理ゲート群４１、カットオフｐＭＯＳトランジス
タ１１、１２、・・・、１ｎ、ｐＭＯＳトランジスタ２
１、２２、・・・、２ｎ、及び、カットオフｎＭＯＳト
ランジスタ３８１、３８２、・・・、３８ｎ、ｎＭＯＳ
トランジスタ３７１、３７２、・・・、３７ｎ、等はす
べてオフしている。
を用いて、図３に示される半導体集積回路の第２の実施
形態の動作について説明する。まず、論理ゲート群４１
に接続されているチップ（不図示）の動作の待機時に
は，論理ゲート群４１、カットオフｐＭＯＳトランジス
タ１１、１２、・・・、１ｎ、ｐＭＯＳトランジスタ２
１、２２、・・・、２ｎ、及び、カットオフｎＭＯＳト
ランジスタ３８１、３８２、・・・、３８ｎ、ｎＭＯＳ
トランジスタ３７１、３７２、・・・、３７ｎ、等はす
べてオフしている。
【００６６】しかし、前述のように、論理ゲート群４１
のサブスレッショルド電流によりノードＡの電圧低下や
ノードＢの電圧上昇の生ずる場合がある。ここで、ノー
ドＢとは、論理ゲート群４１と、カットオフｎＭＯＳト
ランジスタ３８１、３８２、・・・、３８ｎとの接続点
である。
のサブスレッショルド電流によりノードＡの電圧低下や
ノードＢの電圧上昇の生ずる場合がある。ここで、ノー
ドＢとは、論理ゲート群４１と、カットオフｎＭＯＳト
ランジスタ３８１、３８２、・・・、３８ｎとの接続点
である。
【００６７】そして、図４に示されるように、ノードＡ
の電圧低下やノードＢの電圧上昇が発生している場合、
ＲＡＳがローになり動作が開始されると、まずΦ、及び
Φ’により、ｐＭＯＳトランジスタ２１、２２、・・
・、２ｎ（駆動力小）、及びｎＭＯＳトランジスタ３７
１、３７２、・・・、３７ｎ（駆動力小）がオンにな
る。
の電圧低下やノードＢの電圧上昇が発生している場合、
ＲＡＳがローになり動作が開始されると、まずΦ、及び
Φ’により、ｐＭＯＳトランジスタ２１、２２、・・
・、２ｎ（駆動力小）、及びｎＭＯＳトランジスタ３７
１、３７２、・・・、３７ｎ（駆動力小）がオンにな
る。
【００６８】そして、ノードＡの充電（電位の上昇）、
及びノードＢの放電（電位の低下）が、チップの動作に
先立ってあらかじめ行われることになる。
及びノードＢの放電（電位の低下）が、チップの動作に
先立ってあらかじめ行われることになる。
【００６９】そのため、その後、Ｄｅｃｏｄｅｒ（デコ
ーダ）１００により選択された、Φ１、Φ２、・・・、
Φｎがローになることによって（図４では、Φ１に対応
するもののみを例示）、サブスレッショルド電流カット
オフ用のカットオフｐＭＯＳトランジスタ１１、１２、
・・・、１ｎ（駆動力大）、及び、カットオフｎＭＯＳ
トランジスタ３８１、３８２、・・・、３８ｎ（駆動力
大）がオンし、選択された論理ゲート群４１の任意の論
理回路は速やかに活性化される。
ーダ）１００により選択された、Φ１、Φ２、・・・、
Φｎがローになることによって（図４では、Φ１に対応
するもののみを例示）、サブスレッショルド電流カット
オフ用のカットオフｐＭＯＳトランジスタ１１、１２、
・・・、１ｎ（駆動力大）、及び、カットオフｎＭＯＳ
トランジスタ３８１、３８２、・・・、３８ｎ（駆動力
大）がオンし、選択された論理ゲート群４１の任意の論
理回路は速やかに活性化される。
【００７０】従って、図３に示される本発明に係る半導
体集積回路の第２の実施形態においても、図１に示され
る本発明に係る半導体集積回路の第１の実施形態と同様
の効果を得ることができると共に、論理ゲート群４１の
接地線に直列に接続されたサブスレッショルド電流のカ
ットオフ用のトランジスタであるカットオフｎＭＯＳト
ランジスタ３８１、３８２、・・・、３８ｎに並列にｎ
ＭＯＳトランジスタ３７１、３７２、・・・、３７ｎを
接続しているため、チップを動作させる場合にその動作
開始に先立ってノードＢの電位を低下させることができ
るので、論理ゲート群４１の活性化をさらに迅速に行う
ことができる。
体集積回路の第２の実施形態においても、図１に示され
る本発明に係る半導体集積回路の第１の実施形態と同様
の効果を得ることができると共に、論理ゲート群４１の
接地線に直列に接続されたサブスレッショルド電流のカ
ットオフ用のトランジスタであるカットオフｎＭＯＳト
ランジスタ３８１、３８２、・・・、３８ｎに並列にｎ
ＭＯＳトランジスタ３７１、３７２、・・・、３７ｎを
接続しているため、チップを動作させる場合にその動作
開始に先立ってノードＢの電位を低下させることができ
るので、論理ゲート群４１の活性化をさらに迅速に行う
ことができる。
【００７１】ここで、上記第１の実施形態の説明におい
ては、論理ゲート群４１の給電線に直列に接続されたカ
ットオフｐＭＯＳトランジスタ１１、１２、・・・、１
ｎに並列にｐＭＯＳトランジスタ２１、２２、・・・、
２ｎを接続した場合を説明し、上記第２の実施形態にお
いては、論理ゲート群４１の給電線に直列に接続された
カットオフｐＭＯＳトランジスタ１１、１２、・・・、
１ｎに並列にｐＭＯＳトランジスタ２１、２２、・・
・、２ｎを接続すると共に、論理ゲート群４１の接地線
に直列に接続されたカットオフｎＭＯＳトランジスタ３
８１、３８２、・・・、３８ｎに並列にｎＭＯＳトラン
ジスタ３７１、３７２、・・・、３７ｎを接続した場合
を説明したが、本発明はこのような実施形態に限定され
るものではなく、その要旨を変更しない範囲において種
々の変形実施が可能である。
ては、論理ゲート群４１の給電線に直列に接続されたカ
ットオフｐＭＯＳトランジスタ１１、１２、・・・、１
ｎに並列にｐＭＯＳトランジスタ２１、２２、・・・、
２ｎを接続した場合を説明し、上記第２の実施形態にお
いては、論理ゲート群４１の給電線に直列に接続された
カットオフｐＭＯＳトランジスタ１１、１２、・・・、
１ｎに並列にｐＭＯＳトランジスタ２１、２２、・・
・、２ｎを接続すると共に、論理ゲート群４１の接地線
に直列に接続されたカットオフｎＭＯＳトランジスタ３
８１、３８２、・・・、３８ｎに並列にｎＭＯＳトラン
ジスタ３７１、３７２、・・・、３７ｎを接続した場合
を説明したが、本発明はこのような実施形態に限定され
るものではなく、その要旨を変更しない範囲において種
々の変形実施が可能である。
【００７２】例えば、上記第２の実施形態のように、論
理ゲート群４１の給電線、及び接地線の双方にトランジ
スタを設けるのではなく、論理ゲート群４１の接地線に
トランジスタを設けるようにしても良い。即ち、論理ゲ
ート群４１の接地線に直列に接続されたカットオフｎＭ
ＯＳトランジスタにのみに並列に、ｎＭＯＳトランジス
タを接続するような実施形態であっても良い。
理ゲート群４１の給電線、及び接地線の双方にトランジ
スタを設けるのではなく、論理ゲート群４１の接地線に
トランジスタを設けるようにしても良い。即ち、論理ゲ
ート群４１の接地線に直列に接続されたカットオフｎＭ
ＯＳトランジスタにのみに並列に、ｎＭＯＳトランジス
タを接続するような実施形態であっても良い。
【００７３】また、上記第１の実施形態、及び第２の実
施形態において具備される論理ゲート群４１を構成する
論理回路は、ＮＯＴやＮＡＮＤの他にもＮＯＲ、ＡＮ
Ｄ、ＯＲ等を適宜組み合わせて構成されていても良い。
施形態において具備される論理ゲート群４１を構成する
論理回路は、ＮＯＴやＮＡＮＤの他にもＮＯＲ、ＡＮ
Ｄ、ＯＲ等を適宜組み合わせて構成されていても良い。
【００７４】また、上記第１の実施形態の説明、及び、
第２の実施形態の説明においては、ｐＭＯＳトランジス
タ２１、２２、・・・、２ｎ、及びｎＭＯＳトランジス
タ３７１、３７２、・・・、３７ｎのゲートに入力する
信号Φ、Φ’としては特に限定はしなかったが、Φとし
て、アドレス信号ＲＡＳを直接用い、Φ’としてこのア
ドレス信号ＲＡＳの反転信号を用いても良い。さらに、
その逆、即ち、Φとして、アドレス信号ＲＡＳの反転信
号を用い、Φ’としてアドレス信号ＲＡＳを直接用いて
も良い。この場合、ｐＭＯＳトランジスタ２１、２２、
・・・、２ｎ、及びｎＭＯＳトランジスタ３７１、３７
２、・・・、３７ｎのオンするタイミングがさらに迅速
になり、論理ゲート群４１の活性化をさらに迅速に行う
ことができる。
第２の実施形態の説明においては、ｐＭＯＳトランジス
タ２１、２２、・・・、２ｎ、及びｎＭＯＳトランジス
タ３７１、３７２、・・・、３７ｎのゲートに入力する
信号Φ、Φ’としては特に限定はしなかったが、Φとし
て、アドレス信号ＲＡＳを直接用い、Φ’としてこのア
ドレス信号ＲＡＳの反転信号を用いても良い。さらに、
その逆、即ち、Φとして、アドレス信号ＲＡＳの反転信
号を用い、Φ’としてアドレス信号ＲＡＳを直接用いて
も良い。この場合、ｐＭＯＳトランジスタ２１、２２、
・・・、２ｎ、及びｎＭＯＳトランジスタ３７１、３７
２、・・・、３７ｎのオンするタイミングがさらに迅速
になり、論理ゲート群４１の活性化をさらに迅速に行う
ことができる。
【００７５】さらに、本発明は、ダイナミックメモリ
（ＤＲＡＭ）のワード線の選択回路としての論理ゲート
群に適用される場合に限定されるものではなく、その他
種々の回路に適用可能である。
（ＤＲＡＭ）のワード線の選択回路としての論理ゲート
群に適用される場合に限定されるものではなく、その他
種々の回路に適用可能である。
【００７６】
【発明の効果】以上の説明から明らかなように、本発明
によれば、サブスレッショルドリーク電流により電圧降
下したノード、若しくは電圧上昇したノードを、チップ
活性化に先立って、予め充電、若しくは放電して、その
電位を低下、若しくは上昇させるための第１のトランジ
スタ、若しくは第２のトランジスタを付加しているの
で、ノードを給電線として用いる論理ゲート群、若しく
はノードを接地線として用いる論理ゲート群の活性化を
高速に実行することが可能な半導体集積回路を提供する
ことができる。
によれば、サブスレッショルドリーク電流により電圧降
下したノード、若しくは電圧上昇したノードを、チップ
活性化に先立って、予め充電、若しくは放電して、その
電位を低下、若しくは上昇させるための第１のトランジ
スタ、若しくは第２のトランジスタを付加しているの
で、ノードを給電線として用いる論理ゲート群、若しく
はノードを接地線として用いる論理ゲート群の活性化を
高速に実行することが可能な半導体集積回路を提供する
ことができる。
【図１】本発明に係る半導体集積回路の第１の実施形態
のブロック図である。
のブロック図である。
【図２】図１に示される半導体集積回路の動作を示すタ
イミングチャートである。
イミングチャートである。
【図３】本発明に係る半導体集積回路の第２の実施形態
のブロック図である。
のブロック図である。
【図４】図３に示される半導体集積回路の動作を示すタ
イミングチャートである。
イミングチャートである。
【図５】従来の半導体集積回路のブロック図である。
１１，１２，１ｎ カットオフｐＭＯＳトランジスタ ２１，２２，２ｎ ｐＭＯＳトランジスタ ４１ 論理ゲート群 １００ Ｄｅｃｏｄｅｒ １０１，１０２，１０ｎ 論理回路ブロック １２１，１２２，１２ｎ 論理回路 Ｌ１，Ｌ２，Ｌｎ 給電線 ３２１，３２２，３２ｎ 論理回路 ３５１ ＮＡＮＤ ３６１ ＮＯＴ ３６５ ＮＯＴ（インバータ） ３７１，３７２，３７ｎ ｎＭＯＳトランジスタ ３８１，３８２，３８ｎ カットオフｎＭＯＳトランジ
スタ Ｓ１，Ｓ２，Ｓｎ 接地線 Ａ，Ｂ ノード
スタ Ｓ１，Ｓ２，Ｓｎ 接地線 Ａ，Ｂ ノード
Claims (17)
- 【請求項１】 少なくとも１以上の論理回路により形成
される論理ゲート群の給電線に、第１のサブスレッショ
ルド電流のカットオフ用トランジスタが形成された半導
体集積回路において、 前記第１のサブスレッショルド電流のカットオフ用トラ
ンジスタのそれぞれに並列に接続された第１のトランジ
スタを有することを特徴とする半導体集積回路。 - 【請求項２】 前記並列に接続された第１のトランジス
タが、 前記半導体集積回路に入力するアドレス信号により導通
状態を変化させることを特徴とする請求項１記載の半導
体集積回路。 - 【請求項３】 前記並列に接続された第１のトランジス
タが導通状態になることにより、 前記論理ゲート群と前記第１のサブスレッショルド電流
のカットオフ用トランジスタとの接続点の電位を上昇さ
せることを特徴とする請求項１又は２に記載の半導体集
積回路。 - 【請求項４】 前記論理回路が、 ＮＯＴ、及びＮＡＮＤのうちの少なくともいずれか１つ
を用いて構成されることを特徴とする請求項１から３の
いずれかに記載の半導体集積回路。 - 【請求項５】 前記並列に接続された第１のトランジス
タが、 ｐ型ＭＯＳトランジスタであることを特徴とする請求項
１から４のいずれかに記載の半導体集積回路。 - 【請求項６】 前記論理ゲート群の接地線に、第２のサ
ブスレッショルド電流のカットオフ用トランジスタが形
成され、 該第２のサブスレッショルド電流のカットオフ用トラン
ジスタのそれぞれに、並列に接続された第２のトランジ
スタを有することを特徴とする請求項１から５のいずれ
かに記載の半導体集積回路。 - 【請求項７】 前記第２のトランジスタが、 駆動力の小さいトランジスタであることを特徴とする請
求項６記載の半導体集積回路。 - 【請求項８】 前記並列に接続された第２のトランジス
タが、 前記半導体集積回路に入力したアドレス信号により導通
状態を変化させることを特徴とする請求項６又は７に記
載の半導体集積回路。 - 【請求項９】 前記並列に接続された第２のトランジス
タが導通状態になることにより、 前記論理ゲート群と前記第２のサブスレッショルド電流
のカットオフ用トランジスタとの接続点の電位を低下さ
せることを特徴とする請求項６から８のいずれかに記載
の半導体集積回路。 - 【請求項１０】 前記並列に接続された第２のトランジ
スタが、 ｎ型ＭＯＳトランジスタであることを特徴とする請求項
６から９のいずれかに記載の半導体集積回路。 - 【請求項１１】 前記第１のトランジスタが、 駆動力の小さいトランジスタであることを特徴とする請
求項１から１０のいずれかに記載の半導体集積回路。 - 【請求項１２】 少なくとも１以上の論理回路により形
成される論理ゲート群の接地線に、第２のサブスレッシ
ョルド電流のカットオフ用トランジスタが形成された半
導体集積回路において、 前記第２のサブスレッショルド電流のカットオフ用トラ
ンジスタのそれぞれに並列に接続された第２のトランジ
スタを有することを特徴とする半導体集積回路。 - 【請求項１３】 前記並列に接続された第２のトランジ
スタが、 前記半導体集積回路に入力するアドレス信号により導通
状態を変化させることを特徴とする請求項１２記載の半
導体集積回路。 - 【請求項１４】 前記並列に接続された第２のトランジ
スタが導通状態になることにより、 前記論理ゲート群と前記第２のサブスレッショルド電流
のカットオフ用トランジスタとの接続点の電位を低下さ
せることを特徴とする請求項１２又は１３に記載の半導
体集積回路。 - 【請求項１５】 前記論理回路が、 ＮＯＴ、及びＮＡＮＤのうちの少なくともいずれか１つ
を用いて構成されることを特徴とする請求項１２から１
４のいずれかに記載の半導体集積回路。 - 【請求項１６】 前記並列に接続された第２のトランジ
スタが、 ｎ型ＭＯＳトランジスタであることを特徴とする請求項
１２から１５のいずれかに記載の半導体集積回路。 - 【請求項１７】 前記第２のトランジスタが、 駆動力の小さいトランジスタであることを特徴とする請
求項１２から１６のいずれかに記載の半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10105117A JPH11306754A (ja) | 1998-04-15 | 1998-04-15 | 半導体集積回路 |
| US09/288,090 US6337580B2 (en) | 1998-04-15 | 1999-04-08 | Semiconductor integrated circuit having transistors for cutting-off subthreshold current |
| KR1019990013172A KR100336255B1 (ko) | 1998-04-15 | 1999-04-14 | 부 문턱 전류 컷-오프용 트랜지스터를 갖는 반도체 집적회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10105117A JPH11306754A (ja) | 1998-04-15 | 1998-04-15 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11306754A true JPH11306754A (ja) | 1999-11-05 |
Family
ID=14398890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10105117A Pending JPH11306754A (ja) | 1998-04-15 | 1998-04-15 | 半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6337580B2 (ja) |
| JP (1) | JPH11306754A (ja) |
| KR (1) | KR100336255B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6900478B2 (en) | 2001-11-22 | 2005-05-31 | Fujitsu Limited | Multi-threshold MIS integrated circuit device and circuit design method thereof |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7902654B2 (en) * | 2006-05-10 | 2011-03-08 | Qualcomm Incorporated | System and method of silicon switched power delivery using a package |
| US7812582B2 (en) | 2006-09-14 | 2010-10-12 | Qualcomm Incorporated | System and method of power distribution control of an integrated circuit |
| WO2007133899A1 (en) * | 2006-05-10 | 2007-11-22 | Qualcomm Incorporated | System and method of power distribution control of an integrated circuit |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3112047B2 (ja) | 1991-11-08 | 2000-11-27 | 株式会社日立製作所 | 半導体集積回路 |
| US5583457A (en) * | 1992-04-14 | 1996-12-10 | Hitachi, Ltd. | Semiconductor integrated circuit device having power reduction mechanism |
| JP3725911B2 (ja) * | 1994-06-02 | 2005-12-14 | 株式会社ルネサステクノロジ | 半導体装置 |
| JP3645593B2 (ja) | 1994-09-09 | 2005-05-11 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| JP3561012B2 (ja) * | 1994-11-07 | 2004-09-02 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
-
1998
- 1998-04-15 JP JP10105117A patent/JPH11306754A/ja active Pending
-
1999
- 1999-04-08 US US09/288,090 patent/US6337580B2/en not_active Expired - Fee Related
- 1999-04-14 KR KR1019990013172A patent/KR100336255B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6900478B2 (en) | 2001-11-22 | 2005-05-31 | Fujitsu Limited | Multi-threshold MIS integrated circuit device and circuit design method thereof |
| US7443224B2 (en) | 2001-11-22 | 2008-10-28 | Fujitsu Limited | Multi-threshold MIS integrated circuit device and circuit design method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| US20010026169A1 (en) | 2001-10-04 |
| KR100336255B1 (ko) | 2002-05-09 |
| US6337580B2 (en) | 2002-01-08 |
| KR19990083194A (ko) | 1999-11-25 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010417 |