JP2894096B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にＭＯＳトランジスタにより構成され、機能切替用の
ボンディング・オプション判定回路として用いられる半
導体集積回路に関する。
特にＭＯＳトランジスタにより構成され、機能切替用の
ボンディング・オプション判定回路として用いられる半
導体集積回路に関する。
【０００２】
【従来の技術】一般に、汎用のダイナミックＲＡＭは、
その使用目的に応じて、ファースト・ページ品、ニブル
品およびスタティック・カラム品等の機能の異なる幾つ
かの品種に分類されている。更に近年においては、全メ
モリセルをリフレッシュするために必要なサイクル数で
幾つかの品種に分けるなど、その品種数は更に増大する
傾向にある。そこで、市場の需要動向に応じて、必要な
品種を必要な数だけ短期間に供給できるように、一種類
のチップを組立工程のワイヤーボンディングの仕方によ
りその機能の切替えることにより、何種類もの品種に分
けるというボンディング・オプションによる方法が行わ
れている。
その使用目的に応じて、ファースト・ページ品、ニブル
品およびスタティック・カラム品等の機能の異なる幾つ
かの品種に分類されている。更に近年においては、全メ
モリセルをリフレッシュするために必要なサイクル数で
幾つかの品種に分けるなど、その品種数は更に増大する
傾向にある。そこで、市場の需要動向に応じて、必要な
品種を必要な数だけ短期間に供給できるように、一種類
のチップを組立工程のワイヤーボンディングの仕方によ
りその機能の切替えることにより、何種類もの品種に分
けるというボンディング・オプションによる方法が行わ
れている。
【０００３】このように従来のボンディング・オプショ
ンにより機能切替えを行うオプション判定回路として利
用される半導体集積回路は、図７に示されるように、外
部電源電圧ＶEXに対応して、ＮＭＯＳトランジスタ１９
〜２３と、ＰＭＯＳトランジスタ２４および２５とによ
り構成されている。以下に、低消費電力化ならびに微細
化されたトランジスタを保護するために、外部電源に対
して、オンチップされた内部降圧回路を使用して内部電
源を生成し、この内部電源により内部回路を動作させる
場合の動作について、図７の回路図および図８、９の電
源投入時におけるタイミングチャートを参照して説明す
る。
ンにより機能切替えを行うオプション判定回路として利
用される半導体集積回路は、図７に示されるように、外
部電源電圧ＶEXに対応して、ＮＭＯＳトランジスタ１９
〜２３と、ＰＭＯＳトランジスタ２４および２５とによ
り構成されている。以下に、低消費電力化ならびに微細
化されたトランジスタを保護するために、外部電源に対
して、オンチップされた内部降圧回路を使用して内部電
源を生成し、この内部電源により内部回路を動作させる
場合の動作について、図７の回路図および図８、９の電
源投入時におけるタイミングチャートを参照して説明す
る。
【０００４】まず、図８を参照して、ボンディング・オ
ンプション・パッド（図示されない）からの信号１０１
が入力されず、ボンディングされない場合においては、
電源投入後に、外部電源電圧ＶEXが接地電位からＶCC1
の電圧レベルまで上昇してゆく時に、当該外部電源電圧
ＶEXがＶT （ＮＭＯＳトランジスタ２１〜２５とＰＭＯ
Ｓトランジスタ２６、２７のしきい値電圧が同一である
ものとし、これをＶTとする）のレベル以上になると、
ＰＭＯＳトランジスタ２６がＯＮ状態となり、これによ
り節点Ｎ9 の電位は、外部電源電圧ＶEXと同一レベルで
上昇してゆく。信号１０１は、最初はフローティング状
態にあるが、外部電源電圧ＶEXが前記しきい値電圧ＶT
のレベル以上になると、ＮＭＯＳトランジスタ２１およ
び２２により接地電位に固定される。この場合、ＮＭＯ
Ｓトランジスタ２１および２２が直列に接続されている
のは、信号１０１がＶEXボンディングされた時点に、信
号１０１と接地電位間において、ＯＮ−ＯＦＦ電流が流
れた時に基板に流れる電流を少なくするためであり、Ｎ
ＭＯＳトランジスタ２１および２２は、共にその時のＯ
Ｎ−ＯＦＦ電流量を少なくするために、電流能力は極力
低減されている。接点Ｎ9 の電位がしきい値電圧ＶT の
レベル以上になると、ＮＭＯＳトランジスタ２１および
２２に比較して電流能力の高いＮＭＯＳトランジスタ２
３がＯＮ状態となり、これにより、信号１０１は、更に
接地電位に固定される。従って、外部電源電圧ＶEXが外
部電源電圧ＶCC1 のレベルに到達しても、ボンディング
・オプション判定結果信号１０２は、依然として接地電
位レベルのままの状態となっており、ボンディング・オ
プション判定結果信号１０２が接地電位の時に設定され
た動作モードにおいて、内部回路は動作する。この時点
における内部電源電圧ＶINは、外部電源電圧ＶEXに対し
て少し遅延して上昇してゆき、内部降圧回路により設定
された内部電源電圧ＶCC2 に到達して停止する。次に、
図９において、信号１０１が外部電源電圧ＶEXにボンデ
ィングされている場合には、電源投入後において、外部
電源電圧ＶEXが上昇してゆき、これに伴ない信号１０１
も上昇してゆく。この時に、ＮＭＯＳトランジスタ２１
および２２は、前述のように電流能力が低下されている
ために、信号１０１は外部電源電圧ＶEXと略同一レベル
で上昇してゆく。この外部電源電圧ＶEXがＶT レベル以
上に上昇すると、節点Ｎ9 の電位は接地電位に固定され
る状態となるために、ＰＭＯＳトランジスタ２７がＯＮ
状態となり、これによりボンディング・オプション判定
結果信号１０２が上昇してゆき、外部電源電圧ＶEXと同
一電位レベルとなる。その後、外部電源電圧ＶEXが当該
外部電源電圧レベルに到達すると、ボンディング・オプ
ション判定結果信号１０２も外部電源電圧ＶCC1 のレベ
ルに等しくなる。この時点においては、節点Ｎ9 の電位
レベルは接地電位レベルのままの状態にあるため、ＮＭ
ＯＳトランジスタ２３はＯＦＦ状態のままである。そし
て、内部電源電圧ＶCC2 は前述したのと同様に変化し、
ボンディング・オプション判定結果信号１０２が外部電
源電圧ＶCC1 のレベルの時に設定された動作モードにお
いて内部回路は動作する。
ンプション・パッド（図示されない）からの信号１０１
が入力されず、ボンディングされない場合においては、
電源投入後に、外部電源電圧ＶEXが接地電位からＶCC1
の電圧レベルまで上昇してゆく時に、当該外部電源電圧
ＶEXがＶT （ＮＭＯＳトランジスタ２１〜２５とＰＭＯ
Ｓトランジスタ２６、２７のしきい値電圧が同一である
ものとし、これをＶTとする）のレベル以上になると、
ＰＭＯＳトランジスタ２６がＯＮ状態となり、これによ
り節点Ｎ9 の電位は、外部電源電圧ＶEXと同一レベルで
上昇してゆく。信号１０１は、最初はフローティング状
態にあるが、外部電源電圧ＶEXが前記しきい値電圧ＶT
のレベル以上になると、ＮＭＯＳトランジスタ２１およ
び２２により接地電位に固定される。この場合、ＮＭＯ
Ｓトランジスタ２１および２２が直列に接続されている
のは、信号１０１がＶEXボンディングされた時点に、信
号１０１と接地電位間において、ＯＮ−ＯＦＦ電流が流
れた時に基板に流れる電流を少なくするためであり、Ｎ
ＭＯＳトランジスタ２１および２２は、共にその時のＯ
Ｎ−ＯＦＦ電流量を少なくするために、電流能力は極力
低減されている。接点Ｎ9 の電位がしきい値電圧ＶT の
レベル以上になると、ＮＭＯＳトランジスタ２１および
２２に比較して電流能力の高いＮＭＯＳトランジスタ２
３がＯＮ状態となり、これにより、信号１０１は、更に
接地電位に固定される。従って、外部電源電圧ＶEXが外
部電源電圧ＶCC1 のレベルに到達しても、ボンディング
・オプション判定結果信号１０２は、依然として接地電
位レベルのままの状態となっており、ボンディング・オ
プション判定結果信号１０２が接地電位の時に設定され
た動作モードにおいて、内部回路は動作する。この時点
における内部電源電圧ＶINは、外部電源電圧ＶEXに対し
て少し遅延して上昇してゆき、内部降圧回路により設定
された内部電源電圧ＶCC2 に到達して停止する。次に、
図９において、信号１０１が外部電源電圧ＶEXにボンデ
ィングされている場合には、電源投入後において、外部
電源電圧ＶEXが上昇してゆき、これに伴ない信号１０１
も上昇してゆく。この時に、ＮＭＯＳトランジスタ２１
および２２は、前述のように電流能力が低下されている
ために、信号１０１は外部電源電圧ＶEXと略同一レベル
で上昇してゆく。この外部電源電圧ＶEXがＶT レベル以
上に上昇すると、節点Ｎ9 の電位は接地電位に固定され
る状態となるために、ＰＭＯＳトランジスタ２７がＯＮ
状態となり、これによりボンディング・オプション判定
結果信号１０２が上昇してゆき、外部電源電圧ＶEXと同
一電位レベルとなる。その後、外部電源電圧ＶEXが当該
外部電源電圧レベルに到達すると、ボンディング・オプ
ション判定結果信号１０２も外部電源電圧ＶCC1 のレベ
ルに等しくなる。この時点においては、節点Ｎ9 の電位
レベルは接地電位レベルのままの状態にあるため、ＮＭ
ＯＳトランジスタ２３はＯＦＦ状態のままである。そし
て、内部電源電圧ＶCC2 は前述したのと同様に変化し、
ボンディング・オプション判定結果信号１０２が外部電
源電圧ＶCC1 のレベルの時に設定された動作モードにお
いて内部回路は動作する。
【０００５】
【発明が解決しようとする課題】上述した従来の半導体
集積回路におけるボンディング・オプション判定回路に
おいては、当該ボンディング・オプション判定回路が外
部電源により動作するように構成されているために、信
号１０１がボンディングされた時には、ＮＭＯＳトラン
ジスタ２１および２２を通じて流れる電流量が、外部電
源電圧ＶEXのレベルの上昇に伴なって増大するという問
題があり、内部電源回路により内部電源電圧ＶINのレベ
ルを抑制しても、これらのＮＭＯＳトランジスタ２１お
よび２２に流れる消費電流量は更に増大し、特に、ボン
ディング・オプション判定回路の台数を増す場合には、
その台数分だけ消費電流が増大するために、動作時以外
において多大の待機的消費電流が無為に流れるという欠
点がある。
集積回路におけるボンディング・オプション判定回路に
おいては、当該ボンディング・オプション判定回路が外
部電源により動作するように構成されているために、信
号１０１がボンディングされた時には、ＮＭＯＳトラン
ジスタ２１および２２を通じて流れる電流量が、外部電
源電圧ＶEXのレベルの上昇に伴なって増大するという問
題があり、内部電源回路により内部電源電圧ＶINのレベ
ルを抑制しても、これらのＮＭＯＳトランジスタ２１お
よび２２に流れる消費電流量は更に増大し、特に、ボン
ディング・オプション判定回路の台数を増す場合には、
その台数分だけ消費電流が増大するために、動作時以外
において多大の待機的消費電流が無為に流れるという欠
点がある。
【０００６】
【課題を解決するための手段】第１の発明の半導体集積
回路は、所定の内部降圧回路を備え、内部電源電圧を生
成して稼働する半導体集積回路において、ドレインが所
定のボンディング・オプション・パッドからの信号線に
接続され、ゲートが内部電源電圧が接続されて、ソース
が節点Ｎ1 に接続される第１のＮＭＯＳトランジスタ
と、ドレインが前記第１のＮＭＯＳトランジスタのソー
スに接続され、ゲートが前記内部電源電圧に接続され
て、ソースが節点Ｎ2 に接続される第２のＮＭＯＳトラ
ンジスタと、ドレインが前記第２のＮＭＯＳトランジス
タのソースに接続され、ゲートが前記内部電源電圧に接
続されて、ソースが接地電位に接続される第３のＮＭＯ
Ｓトランジスタと、ドレインが節点Ｎ1 に接続され、ゲ
ートが節点Ｎ4 に接続されて、ソースが接地電位に接続
される第４のＮＭＯＳトランジスタと、ドレインおよび
ゲートが前記内部電源電圧に接続され、ソースが節点Ｎ
3 に接続される第５のＮＭＯＳトランジスタと、ソース
が前記第５のＮＭＯＳトランジスタのソースに接続さ
れ、ゲートが節点Ｎ1 に接続されて、ドレインが節点Ｎ
4 に接続される第１のＰＭＯＳトランジスタと、ドレイ
ンが前記第１のＰＭＯＳトランジスタのドレインに接続
され、ゲートが節点Ｎ1 に接続されて、ソースが接地電
位に接続される第６のＮＭＯＳトランジスタと、ソース
が前記内部電源電圧に接続され、ゲートが出力端に接続
されて、ドレインが節点Ｎ4 に接続される第２のＰＭＯ
Ｓトランジスタと、ソースが前記内部電源電圧に接続さ
れ、ゲートが節点Ｎ4 に接続されて、ドレインが前記出
力端に接続される第３のＰＭＯＳトランジスタと、ドレ
インが前記第３のＰＭＯＳトランジスタのドレインに接
続され、ゲートが節点Ｎ4 に接続されて、ソースが接地
電位に接続される第７のＮＭＯＳトランジスタとをボン
ディング・オプション判定回路として備えて構成され
る。
回路は、所定の内部降圧回路を備え、内部電源電圧を生
成して稼働する半導体集積回路において、ドレインが所
定のボンディング・オプション・パッドからの信号線に
接続され、ゲートが内部電源電圧が接続されて、ソース
が節点Ｎ1 に接続される第１のＮＭＯＳトランジスタ
と、ドレインが前記第１のＮＭＯＳトランジスタのソー
スに接続され、ゲートが前記内部電源電圧に接続され
て、ソースが節点Ｎ2 に接続される第２のＮＭＯＳトラ
ンジスタと、ドレインが前記第２のＮＭＯＳトランジス
タのソースに接続され、ゲートが前記内部電源電圧に接
続されて、ソースが接地電位に接続される第３のＮＭＯ
Ｓトランジスタと、ドレインが節点Ｎ1 に接続され、ゲ
ートが節点Ｎ4 に接続されて、ソースが接地電位に接続
される第４のＮＭＯＳトランジスタと、ドレインおよび
ゲートが前記内部電源電圧に接続され、ソースが節点Ｎ
3 に接続される第５のＮＭＯＳトランジスタと、ソース
が前記第５のＮＭＯＳトランジスタのソースに接続さ
れ、ゲートが節点Ｎ1 に接続されて、ドレインが節点Ｎ
4 に接続される第１のＰＭＯＳトランジスタと、ドレイ
ンが前記第１のＰＭＯＳトランジスタのドレインに接続
され、ゲートが節点Ｎ1 に接続されて、ソースが接地電
位に接続される第６のＮＭＯＳトランジスタと、ソース
が前記内部電源電圧に接続され、ゲートが出力端に接続
されて、ドレインが節点Ｎ4 に接続される第２のＰＭＯ
Ｓトランジスタと、ソースが前記内部電源電圧に接続さ
れ、ゲートが節点Ｎ4 に接続されて、ドレインが前記出
力端に接続される第３のＰＭＯＳトランジスタと、ドレ
インが前記第３のＰＭＯＳトランジスタのドレインに接
続され、ゲートが節点Ｎ4 に接続されて、ソースが接地
電位に接続される第７のＮＭＯＳトランジスタとをボン
ディング・オプション判定回路として備えて構成され
る。
【０００７】また、第２の発明の半導体集積回路は、所
定の内部降圧回路を備え、内部電源電圧を生成して稼働
する半導体集積回路において、ドレインが所定のボンデ
ィング・オプション・パッドからの信号線に接続され、
ゲートが内部電源電圧が接続されて、ソースが節点Ｎ5
に接続される第１のＮＭＯＳトランジスタと、ドレイン
が前記第１のＮＭＯＳトランジスタのソースに接続さ
れ、ゲートが前記内部電源電圧に接続されて、ソースが
節点Ｎ6 に接続される第２のＮＭＯＳトランジスタと、
ドレインが前記第２のＮＭＯＳトランジスタのソースに
接続され、ゲートが前記内部電源電圧に接続されて、ソ
ースが接地電位に接続される第３のＮＭＯＳトランジス
タと、ドレインが前記節点Ｎ5 に接続され、ゲートが節
点Ｎ8 に接続されて、ソースが接地電位に接続される第
４のＮＭＯＳトランジスタと、ソースが前記内部電源電
圧に接続され、ゲートが節点Ｎ8 に接続されて、ドレイ
ンが節点Ｎ7 に接続される第１のＰＭＯＳトランジスタ
と、ソースが前記第１のＰＭＯＳトランジスタのドレイ
ンに接続され、ゲートが所定のパワーオン信号の入力端
子に接続されて、ドレインが節点Ｎ5 に接続される第２
のＰＭＯＳトランジスタと、ソースが前記内部電源電圧
に接続され、ゲートが節点Ｎ5 に接続されて、ドレイン
が節点Ｎ8 に接続される第３のＰＭＯＳトランジスタ
と、ドレインが前記第３のＰＭＯＳトランジスタのドレ
インに接続され、ゲートが節点Ｎ5 に接続されて、ソー
スが接地電位に接続される第５のＮＭＯＳトランジスタ
と、ソースが前記内部電源電圧に接続され、ゲートが節
点Ｎ8 に接続されて、ドレインが前記出力端に接続され
る第４のＰＭＯＳトランジスタと、ドレインが前記第４
のＰＭＯＳトランジスタのドレインに接続され、ゲート
が節点Ｎ8 に接続されて、ソースが接地電位に接続され
る第６のＮＭＯＳトランジスタとをボンディング・オプ
ション判定回路として備えて構成される。
定の内部降圧回路を備え、内部電源電圧を生成して稼働
する半導体集積回路において、ドレインが所定のボンデ
ィング・オプション・パッドからの信号線に接続され、
ゲートが内部電源電圧が接続されて、ソースが節点Ｎ5
に接続される第１のＮＭＯＳトランジスタと、ドレイン
が前記第１のＮＭＯＳトランジスタのソースに接続さ
れ、ゲートが前記内部電源電圧に接続されて、ソースが
節点Ｎ6 に接続される第２のＮＭＯＳトランジスタと、
ドレインが前記第２のＮＭＯＳトランジスタのソースに
接続され、ゲートが前記内部電源電圧に接続されて、ソ
ースが接地電位に接続される第３のＮＭＯＳトランジス
タと、ドレインが前記節点Ｎ5 に接続され、ゲートが節
点Ｎ8 に接続されて、ソースが接地電位に接続される第
４のＮＭＯＳトランジスタと、ソースが前記内部電源電
圧に接続され、ゲートが節点Ｎ8 に接続されて、ドレイ
ンが節点Ｎ7 に接続される第１のＰＭＯＳトランジスタ
と、ソースが前記第１のＰＭＯＳトランジスタのドレイ
ンに接続され、ゲートが所定のパワーオン信号の入力端
子に接続されて、ドレインが節点Ｎ5 に接続される第２
のＰＭＯＳトランジスタと、ソースが前記内部電源電圧
に接続され、ゲートが節点Ｎ5 に接続されて、ドレイン
が節点Ｎ8 に接続される第３のＰＭＯＳトランジスタ
と、ドレインが前記第３のＰＭＯＳトランジスタのドレ
インに接続され、ゲートが節点Ｎ5 に接続されて、ソー
スが接地電位に接続される第５のＮＭＯＳトランジスタ
と、ソースが前記内部電源電圧に接続され、ゲートが節
点Ｎ8 に接続されて、ドレインが前記出力端に接続され
る第４のＰＭＯＳトランジスタと、ドレインが前記第４
のＰＭＯＳトランジスタのドレインに接続され、ゲート
が節点Ｎ8 に接続されて、ソースが接地電位に接続され
る第６のＮＭＯＳトランジスタとをボンディング・オプ
ション判定回路として備えて構成される。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例は、外部
電源電圧ＶEXに対応して、ＮＭＯＳトランジスタ１〜７
と、ＰＭＯＳトランジスタ８〜１０とにより構成されて
いる。
ク図である。図１に示されるように、本実施例は、外部
電源電圧ＶEXに対応して、ＮＭＯＳトランジスタ１〜７
と、ＰＭＯＳトランジスタ８〜１０とにより構成されて
いる。
【００１０】次に、本実施例の動作について、図１の回
路図および図２、３の電源投入時におけるタイミングチ
ャートを参照して説明する。
路図および図２、３の電源投入時におけるタイミングチ
ャートを参照して説明する。
【００１１】まず、図２を参照して、ボンディング・オ
ンプション・パッドからの信号１０１が入力されずにボ
ンディングされない場合においては、電源投入後に、暫
らくして内部降圧回路が作動し、内部電源電圧ＶINが接
地電位から上昇してゆき、しきい値電圧ＶT 以上になる
と、ＰＭＯＳトランジスタ１０はＯＮ状態となり、ボン
ディング・オプション判定結果信号１０２が上昇し始め
る。また、節点Ｎ3 の電位が上昇し始めて、節点Ｎ3 の
電位がＶT レベル以上になると、ＰＭＯＳトランジスタ
８がＯＮ状態となり、節点Ｎ4 の電位が上昇し始める。
これにより、ＮＭＯＳトンラジスタ７がＯＮ状態とな
り、ＰＭＯＳトランジスタ１０がＯＦＦに近い状態とな
るので、ボンディング・オプション判定結果信号１０２
は接地電位に低下する。ボンディング・オプション判定
結果信号１０２が接地電位レベルになると、ＰＭＯＳト
ランジスタ９がＯＮ状態となるので、節点Ｎ4 の電位
は、内部電源電圧ＶINと同一の電位レベルまで上昇す
る。一方において、節点Ｎ4 の電位がＶT レベル以上ま
で上昇すると、ＮＭＯＳトランジスタ４がＯＮ状態とな
り、節点Ｎ1 の電位は接地電位レベルに固定される。Ｎ
ＭＯＳトランジスタ２および３は、従来例の場合と同様
に、ボンディングされていない時に、フローティング節
点を接地電位レベルに抑えるための回路であり、内部電
源電圧ＶINがＶT レベル以上になると、ＯＮ状態とな
る。また、従来例の場合と同様に、ＮＭＯＳトランジス
タ２および３は、信号１０１がボンディングされた時
に、ＯＮ−ＯＮ電流を小さくするために、電流能力は極
力下げられている。ＮＭＯＳトランジスタ４の電流能力
は、ＮＭＯＳトランジスタ２および３の能力に比較して
高いレベルにあるために、ＮＭＯＳトランジスタ４がＯ
Ｎ状態になると更に節点Ｎ1 の電位は接地電位に抑えら
れる状態となる。従って、ボンディング・オプション判
定結果信号１０２は接地レベルに固定されるために、ボ
ンディング・オプション判定結果信号１０２が接地レベ
ルの時に設定された動作モードにより内部回路は動作す
る。次に、図３において、信号１０１が外部電源電圧Ｖ
EXにボンディングされている場合には、電源投入後にお
いて、外部電源電圧ＶEXが上昇してゆき、これに伴ない
信号１０１も外部電源電圧ＶEXと一緒に略同一レベルで
上昇して行く。その後暫らくして内部電源電圧ＶINが上
昇してゆき、ＶINがＶT レベル以上になると、ＮＭＯＳ
トランジスタ１がＯＮ状態となり節点Ｎ1 の電位が上昇
し始める。この時、ＮＭＯＳトランジスタ２および３
は、前述のように、従来例の場合と同様に電流能力が下
げられているので、節点Ｎ1 の電位は、（ＶIN−ＶT ）
レベルで内部電源電圧ＶINの上昇に伴って上昇してゆ
く。節点Ｎ1 とＮ3 とは略同一レベルで上昇してゆくの
で、ＰＭＯＳトランジスタ８はＯＮ状態となることはな
く、逆にＮＭＯＳトランジスタ６がＯＮ状態となるの
で、節点Ｎ4 の電位は接地電位レベルのままの状態とな
っている。一方、内部電源電圧ＶINのレベルがＶT レベ
ル以上になると、ＰＭＯＳトランジスタ１０がＯＮ状態
となるため、これによりボンディング・オプション判定
結果信号１０２が上昇し始めて、内部電源電圧ＶINと同
一電位レベルに到達する。そして、この時点において
は、ＰＭＯＳトランジスタ９はＯＦＦ状態のままであ
る。
ンプション・パッドからの信号１０１が入力されずにボ
ンディングされない場合においては、電源投入後に、暫
らくして内部降圧回路が作動し、内部電源電圧ＶINが接
地電位から上昇してゆき、しきい値電圧ＶT 以上になる
と、ＰＭＯＳトランジスタ１０はＯＮ状態となり、ボン
ディング・オプション判定結果信号１０２が上昇し始め
る。また、節点Ｎ3 の電位が上昇し始めて、節点Ｎ3 の
電位がＶT レベル以上になると、ＰＭＯＳトランジスタ
８がＯＮ状態となり、節点Ｎ4 の電位が上昇し始める。
これにより、ＮＭＯＳトンラジスタ７がＯＮ状態とな
り、ＰＭＯＳトランジスタ１０がＯＦＦに近い状態とな
るので、ボンディング・オプション判定結果信号１０２
は接地電位に低下する。ボンディング・オプション判定
結果信号１０２が接地電位レベルになると、ＰＭＯＳト
ランジスタ９がＯＮ状態となるので、節点Ｎ4 の電位
は、内部電源電圧ＶINと同一の電位レベルまで上昇す
る。一方において、節点Ｎ4 の電位がＶT レベル以上ま
で上昇すると、ＮＭＯＳトランジスタ４がＯＮ状態とな
り、節点Ｎ1 の電位は接地電位レベルに固定される。Ｎ
ＭＯＳトランジスタ２および３は、従来例の場合と同様
に、ボンディングされていない時に、フローティング節
点を接地電位レベルに抑えるための回路であり、内部電
源電圧ＶINがＶT レベル以上になると、ＯＮ状態とな
る。また、従来例の場合と同様に、ＮＭＯＳトランジス
タ２および３は、信号１０１がボンディングされた時
に、ＯＮ−ＯＮ電流を小さくするために、電流能力は極
力下げられている。ＮＭＯＳトランジスタ４の電流能力
は、ＮＭＯＳトランジスタ２および３の能力に比較して
高いレベルにあるために、ＮＭＯＳトランジスタ４がＯ
Ｎ状態になると更に節点Ｎ1 の電位は接地電位に抑えら
れる状態となる。従って、ボンディング・オプション判
定結果信号１０２は接地レベルに固定されるために、ボ
ンディング・オプション判定結果信号１０２が接地レベ
ルの時に設定された動作モードにより内部回路は動作す
る。次に、図３において、信号１０１が外部電源電圧Ｖ
EXにボンディングされている場合には、電源投入後にお
いて、外部電源電圧ＶEXが上昇してゆき、これに伴ない
信号１０１も外部電源電圧ＶEXと一緒に略同一レベルで
上昇して行く。その後暫らくして内部電源電圧ＶINが上
昇してゆき、ＶINがＶT レベル以上になると、ＮＭＯＳ
トランジスタ１がＯＮ状態となり節点Ｎ1 の電位が上昇
し始める。この時、ＮＭＯＳトランジスタ２および３
は、前述のように、従来例の場合と同様に電流能力が下
げられているので、節点Ｎ1 の電位は、（ＶIN−ＶT ）
レベルで内部電源電圧ＶINの上昇に伴って上昇してゆ
く。節点Ｎ1 とＮ3 とは略同一レベルで上昇してゆくの
で、ＰＭＯＳトランジスタ８はＯＮ状態となることはな
く、逆にＮＭＯＳトランジスタ６がＯＮ状態となるの
で、節点Ｎ4 の電位は接地電位レベルのままの状態とな
っている。一方、内部電源電圧ＶINのレベルがＶT レベ
ル以上になると、ＰＭＯＳトランジスタ１０がＯＮ状態
となるため、これによりボンディング・オプション判定
結果信号１０２が上昇し始めて、内部電源電圧ＶINと同
一電位レベルに到達する。そして、この時点において
は、ＰＭＯＳトランジスタ９はＯＦＦ状態のままであ
る。
【００１２】なお、ＮＭＯＳトランジスタ５は、節点Ｎ
1 の電位が（ＶIN−ＶT ）レベルの状態にあるため、ボ
ンディングした時には、ＰＭＯＳトランジスタ８とＮＭ
ＯＳトランジスタ６は共にＯＮ状態となって、ＯＮ−Ｏ
Ｎ電流が流れるのを防止するための回路であり、また、
ＰＭＯＳトランジスタ９は、逆にボンディングしない時
に、ＰＭＯＳトランジスタ１０とＮＭＯＳトランジスタ
７がＯＮ−ＯＮ状態となるのを防止するための回路であ
る。
1 の電位が（ＶIN−ＶT ）レベルの状態にあるため、ボ
ンディングした時には、ＰＭＯＳトランジスタ８とＮＭ
ＯＳトランジスタ６は共にＯＮ状態となって、ＯＮ−Ｏ
Ｎ電流が流れるのを防止するための回路であり、また、
ＰＭＯＳトランジスタ９は、逆にボンディングしない時
に、ＰＭＯＳトランジスタ１０とＮＭＯＳトランジスタ
７がＯＮ−ＯＮ状態となるのを防止するための回路であ
る。
【００１３】次に、本発明の第２の実施例について説明
する。図４は本実施例を示すブロック図である。図４に
示されるように、本実施例は、内部電源電圧ＶINに対応
して、ＮＭＯＳトランジスタ１１〜１６と、ＰＭＯＳト
ランジスタ１７〜２０とにより構成されている。
する。図４は本実施例を示すブロック図である。図４に
示されるように、本実施例は、内部電源電圧ＶINに対応
して、ＮＭＯＳトランジスタ１１〜１６と、ＰＭＯＳト
ランジスタ１７〜２０とにより構成されている。
【００１４】次に、本実施例の動作について、図４の回
路図および図５、６の電源投入時におけるタイミングチ
ャートを参照して説明する。
路図および図５、６の電源投入時におけるタイミングチ
ャートを参照して説明する。
【００１５】まず、図５を参照して、ボンディング・オ
プション・パッドからの信号１０１が入力されずにボン
ディングされない場合においては、電源投入後に、暫ら
くして内部降圧回路が作動し、内部電源電圧ＶINが接地
電位から上昇してゆき、しきい値電圧ＶT 以上になる
と、パワーオン信号１０３がＯＮされ、ＰＭＯＳトラン
ジスタ１９がＯＮ状態となるので、節点Ｎ8 の電位はＶ
INのレベルまで上昇してゆく。節点Ｎ8 の電位の上昇に
伴ない、ＮＭＯＳトランジスタ１６がＯＮ状態となり、
これによりボンディング・オプション判定結果信号１０
２のレベルは、接地電位レベルのままの状態となる。ま
た節点Ｎ5 の電位レベルも、第１の実施例の場合同様
に、電流能力の小さいＮＭＯＳトランジスタ１２および
１３と、比較的電流能力の大きいＮＭＯＳトランジスタ
１４により接地電位に抑えられている。内部電源電圧Ｖ
INが更に上昇してゆくと、パワーオン信号１０３が接地
電位レベルになるが、ＰＭＯＳトランジスタ１７がＯＦ
Ｆ状態のままであるために、節点Ｎ5 の電位は接地電位
レベルのままであり、従って、ボンディング・オプショ
ン判定結果信号１０２のレベルも、接地電位レベルのま
まである。よって、内部回路は、ボンディング・オプシ
ョン判定結果信号１０２が接地電位レベルの時に設定さ
れた動作モードで動作する。
プション・パッドからの信号１０１が入力されずにボン
ディングされない場合においては、電源投入後に、暫ら
くして内部降圧回路が作動し、内部電源電圧ＶINが接地
電位から上昇してゆき、しきい値電圧ＶT 以上になる
と、パワーオン信号１０３がＯＮされ、ＰＭＯＳトラン
ジスタ１９がＯＮ状態となるので、節点Ｎ8 の電位はＶ
INのレベルまで上昇してゆく。節点Ｎ8 の電位の上昇に
伴ない、ＮＭＯＳトランジスタ１６がＯＮ状態となり、
これによりボンディング・オプション判定結果信号１０
２のレベルは、接地電位レベルのままの状態となる。ま
た節点Ｎ5 の電位レベルも、第１の実施例の場合同様
に、電流能力の小さいＮＭＯＳトランジスタ１２および
１３と、比較的電流能力の大きいＮＭＯＳトランジスタ
１４により接地電位に抑えられている。内部電源電圧Ｖ
INが更に上昇してゆくと、パワーオン信号１０３が接地
電位レベルになるが、ＰＭＯＳトランジスタ１７がＯＦ
Ｆ状態のままであるために、節点Ｎ5 の電位は接地電位
レベルのままであり、従って、ボンディング・オプショ
ン判定結果信号１０２のレベルも、接地電位レベルのま
まである。よって、内部回路は、ボンディング・オプシ
ョン判定結果信号１０２が接地電位レベルの時に設定さ
れた動作モードで動作する。
【００１６】次に、図９において、信号１０１が外部電
源電圧ＶEXにボンディングされている場合には、電源投
入後において、外部電源電圧ＶEXが上昇してゆき、これ
に伴ない内部電源電圧ＶINも上昇してゆき、しきい地電
圧ＶT のレベル以上になると、節点Ｎ5 は最初（ＶIN−
ＶT ）レベルで上昇してゆくので、ＰＭＯＳトランジス
タ１９は略ＯＦＦ状態のままでＯＮ状態となることはな
く、逆にＰＭＯＳトランジスタ２０がＯＮ状態となる。
これに伴ない、ボンディング・オプション判定結果信号
１０２のレベルが内部電源電圧ＶINのレベルに上昇して
ゆく。また、パワーオン信号１０３も同様に上昇してゆ
く。そして、更に内部電源電圧ＶINも上昇してゆき、パ
ワーオン信号１０３が接地電位になると、ＰＭＯＳトラ
ンジスタ１８がＯＮ状態となり、節点Ｎ8 は接地電位レ
ベルのままの状態であるため、ＰＭＯＳトランジスタ１
７もＯＮ状態となって、節点Ｎ5 の電位は内部電源電圧
ＶINのレベルまで上昇される。これにより、ＰＭＯＳト
ランジスタ１９およびＮＭＯＳトランジスタ１５におけ
るＯＮ−ＯＮ状態は生起することなく、ボンディング・
オプション判定結果信号１０２のレベルは、内部電源電
圧ＶINのレベルのままとなっている。このように、ボン
ディング・オプション判定結果信号１０２のレベルが内
部電源電圧ＶINのレベルになると、内部回路としては、
ボンディング・オプション判定結果信号１０２が内部電
源電圧ＶINのレベルの時に設定された動作モードで動作
する。
源電圧ＶEXにボンディングされている場合には、電源投
入後において、外部電源電圧ＶEXが上昇してゆき、これ
に伴ない内部電源電圧ＶINも上昇してゆき、しきい地電
圧ＶT のレベル以上になると、節点Ｎ5 は最初（ＶIN−
ＶT ）レベルで上昇してゆくので、ＰＭＯＳトランジス
タ１９は略ＯＦＦ状態のままでＯＮ状態となることはな
く、逆にＰＭＯＳトランジスタ２０がＯＮ状態となる。
これに伴ない、ボンディング・オプション判定結果信号
１０２のレベルが内部電源電圧ＶINのレベルに上昇して
ゆく。また、パワーオン信号１０３も同様に上昇してゆ
く。そして、更に内部電源電圧ＶINも上昇してゆき、パ
ワーオン信号１０３が接地電位になると、ＰＭＯＳトラ
ンジスタ１８がＯＮ状態となり、節点Ｎ8 は接地電位レ
ベルのままの状態であるため、ＰＭＯＳトランジスタ１
７もＯＮ状態となって、節点Ｎ5 の電位は内部電源電圧
ＶINのレベルまで上昇される。これにより、ＰＭＯＳト
ランジスタ１９およびＮＭＯＳトランジスタ１５におけ
るＯＮ−ＯＮ状態は生起することなく、ボンディング・
オプション判定結果信号１０２のレベルは、内部電源電
圧ＶINのレベルのままとなっている。このように、ボン
ディング・オプション判定結果信号１０２のレベルが内
部電源電圧ＶINのレベルになると、内部回路としては、
ボンディング・オプション判定結果信号１０２が内部電
源電圧ＶINのレベルの時に設定された動作モードで動作
する。
【００１７】
【発明の効果】以上説明したように、本発明は、ボンデ
ィング・オプション・パッドからの信号とボンディング
・オプション・パッドにボンディングされない時のフロ
ーティング防止用ＭＯＳトランジスタのドレイン部の節
点の間に、内部電源電圧レベルをゲートレベルとするＮ
ＭＯＳトランジスタを接続することにより、外部電源電
圧ボンディングされた時に、外部電源電圧レベルが上昇
する場合においても消費電流が変化することなく、これ
により、待機時における無為の消費電流を削減すること
ができるという効果がある。
ィング・オプション・パッドからの信号とボンディング
・オプション・パッドにボンディングされない時のフロ
ーティング防止用ＭＯＳトランジスタのドレイン部の節
点の間に、内部電源電圧レベルをゲートレベルとするＮ
ＭＯＳトランジスタを接続することにより、外部電源電
圧ボンディングされた時に、外部電源電圧レベルが上昇
する場合においても消費電流が変化することなく、これ
により、待機時における無為の消費電流を削減すること
ができるという効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】第１の実施例における動作を示すタイミング図
(1) である。
(1) である。
【図３】第１の実施例における動作を示すタイミング図
(2) である。
(2) である。
【図４】本発明の第２の実施例を示す回路図である。
【図５】第２の実施例における動作を示すタイミング図
(1) である。
(1) である。
【図６】第２の実施例における動作を示すタイミング図
(2) である。
(2) である。
【図７】従来例を示す回路図である。
【図８】従来例における動作を示すタイミング図(1) で
ある。
ある。
【図９】従来例における動作を示すタイミング図(2) で
ある。
ある。
１〜７、１１〜１６、２１〜２４ ＮＭＯＳトランジ
スタ ８〜１０、１７〜２０、２５、２６ ＰＭＯＳトラン
ジスタ
スタ ８〜１０、１７〜２０、２５、２６ ＰＭＯＳトラン
ジスタ
Claims (2)
- 【請求項１】 所定の内部降圧回路を備え、内部電源電
圧を生成して稼働する半導体集積回路において、 ドレインが所定のボンディング・オプション・パッドか
らの信号線に接続され、ゲートが内部電源電圧が接続さ
れて、ソースが節点Ｎ1 に接続される第１のＮＭＯＳト
ランジスタと、 ドレインが前記第１のＮＭＯＳトランジスタのソースに
接続され、ゲートが前記内部電源電圧に接続されて、ソ
ースが節点Ｎ2 に接続される第２のＮＭＯＳトランジス
タと、 ドレインが前記第２のＮＭＯＳトランジスタのソースに
接続され、ゲートが前記内部電源電圧に接続されて、ソ
ースが接地電位に接続される第３のＮＭＯＳトランジス
タと、 ドレインが節点Ｎ1 に接続され、ゲートが節点Ｎ4 に接
続されて、ソースが接地電位に接続される第４のＮＭＯ
Ｓトランジスタと、 ドレインおよびゲートが前記内部電源電圧に接続され、
ソースが節点Ｎ3 に接続される第５のＮＭＯＳトランジ
スタと、 ソースが前記第５のＮＭＯＳトランジスタのソースに接
続され、ゲートが節点Ｎ1 に接続されて、ドレインが節
点Ｎ4 に接続される第１のＰＭＯＳトランジスタと、 ドレインが前記第１のＰＭＯＳトランジスタのドレイン
に接続され、ゲートが節点Ｎ1 に接続されて、ソースが
接地電位に接続される第６のＮＭＯＳトランジスタと、 ソースが前記内部電源電圧に接続され、ゲートが出力端
に接続されて、ドレインが節点Ｎ4 に接続される第２の
ＰＭＯＳトランジスタと、 ソースが前記内部電源電圧に接続され、ゲートが節点Ｎ
4 に接続されて、ドレインが前記出力端に接続される第
３のＰＭＯＳトランジスタと、 ドレインが前記第３のＰＭＯＳトランジスタのドレイン
に接続され、ゲートが節点Ｎ4 に接続されて、ソースが
接地電位に接続される第７のＮＭＯＳトランジスタとを
ボンディング・オプション判定回路として備えることを
特徴とする半導体集積回路。 - 【請求項２】 所定の内部降圧回路を備え、内部電源電
圧を生成して稼働する半導体集積回路において、 ドレインが所定のボンディング・オプション・パッドか
らの信号線に接続され、ゲートが内部電源電圧が接続さ
れて、ソースが節点Ｎ5 に接続される第１のＮＭＯＳト
ランジスタと、 ドレインが前記第１のＮＭＯＳトランジスタのソースに
接続され、ゲートが前記内部電源電圧に接続されて、ソ
ースが節点Ｎ6 に接続される第２のＮＭＯＳトランジス
タと、 ドレインが前記第２のＮＭＯＳトランジスタのソースに
接続され、ゲートが前記内部電源電圧に接続されて、ソ
ースが接地電位に接続される第３のＮＭＯＳトランジス
タと、 ドレインが前記節点Ｎ5 に接続され、ゲートが節点Ｎ8
に接続されて、ソースが接地電位に接続される第４のＮ
ＭＯＳトランジスタと、 ソースが前記内部電源電圧に接続され、ゲートが節点Ｎ
8 に接続されて、ドレインが節点Ｎ7 に接続される第１
のＰＭＯＳトランジスタと、 ソースが前記第１のＰＭＯＳトランジスタのドレインに
接続され、ゲートが所定のパワーオン信号の入力端子に
接続されて、ドレインが節点Ｎ5 に接続される第２のＰ
ＭＯＳトランジスタと、 ソースが前記内部電源電圧に接続され、ゲートが節点Ｎ
5 に接続されて、ドレインが節点Ｎ8 に接続される第３
のＰＭＯＳトランジスタと、 ドレインが前記第３のＰＭＯＳトランジスタのドレイン
に接続され、ゲートが節点Ｎ5 に接続されて、ソースが
接地電位に接続される第５のＮＭＯＳトランジスタと、 ソースが前記内部電源電圧に接続され、ゲートが節点Ｎ
8 に接続されて、ドレインが前記出力端に接続される第
４のＰＭＯＳトランジスタと、 ドレインが前記第４のＰＭＯＳトランジスタのドレイン
に接続され、ゲートが節点Ｎ8 に接続されて、ソースが
接地電位に接続される第６のＮＭＯＳトランジスタとを
ボンディング・オプション判定回路として備えることを
特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4209886A JP2894096B2 (ja) | 1992-08-06 | 1992-08-06 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4209886A JP2894096B2 (ja) | 1992-08-06 | 1992-08-06 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0660636A JPH0660636A (ja) | 1994-03-04 |
| JP2894096B2 true JP2894096B2 (ja) | 1999-05-24 |
Family
ID=16580281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4209886A Expired - Fee Related JP2894096B2 (ja) | 1992-08-06 | 1992-08-06 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2894096B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008288581A (ja) * | 2008-04-25 | 2008-11-27 | Renesas Technology Corp | 半導体集積回路 |
-
1992
- 1992-08-06 JP JP4209886A patent/JP2894096B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0660636A (ja) | 1994-03-04 |
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