JP2004229193A

JP2004229193A - 半導体装置

Info

Publication number: JP2004229193A
Application number: JP2003017329A
Authority: JP
Inventors: Masanao Maruta; 昌直丸田; Hideto Hidaka; 秀人日高
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2003-01-27
Filing date: 2003-01-27
Publication date: 2004-08-12

Abstract

【課題】ラッチアップを防止して安定的に動作電圧を内部回路に供給することが可能な半導体装置を提供する。
【解決手段】ロジック回路ユニット２１に対して入力される活性化信号ＥＮは、ロジック回路ユニット２０に入力される活性化信号ＥＮよりも遅延段ＤＵにより遅延して入力される。つまり、活性化信号ＥＮがリークカットトランジスタをオンするタイミングがロジック回路ユニット毎に異なるため、電源線ＶＬにかかる電源電圧供給時の負荷が軽減される。これに伴い、電源電圧ＶＣＣ供給時におけるピーク電流の最大値が低減され、ピーク電流に基づくラッチアップを防止することができる。
【選択図】図２

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特にリーク電流をカットするリークカット用のＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）を用いた回路構成に関する。
【０００２】
【従来の技術】
データ／信号を処理するシステムの小型化、高速および低消費電力化のために、１つの半導体チップに所定の処理を行なうロジック回路部と、このロジック回路部に必要なデータを格納するメモリとを集積化するシステムＬＳＩが普及してきている。システムＬＳＩにおいては、ロジック回路部とメモリとがチップ上配線により相互接続されるため、信号線の負荷が小さく、高速で信号を転送することができる。また、ロジック回路部とメモリとの間においては、ピン端子が存在しないため、ピン端子のピッチの制約を受けることなく、内部配線のピッチ条件で、ロジック回路部とメモリとを相互接続することができ、データビット数を増大させることができ、高速のデータ転送が実現される。
【０００３】
このシステムＬＳＩにおいては、ロジック回路部、メモリ等を、同一半導体チップ上に形成するため同一製造工程で、できるだけ高い集積度で作製することが要求される。一般的に、ロジック回路部はＣＭＯＳ構成で設計され、その構成要素であるＭＯＳトランジスタは、スケーリング則に従って微細化され、高い集積度を充足することが可能である。さらに、近年の微細化および動作高速化の要求に伴い、ＭＯＳトランジスタの閾値電圧は低下する傾向にある。
【０００４】
しかしながら、閾値電圧を低下させた場合、ＭＯＳトランジスタの待機時におけるサブスレッショルド電流（以下、リーク電流とも称する）が増加する。
【０００５】
したがって、ＭＯＳトランジスタの閾値電圧を低くしつつ、リーク電流を低減することが重要な問題となってきている。
【０００６】
このリーク電流を抑制（カット）する方式として、特開２００１−５２４７６号公報においては、動作電圧を供給する側に、比較的閾値電圧の高い、いわゆるリークカット用のＭＯＳトランジスタ（以下、リークカットトランジスタとも称する）を配置する構成が開示されている。具体的には、動作時においてはリークカットトランジスタをオンすることにより動作電圧を供給し、待機時においてはリークカットトランジスタをオフすることにより動作電圧の供給をカットして、ロジック回路部におけるトランジスタのリーク電流を抑制することが可能である。
【０００７】
【特許文献１】
特開２００１−５２４７６号公報，図９，ｐ１２，１３
【０００８】
【発明が解決しようとする課題】
しかしながら、リークカットトランジスタをオンした場合、そのオン時の急激な電圧変動に伴う過渡的なピーク電流がロジック回路部に流れ込む場合がある。
この過渡的なピーク電流は、ロジック回路部を構成するＣＭＯＳ構成の内部回路におけるいわゆるラッチアップのトリガ作用を引き起こすおそれがある。
【０００９】
このラッチアップが生じれば内部回路に大電流が流れ込み、内部回路の動作を狂わせるだけでなく、チップそれ自体を熱的に破壊してしまう可能性がある。
【００１０】
特に、ロジック回路部が複数の回路ブロックで構成され、複数の回路ブロックにそれぞれ対応して複数のリークカットトランジスタが設けられ、共通の電源線から動作電圧が供給される構成においては、一斉に複数のリークカットトランジスタをオンした場合、共通の電源配線から一斉に各回路ブロックに動作電圧が供給されるために電源系統への負荷が増大し、電源配線を流れる過渡的なピーク電流値はさらに増大するおそれがある。
【００１１】
本発明は、内部回路を構成するＭＯＳトランジスタの待機時においてリーク電流を抑制するとともに、安定的に動作電圧を内部回路に供給することが可能な半導体装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
この発明に係る半導体装置は、複数の回路ブロックと、電源線と、複数のトランジスタと、調整回路とを含む。複数の回路ブロックは、各々が所定の機能を実行する。電源線は、複数の回路ブロックに対応して設けられ、電源電圧を供給する。複数のトランジスタは、複数の回路ブロックにそれぞれ対応して設けられ、活性化信号に応じて各々が電源線と電気的に結合される。調整回路は、活性化信号を受け、複数のトランジスタを導通させるタイミングに時間差を設ける。
【００１３】
また、半導体装置は、所定の機能を実行する少なくとも１つの回路ブロックと、スイッチ部とを含む。スイッチ部は、回路ブロックに対応して設けられ、活性化時に電源電圧を供給する。スイッチ部は、第１のトランジスタと、第２のトランジスタとを含む。第１のトランジスタは、第１のタイミングで活性化され、電源電圧を回路ブロックに供給する。第２のトランジスタは、第１のトランジスタと並列に配置され、第２のタイミングで活性化されて、電源電圧を回路ブロックに供給する。
【００１４】
【発明の実施の形態】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。
【００１５】
図１は、本発明の実施の形態に従うシステムＬＳＩ１の全体構成図である。
システムＬＳＩ１は、大容量のデータを保持するメモリとして用いられるＤＲＡＭ部１０と、種々の論理計算を実行するロジック回路部１１と、高速にデータを処理するためのメモリとして用いられるＳＲＡＭ部１２と、各部の制御等に用いられる周辺回路帯１３とを備える。また、システムＬＳＩ１は、デバイス周辺に設けられた複数の外部パッドＰＤをさらに備える。
【００１６】
本例においては代表的に、ロジック回路部１１を構成する所定の機能を実行するロジック回路ユニットの待機時におけるリーク電流を低減する構成について説明する。
【００１７】
図２は、本発明の実施の形態に従うロジック回路部１１を構成する複数のロジック回路ユニットの概念図である。
【００１８】
図２を参照して、ロジック回路部１１は、ロジック回路ユニット２０および２１と、外部電源電圧ｅｘｔ．ＶＣＣ（以下、単に電源電圧ＶＣＣとも称する）が供給される電源線ＶＬと、電源線ＶＬとロジック回路ユニット２０および２１との間にそれぞれ配置され、リークカット用のトランジスタとして設けられるリークカットトランジスタＴｐ１，Ｔｐ２と、接地電圧ＧＮＤとロジック回路ユニット２０および２１との間に配置され、リークカット用のトランジスタとして設けられるリークカットトランジスタＴｎ１，Ｔｎ２とを含む。リークカットトランジスタＴｐ１は、活性化信号ＥＮの入力を受ける。また、リークカットトランジスタＴｎ１は、インバータＩ３を介する活性化信号ＥＮの反転信号の入力を受ける。なお、本例においては、一例としてロジック回路部１１の活性化時あるいは電源投入時等において周辺回路帯１３から活性化信号ＥＮが出力されるものとする。また、リークカットトランジスタＴｎ１，Ｔｎ２は、一例としてＮチャネルＭＯＳトランジスタとする。また、リークカットトランジスタＴｐ１，Ｔｐ２は、一例としてＰチャネルＭＯＳトランジスタとする。
【００１９】
まず、本発明の実施の形態に従う動作について説明する前に、上述したラッチアップの原理について説明する。
【００２０】
ラッチアップとは、一般的にＣＭＯＳ構成のトランジスタを基板に形成した場合、本質的に有している寄生バイポーラ構造によるＰＮＰＮサイリスタがオンすることで、電源電圧ＶＣＣ−接地電圧ＧＮＤ間に過大な大電流が流れることである。このＰＮＰＮサイリスタがオンし、一旦電流を流し始めると、正帰還作用により電流が増幅され、大電流を流し続けるためＣＭＯＳ構成のトランジスタで形成された回路は熱破壊に至る。
【００２１】
図３は、Ｐ基板Ｎウェルのデバイスの断面構造の模式図を示す。
一例として、リークカットトランジスタＴｐ１およびＴｎ１とを用いてラッチアップについて説明する。
【００２２】
図３を参照して、Ｎウェルには、活性化信号ＥＮをゲートに受けるリークカットトランジスタＴｐ１が形成される。一方、Ｐウェルには、インバータＩ３を介する活性化信号ＥＮの反転信号をゲートに受けるリークカットトランジスタＴｎ１が形成される。
【００２３】
この場合において、仮想的な寄生抵抗および寄生トランジスタについて考える。
【００２４】
Ｎウェル中のＰ＋層をエミッタ、Ｎウェルをベース、Ｐ基板層をコレクタとする寄生トランジスタであるＰＮＰトランジスタ３０と、Ｐ基板中のＮ＋層をエミッタ、Ｐ基板をベース、Ｎウェル層をコレクタとする寄生トランジスタであるＮＰＮトランジスタ３１とが形成される。ＮウェルのＮ＋層とＰＮＰトランジスタ３０のゲートとの間には寄生抵抗Ｒ１が存在する。また、ＰＮＰトランジスタ３０のベースとＮＰＮトランジスタ３１のコレクタとの間にも寄生抵抗Ｒ２が存在する。また、ＰＮＰトランジスタ３０のコレクタとＮＰＮトランジスタのベースとの間にも寄生抵抗Ｒ３とが存在する。またＮＰＮトランジスタ３１のベースとＰウェルのＰ＋層との間にも寄生抵抗Ｒ４が存在する。これらを等価回路で表わすと図４のようになる。
【００２５】
図４の等価回路図において、寄生抵抗Ｒ１およびＲ４に流れる電流を、それぞれＰＮＰトランジスタ３０およびＮＰＮトランジスタ３１のベース−エミッタ間リーク電流とする。また、寄生抵抗Ｒ２およびＲ３をコレクタ抵抗に含めて考えれば、ＰＮＰトランジスタ３０およびＮＰＮトランジスタ３１の特性だけでラッチアップを考えることができる。ここで、ＰＮＰトランジスタ３０およびＮＰＮトランジスタ３１の電流増幅率をそれぞれαＰおよびαＮとする。高インピーダンス状態においては、逆接合となっている両方のトランジスタのコレクタ−ベース領域を流れる電流Ｉは、ＰＮＰトランジスタ３０のコレクタ電流αＰ×ＩとＮＰＮトランジスタ３１のコレクタ電流αＮ×Ｉと、Ｎウェル−Ｐ基板間を流れる逆方向リーク電流Ｉｒとを加えたものに等しい。
【００２６】
つまり、次式を得る。
Ｉ＝αＰ×Ｉ＋αＮ×Ｉ＋Ｉｒ
したがって、整理すると以下の関係式を得ることができる。
【００２７】
Ｉ＝Ｉｒ／（１−（αＰ＋αＮ））
ただし、この式が成立するには、αＰ＋αＮ＜１である高インピーダンス状態のときである。一方、αＰ＋αＮ≧１の状態になると、低インピーダンス状態になり、ラッチアップ状態になる。この時に流れる電流は、寄生抵抗Ｒ２およびＲ３に分流して流れ、電圧・電流特性は、１／（Ｒ３‖Ｒ４）に近い傾きを持つことになる。
【００２８】
このラッチアップ状態は、寄生トランジスタのベースやエミッタにトリガ信号を与えることで寄生サイリスタのスイッチング電圧よりも低い電圧で引き起こされる場合がある。
【００２９】
このようなトリガラッチアップと呼ばれる現象は、実際のＣＭＯＳ構成のデバイスでは、急激な電源電圧の変動に基づき流れるいわゆる上述したピーク電流がトリガ信号となる場合がある。
【００３０】
特に、本構成の如く電源電圧ＶＣＣが供給される共通の電源線ＶＬと各ロジック回路ユニットとが接続される場合において、仮に一斉に電源電圧ＶＣＣが各ロジック回路ユニットに供給される場合には、上述したように共通の電源線ＶＬから各ロジック回路ユニットに供給する際の負荷が大きいため急激な電圧変動に基づく過大なピーク電流が流れることとなる。このピーク電流が特定のロジック回路ユニットに流れ込んだ場合、図４で説明したノードＮ２の電圧レベルが上昇しする。これに伴い、ＮＰＮトランジスタ３１がオンし、上述したラッチアップが生じるおそれがある。
【００３１】
したがって、リークカットトランジスタをオンするときに電源線ＶＬに流れるピーク電流を抑制する必要がある。
【００３２】
再び図２を参照して、本実施の形態においては、ロジック回路ユニット２１に対応して、活性化信号ＥＮを所定期間遅延させるための遅延段ＤＵをさらに設ける。遅延段ＤＵは、複数の直列に接続されたインバータで構成され、本例においては２個のインバータＩ１およびＩ２で形成される。遅延段ＤＵを通過した活性化信号ＥＮは、リークカットトランジスタＴｐ２のゲートに入力される。また、インバータＩ４を介する反転信号がリークカットトランジスタＴｎ２のゲートに入力される。これに伴い、ロジック回路ユニット２１のリークカットトランジスタには、遅延段ＤＵにより所定期間遅延した活性化信号ＥＮが入力されることとなる。なお、遅延段のインバータの個数を調整することにより簡易に活性化信号ＥＮが入力されるタイミングを調整することができる。
【００３３】
図５は、本発明の実施の形態に従う活性化信号ＥＮの入力されるタイミング波形図である。
【００３４】
図５に示されるように、初期状態においては、活性化信号ＥＮは、「Ｈ」レベルに設定されている。したがって、各リークカットトランジスタはオフしている。すなわち、ロジック回路ユニット２０および２１には、電源電圧ＶＣＣは供給されず、ロジック回路ユニットを構成するＭＯＳトランジスタのリーク電流を抑制することができる。一方、ロジック回路部１１の活性化時においては、活性化信号ＥＮは、「Ｌ」レベルに設定される。
【００３５】
ここで、ロジック回路ユニット２１に対して入力される活性化信号ＥＮは、ロジック回路ユニット２０に入力される活性化信号ＥＮよりも遅延段ＤＵによりΔＴだけ遅延して入力される。すなわち、電源電圧ＶＣＣがロジック回路ユニット２０および２１に投入されるタイミングがそれぞれ異なる。つまり、活性化信号ＥＮがリークカットトランジスタをオンするタイミングがロジック回路ユニット毎に異なるため、電源線ＶＬにかかる電源電圧供給時の負荷が軽減される。これに伴い、電源電圧ＶＣＣ供給時におけるピーク電流の最大値が低減されることとなる。
【００３６】
したがって、本構成とすることによりラッチアップのトリガとして作用するピーク電流の最大値を低減することができ、各ロジック回路ユニットにおいてラッチアップを防止することができる。
【００３７】
また、ロジック回路部１１の非活性化時において、活性化信号ＥＮを「Ｈ」レベルに設定することにより、ロジック回路ユニットを構成するＭＯＳトランジスタのリーク電流を抑制することができる。
【００３８】
また、ロジック回路ユニットを構成するＭＯＳトランジスタを薄膜の閾値電圧の低いＭＯＳトランジスタに設計し、リークカットトランジスタを厚膜の閾値電圧の高いＭＯＳトランジスタに設計することにより、ロジック回路ユニットにおける回路の動作高速性を担保しつつ、リーク電流を効果的に抑制することができる。
【００３９】
（実施の形態の変形例）
図６は、本発明の実施の形態の変形例に従うロジック回路部を構成するロジック回路ユニット２０の概念図である。
【００４０】
図６を参照して、ロジック回路ユニット２０の電源側には、電源電圧ＶＣＣの供給を受けるサブ電源線ＳＶＬと、電源線ＶＬとサブ電源線ＳＶＬとの間の電気的な接続を制御するスイッチ部ＳＷとがさらに設けられる。スイッチ部ＳＷは、リークカットトランジスタＴｐ３およびＴｐ４とを含む。
【００４１】
リークカットトランジスタＴｐ３は、電源線ＶＬとサブ電源線ＳＶＬとの間に配置され、そのゲートは活性化信号ＥＮの入力を受ける。リークカットトランジスタＴｐ４は、電源線ＶＬとサブ電源線ＳＶＬとの間に配置され、そのゲートは、遅延段ＤＵを通過する活性化信号ＥＮの入力を受ける。その他のリークカットトランジスタＴｎ１およびインバータＩ３については図２と同様の接続関係であるのでその詳細な点は繰り返さない。なお、遅延段ＤＵを構成するインバータの個数を調整することにより容易に活性化信号ＥＮを入力するタイミングを調整することができる。
【００４２】
本実施の形態の変形例においては、スイッチ部ＳＷにおいて２種類のリークカットトランジスタＴｐ３およびＴｐ４を設ける。具体的には、リークカットトランジスタＴｐ３よりもリークカットトランジスタＴｐ４の方が駆動能力を高く設計する。具体的には、リークカットトランジスタＴｐ３のトランジスタサイズをリークカットトランジスタＴｐ４のトランジスタサイズよりも小さくなるように設計する。
【００４３】
図７は、本発明の実施の形態の変形例に従うロジック回路ユニット２０の電圧供給時のサブ電源線ＳＶＬの電圧レベルを指し示す図である。
【００４４】
図７を参照して、活性化信号ＥＮの入力に応答してリークカットトランジスタＴｐ３がオンする。これに伴い、サブ電源線ＳＶＬにリークカットトランジスタＴｐ３を介して電源電圧ＶＣＣが供給される。ここで、駆動能力を低く設計しているためにサブ電源線ＳＶＬの電圧レベルは急激に上昇せずに徐々に上昇する。
次に、遅延段ＤＵにより遅延した遅延期間ｔＲ経過後にリークカットトランジスタＴｐ４がオンする。リークカットトランジスタＴｐ４は、駆動能力を高く設計しているためにサブ電源線ＳＶＬは、所定の電源電圧ＶＣＣレベルに高速に設定される。
【００４５】
本構成においては、過渡的なピーク電流が流れる最初の電源供給時には、駆動能力の小さなリークカットトランジスタを用いて徐々に電圧を供給し、電圧供給が安定した時点において、駆動能力の高いリークカットトランジスタを用いることによりサブ電源線ＳＶＬを所望の電圧レベルに高速に設定する。
【００４６】
これにより、通常のトランジスタがオンした場合におけるサブ電源線ＳＶＬの急激な電圧変動を抑制することにより、ロジック回路ユニット２０に流れ込む過渡的なピーク電流の値を抑制することができる。すなわち、ピーク電流の最大値を低減することによりラッチアップを抑制することができる。
【００４７】
図８は、上記の図２で説明した構成に本発明の実施の形態の変形例を適用した概念図である。
【００４８】
図８を参照して、リークカットトランジスタＴｐ１およびＴｐ２とスイッチ部ＳＷ０およびＳＷ１とがそれぞれ置換される。また、図２の遅延段ＤＵの代わりに、ロジック回路ユニット２０および２１にそれぞれ対応してサブ電源線ＳＶＬ０，ＳＶＬ１および遅延段ＤＵ０，ＤＵ１が設けられる。その他の点は同様であるのでその詳細な説明は繰り返さない。なお、遅延段ＤＵ０およびＤＵ１は本例においては同様の構成とするが、遅延段ＤＵ０および遅延段ＤＵ１それぞれの遅延期間をインバータの個数を調整することにより異ならせることも可能である。
【００４９】
スイッチ部ＳＷ０は、駆動能力の低いリークカットトランジスタＴｐ３および駆動能力の高いリークカットトランジスタＴｐ４を含む。回路の接続関係は、図６で説明したのと同様である。具体的には、リークカットトランジスタＴｐ３は、活性化信号ＥＮの入力に応答して電源電圧ＶＣＣをサブ電源線ＳＶＬ０に供給する。また、リークカットトランジスタＴｐ４は、遅延段ＤＵ０を通過した活性化信号ＥＮの入力に応答して電源電圧ＶＣＣをサブ電源線ＳＶＬ０に供給する。
【００５０】
スイッチ部ＳＷ１は、駆動能力の低いリークカットトランジスタＴｐ５および駆動能力の高いリークカットトランジスタＴｐ６を含む。スイッチ部ＳＷ１は、スイッチ部ＳＷ０と同様の構成である。具体的には、リークカットトランジスタＴｐ５は、活性化信号ＥＮの入力に応答して電源電圧ＶＣＣをサブ電源線ＳＶＬ１に供給する。また、リークカットトランジスタＴｐ６は、遅延段ＤＵ１を通過した活性化信号ＥＮの入力に応答して電源電圧ＶＣＣをサブ電源線ＳＶＬ１に供給する。
【００５１】
本構成、すなわちロジック回路ユニット２０および２１に対応して上記のスイッチ部ＳＷ０およびＳＷ１を設けることにより、各ロジック回路ユニットにおけるラッチアップを抑制することができる。
【００５２】
また、ロジック回路ユニットを構成するＭＯＳトランジスタを薄膜の閾値電圧の低いＭＯＳトランジスタに設計し、リークカットトランジスタを厚膜の閾値電圧の高いＭＯＳトランジスタに設計することにより、ロジック回路ユニットにおける回路の動作高速性を担保しつつ、リーク電流を効果的に抑制することができる。
【００５３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００５４】
【発明の効果】
この発明は、以上説明したように、複数の回路ブロックにそれぞれ対応して設けられ、各々が電源線と接続された複数のトランジスタの活性化タイミングを調整することができる。これに伴い、急激な負荷を電源線に掛けることなく、電源電圧を供給することができるため過渡的なピーク電流を抑制することができる。
したがって、電源供給時に生じるラッチアップを防止することができる。
【００５５】
また、活性化時に電源電圧を供給する第１および第２のトランジスタを設け、第１のトランジスタを第１のタイミングで活性化し、第２のトランジスタを第２のタイミングで活性化する。これに伴い、トランジスタのトランジスタサイズにより、電源電圧の供給レベルを調整することができ、過渡的なピーク電流を抑制することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に従うシステムＬＳＩ１の全体構成図である。
【図２】本発明の実施の形態に従うロジック回路部１１を構成する複数のロジック回路ユニットの概念図である。
【図３】Ｐ基板Ｎウェルのデバイスの断面構造の模式図を示す。
【図４】仮想的な寄生抵抗および寄生トランジスタの等価回路図である。
【図５】本発明の実施の形態に従う活性化信号ＥＮの入力されるタイミング波形図である。
【図６】本発明の実施の形態の変形例に従うロジック回路部を構成するロジック回路ユニット２０の概念図である。
【図７】本発明の実施の形態の変形例に従うロジック回路ユニット２０の電圧供給時のサブ電源線ＳＶＬの電圧レベルを指し示す図である。
【図８】図２で説明した構成に本発明の実施の形態の変形例を適用した概念図である。
【符号の説明】
１システムＬＳＩ、１０ＤＲＡＭ部、１１ロジック回路部、１２ＳＲＡＭ部、１３周辺回路帯、２０，２１ロジック回路ユニット、ＳＷ，ＳＷ０，ＳＷ１スイッチ部。

Claims

各々が、所定の機能を実行する複数の回路ブロックと、
複数の回路ブロックに対応して設けられ、電源電圧を供給する電源線と、
複数の回路ブロックにそれぞれ対応して設けられ、活性化信号に応じて各々が前記電源線と電気的に結合される複数のトランジスタと、
前記活性化信号を受け、前記複数のトランジスタを導通させるタイミングに時間差を設ける調整回路とを備える、半導体装置。
前記調整回路は、前記活性化信号を遅延させるための少なくとも１個の遅延段を含み、
前記複数のトランジスタにそれぞれ対応して設けられる前記遅延段の個数は互いに異なる、請求項１記載の半導体装置。
所定の機能を実行する、少なくとも１つの回路ブロックと、前記回路ブロックに対応して設けられ、活性化時に電源電圧を供給するスイッチ部とを備え、
前記スイッチ部は、
第１のタイミングで活性化され、前記電源電圧を前記回路ブロックに供給する第１のトランジスタと、
前記第１のトランジスタと並列に配置され、第２のタイミングで活性化されて、前記電源電圧を前記回路ブロックに供給する第２のトランジスタとを含む、半導体装置。
前記第１および第２のトランジスタは、活性化信号に応答して、前記電源電圧を対応する回路ブロックに供給し、
前記半導体装置は、前記第２のトランジスタに対応して設けられ、前記活性化信号を遅延させるための遅延段をさらに備える、請求項３記載の半導体装置。
前記第１のトランジスタは、前記第２のトランジスよりもトランジスタサイズが小さくなるように設計される、請求項３記載の半導体装置。