JPH06131068A - 定電圧回路 - Google Patents

定電圧回路

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JPH06131068A
JPH06131068A JP4282071A JP28207192A JPH06131068A JP H06131068 A JPH06131068 A JP H06131068A JP 4282071 A JP4282071 A JP 4282071A JP 28207192 A JP28207192 A JP 28207192A JP H06131068 A JPH06131068 A JP H06131068A
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transistor
circuit
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collector
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守明 水野
Kazumi Ogawa
一美 小川
Kazuyuki Nonaka
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Fujitsu Ltd
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    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/26—Current mirrors
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Abstract

(57)【要約】 【目的】パワーセーブ時における消費電力をなくして消
費電力を低減できる定電圧回路を提供することを目的と
する。 【構成】カレントミラー部のトランジスタＱ１はエミッ
タサイズが大きく、そのコレクタ及びエミッタ側に抵抗
Ｒ１，Ｒ２が接続されている。トランジスタＱ２はエミ
ッタサイズが小さく、そのコレクタと出力端子２との間
に抵抗Ｒ３が接続されている。抵抗回路１は抵抗Ｒ１，
Ｒ３と高電位電源ＶCCとの間に接続されている。フィー
ドバック部はベースがトランジスタＱ１のコレクタに、
コレクタが抵抗回路１に接続されたトランジスタＱ３
と、トランジスタＱ３のベース・エミッタ間に接続され
た抵抗Ｒ４とからなる。抵抗回路１はＰＭＯＳトランジ
スタで構成され、そのゲートにオン又はオフさせる制御
信号が印加される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は定電圧回路に係り、詳し
くは半導体集積回路（ＬＳＩ）中に形成された定電圧回
路に関するものである。
【０００２】ＬＳＩ中にはロジック回路等の各種回路に
定電圧を供給するための定電圧回路が多く設けられてい
る。近年のＬＳＩの低消費電力化の技術傾向に伴い、定
電圧回路においても低消費電力化が要求されている。そ
のため、定電圧回路を間欠動作させて消費電力を低減す
る必要がある。
【０００３】
【従来の技術】従来、バイポーラ型ＬＳＩ中にはロジッ
ク回路等に定電圧を供給するために各種の定電圧回路が
形成されている。その一つとして図５に示バンドギャッ
プバイアス回路がある。
【０００４】抵抗Ｒ０，Ｒ７間のノードＮ１にトランジ
スタＱ５のベースが接続され、トランジスタＱ５のエミ
ッタと抵抗Ｒ３との間に出力端子２が接続されている。
ノードＮ１と接地ＧＮＤとの間にはＰＮＰ型のパワーセ
ーブ用トランジスタＱ０が接続されている。トランジス
タＱ０のベースには制御信号ＰＳが入力されている。
【０００５】そして、トランジスタＱ０にＨレベルの制
御信号ＰＳが入力されると、トランジスタＱ０がオフす
る。この結果、バンドギャップバイアス回路は動作状態
となり、出力端子２から電源電圧依存及び温度依存の少
ない定電圧ＶCSが出力される。また、トランジスタＱ０
にＬレベルの制御信号ＰＳが入力されると、トランジス
タＱ０がオンする。この結果、ノードＮ１の電位は接地
ＧＮＤと同電位となってバンドギャップバイアス回路は
停止状態となり、消費電力が低減される。
【０００６】
【発明が解決しようとする課題】しかしながら、バンド
ギャップバイアス回路が停止状態になると、バンドギャ
ップバイアス回路自体の消費電力は低減される。ところ
が、バンドギャップバイアス回路の停止状態においてト
ランジスタＱ０がオンとなるため、抵抗Ｒ１及びトラン
ジスタＱ０を介して若干の電流が流れてしまう。従っ
て、バンドギャップバイアス回路の停止状態にするため
に若干の消費電力が必要となるという問題があった。
【０００７】本発明は上記問題点を解消するためになさ
れたものであって、パワーセーブ時における消費電力を
なくして消費電力を低減できる定電圧回路を提供するこ
とを目的とする。
【０００８】
【課題を解決するための手段】図１は本発明の一態様を
示す原理説明図である。定電圧回路はカレントミラー
部、抵抗回路１及びフィードバック部を備えて構成され
ている。カレントミラー部の第１のトランジスタＱ１は
エミッタサイズが大きく、そのコレクタ及びエミッタ側
に第１及び第２の抵抗Ｒ１，Ｒ２がそれぞれ接続されて
いる。カレントミラー部の第２のトランジスタＱ２はエ
ミッタサイズが小さく、そのコレクタと出力端子２との
間に第３の抵抗Ｒ３が接続されている。抵抗回路１は第
１及び第３の抵抗Ｒ１，Ｒ３と高電位電源ＶCCとの間に
接続されている。フィードバック部はベースが第１のト
ランジスタＱ１のコレクタに、コレクタが抵抗回路１に
接続された第３のトランジスタＱ３と、その第３のトラ
ンジスタＱ３のベース・エミッタ間に接続された第４の
抵抗Ｒ４とから構成されている。
【０００９】そして、抵抗回路１はＰＭＯＳトランジス
タで構成され、ＰＭＯＳトランジスタのゲートに同ＰＭ
ＯＳトランジスタをオン又はオフさせる制御信号を印加
するようにした。
【００１０】また、第２発明は、ＭＯＳトランジスタは
Ｐ型であり、同ＭＯＳトランジスタと同一導電型の第２
のＭＯＳトランジスタとによりＰ型カレントミラー回路
を構成する。第２のＭＯＳトランジスタにはＰ型カレン
トミラー回路をオンオフさせるための第３のＭＯＳトラ
ンジスタを接続し、第３のＭＯＳトランジスタのゲート
に同第３のＭＯＳトランジスタをオン又はオフさせる制
御信号を印加するようにした。
【００１１】
【作用】従って、第１発明では、Ｌレベルの制御信号が
入力されると抵抗回路としてのＰＭＯＳトランジスタが
オンし、定電圧回路は動作状態となる。定電圧回路の動
作状態において、ＰＭＯＳトランジスタは抵抗として機
能し、出力端子２から定電圧ＶCSが出力される。
【００１２】Ｈレベルの制御信号が入力されるとＰＭＯ
Ｓトランジスタはオフし、定電圧回路は停止状態とな
る。ＰＭＯＳトランジスタのオフにより、第１，第３の
抵抗Ｒ１，Ｒ３及び第３のトランジスタＱ３への電流の
供給経路が絶たれるため、定電圧回路の停止状態におけ
る消費電力は零となる。
【００１３】また、第２発明では、定電圧回路の動作状
態において安定した電流を流すことができ、より安定し
た定電圧を出力することができる。
【００１４】
【実施例】以下、本発明をバンドギャップバイアス回路
に具体化した一実施例を図２に従って説明する。なお、
説明の便宜上、図１と同様の構成については同一の符号
を付して説明する。
【００１５】バンドギャップバイアス回路はカレントミ
ラー部、抵抗回路としてのＰＭＯＳトランジスタＴ１及
びフィードバック部を備えて構成されている。カレント
ミラー部は抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ５及び第１及び第
２のトランジスタＱ１，Ｑ２とで構成されている。第
１，第２のトランジスタＱ１，Ｑ２のベースは発振防止
用の抵抗Ｒ５を介して互いに接続されている。第２のト
ランジスタＱ２のコレクタと出力端子２との間には抵抗
Ｒ３が接続されている。第２のトランジスタＱ２のエミ
ッタは接地ＧＮＤに接続されている。
【００１６】第１のトランジスタＱ１のエミッタサイズ
は第２のトランジスタＱ２のエミッタサイズの数倍（本
実施例では３倍）に設定されている。第１のトランジス
タＱ１のコレクタ及びエミッタ側には抵抗Ｒ１，Ｒ２が
それぞれ接続されている。抵抗Ｒ２の他端は接地（低電
位電源）ＧＮＤに接続されている。この抵抗Ｒ２は出力
端子２の電位の変動に基づくトランジスタＱ２の電流の
変化を吸収し、抵抗Ｒ１に流れる電流を常に一定、即ち
抵抗Ｒ１での電圧降下を一定にしている。
【００１７】高電位電源ＶCCと抵抗Ｒ１との間には電圧
ドロップ用のトランジスタＱ４が接続されている。ま
た、高電位電源ＶCCと抵抗Ｒ３との間には抵抗Ｒ６及び
電圧ドロップ用のトランジスタＱ５が直列に接続されて
いる。
【００１８】ＰＭＯＳトランジスタＴ１のソースは高電
位電源ＶCCに接続され、ドレインは前記トランジスタＱ
４，Ｑ５のベースに接続されている。ＰＭＯＳトランジ
スタＴ１のゲートにはインバータ３を介して制御信号Ｐ
Ｓが入力されるようになっている。従って、制御信号Ｐ
ＳがＨレベルであると、ＰＭＯＳトランジスタＴ１はオ
ンし、抵抗として動作して前記トランジスタＱ４，Ｑ５
にバイアス電圧を供給する。また、制御信号ＰＳがＬレ
ベルであると、ＰＭＯＳトランジスタＴ１はオフし、ト
ランジスタＱ４，Ｑ５へのバイアス電圧の供給を停止し
てバンドギャップバイアス回路を停止状態にする。
【００１９】フィードバック部は抵抗Ｒ４，Ｒ７、コン
デンサＣ１及び第３のトランジスタＱ３とを備えて構成
されている。第３のトランジスタＱ３のベースは第１の
トランジスタＱ１のコレクタに接続され、同トランジス
タＱ３のコレクタは抵抗Ｒ７を介して前記ＰＭＯＳトラ
ンジスタＴ１のドレインに接続されている。抵抗Ｒ４は
第３のトランジスタＱ３のベース・エミッタ間に接続さ
れている。発振防止用のコンデンサＣ１は第３のトラン
ジスタＱ３のコレクタ・ベース間に接続されている。
【００２０】次に、上記のように構成したバンドギャッ
プバイアス回路の作用を説明する。今、Ｈレベルの制御
信号ＰＳが入力されるとインバータ３の出力はＬレベル
となり、ＰＭＯＳトランジスタＴ１がオンしてバンドギ
ャップバイアス回路は動作状態となる。バンドギャップ
バイアス回路の動作状態において、ＰＭＯＳトランジス
タＴ１は抵抗として機能する。このため、ＰＭＯＳトラ
ンジスタＴ１，抵抗Ｒ７及び第３のトランジスタＱ３に
よって決定されるバイアス電圧がノードＮ１からトラン
ジスタＱ４，Ｑ５のベースに供給される。
【００２１】従って、トランジスタＱ５はオンし、その
エミッタ電圧はこのバイアス電圧からベース・エミッタ
間電圧だけ低い電圧となる。そして、トランジスタＱ５
のエミッタ電圧が定電圧ＶCSとして出力端子２から出力
される。
【００２２】この状態からノードＮ１のバイアス電圧が
変動、例えば、上昇すると、抵抗Ｒ１での電圧降下が一
定であることからノードＮ２（第１のトランジスタＱ１
のコレクタ）における電位が引き上げられる。この電位
の上昇に相対して第３のトランジスタＱ３は抵抗Ｒ７を
介して電流を引き込み、ノードＮ１の電位を前記変動上
昇分だけ下げる。従って、ノードＮ１のバイアス電圧は
一定に保持され、定電圧ＶCSも一定に保持される。
【００２３】また、前記とは逆に、ノードＮ１のバイア
ス電圧が低下すると、抵抗Ｒ１での電圧降下が一定であ
ることからノードＮ２における電位が引き下げられる。
この電位の低下に相対して第３のトランジスタＱ３の電
流引き込み量を抑制し、ノードＮ１の電位を前記変動上
昇分だけ上げる。従って、ノードＮ１のバイアス電圧は
一定に保持され、定電圧ＶCSも一定に保持される。
【００２４】また、パワーセーブ時において、Ｌレベル
の制御信号ＰＳが入力されるとインバータ３の出力はＨ
レベルとなり、ＰＭＯＳトランジスタＴ１がオフしてバ
ンドギャップバイアス回路は停止状態となる。ＰＭＯＳ
トランジスタＴ１のオフにより、ノードＮ１の電位は接
地ＧＮＤと同電位となり、トランジスタＱ４，Ｑ５もオ
フする。従って、パワーセーブ時には出力端子２の出力
電圧は接地ＧＮＤとなるとともに、バンドギャップバイ
アス回路の消費電力は零となる。
【００２５】このように、本実施例では、カレントミラ
ー部の第１及び第３の抵抗Ｒ１，Ｒ３を高電位電源ＶCC
に接続する抵抗回路をＰＭＯＳトランジスタＴ１で構成
した。従って、パワーセーブ時にはＰＭＯＳトランジス
タＴ１をオフさせることにより、バンドギャップバイア
ス回路に流れる電流を零にして消費電力をなくすことが
できる。
【００２６】図３は本発明を具体化した別のバンドギャ
ップバイアス回路を示している。本実施例では前記ＰＭ
ＯＳトランジスタＴ１をＮＭＯＳトランジスタＴ２に置
換するとともに、前記インバータ３をバッファ４に置換
している。
【００２７】従って、Ｈレベルの制御信号ＰＳが入力さ
れるとＮＭＯＳトランジスタＴ２がオンしてバンドギャ
ップバイアス回路は動作状態となる。バンドギャップバ
イアス回路の動作状態において、ＮＭＯＳトランジスタ
Ｔ２が抵抗として機能し、出力端子２から定電圧ＶCSが
出力される。また、パワーセーブ時において、Ｌレベル
の制御信号ＰＳが入力されるとＮＭＯＳトランジスタＴ
２がオフしてバンドギャップバイアス回路は停止状態と
なる。従って、パワーセーブ時には出力端子２の出力電
圧は接地ＧＮＤとなるとともに、バンドギャップバイア
ス回路の消費電力は零となる。
【００２８】このように、本実施例では、カレントミラ
ー部の第１及び第３の抵抗Ｒ１，Ｒ３を高電位電源ＶCC
に接続する抵抗回路をＰＭＯＳトランジスタＴ１で構成
した。従って、パワーセーブ時にはＰＭＯＳトランジス
タＴ１をオフさせることにより、バンドギャップバイア
ス回路に流れる電流を零にして消費電力をなくすことが
できる。
【００２９】図４は本発明を具体化した別のバンドギャ
ップバイアス回路を示している。本実施例では図２に示
した実施例の構成に加えて、第２，第３のＭＯＳトラン
ジスタとしてのＰＭＯＳトランジスタＴ３，Ｔ４が設け
られている。ＰＭＯＳトランジスタＴ３のソースは高電
位電源ＶCCに接続され、そのゲートはドレインに接続さ
れている。また、ＰＭＯＳトランジスタＴ３のゲートは
ＰＭＯＳトランジスタＴ１のゲートに接続され、ＰＭＯ
ＳトランジスタＴ１，Ｔ３によりカレントミラー回路５
が構成されている。
【００３０】ＰＭＯＳトランジスタＴ４のソースはＰＭ
ＯＳトランジスタＴ３のドレインに接続され、そのドレ
インは接地ＧＮＤに接続されている。ＰＭＯＳトランジ
スタＴ４のゲートには前記インバータ３を介して制御信
号ＰＳが入力されるようになっている。
【００３１】従って、Ｈレベルの制御信号ＰＳが入力さ
れるとインバータ３の出力はＬレベルとなり、ＰＭＯＳ
トランジスタＴ４がオンする。すると、ＰＭＯＳトラン
ジスタＴ３のドレインの電位が低下し、カレントミラー
回路５がオンとなり、ＰＭＯＳトランジスタＴ１には定
電流が流れる。このため、バンドギャップバイアス回路
は動作状態となり、前記実施例と同様にして出力端子２
から定電圧ＶCSが出力される。
【００３２】また、パワーセーブ時において、Ｌレベル
の制御信号ＰＳが入力されるとインバータ３の出力はＨ
レベルとなり、ＰＭＯＳトランジスタＴ４がオフする。
このため、カレントミラー回路５はオフとなり、ＰＭＯ
ＳトランジスタＴ４がオフしてバンドギャップバイアス
回路は停止状態となる。従って、パワーセーブ時には出
力端子２の出力電圧は接地ＧＮＤとなるとともに、バン
ドギャップバイアス回路の消費電力は零となる。
【００３３】このように、本実施例では、抵抗回路とし
てのＰＭＯＳトランジスタＴ１とＰＭＯＳトランジスタ
Ｔ３とでカレントミラー回路５を構成し、カレントミラ
ー回路５をオンオフさせるＰＭＯＳトランジスタＴ４を
設けた。従って、本実施例のバンドギャップバイアス回
路は前記実施例と同様の効果があるとともに、バンドギ
ャップバイアス回路の動作状態においてＰＭＯＳトラン
ジスタＴ１に定電流を流し、より安定した定電圧を出力
することができる。
【００３４】なお、図４に示した実施例におけるＰＭＯ
ＳトランジスタＴ４をＮＭＯＳトランジスタに置換する
とともに、インバータ３をバッファに置換して実施して
もよい。また、図４においてＰＭＯＳトランジスタＴ４
のドレインと接地ＧＮＤとの間に抵抗を挿入して実施し
てもよい。
【００３５】
【発明の効果】以上詳述したように、本発明によれば、
パワーセーブ時における消費電力をなくして消費電力を
低減することができる。
【００３６】また、第２発明によれば、定電圧回路の動
作状態において安定した電流を流すことができ、より安
定した定電圧を出力することができる。
【図面の簡単な説明】
【図１】本発明の一態様を示す原理説明図である。
【図２】一実施例のバンドギャップバイアス回路を示す
回路図である。
【図３】別のバンドギャップバイアス回路を示す回路図
である。
【図４】別のバンドギャップバイアス回路を示す回路図
である。
【図５】従来のバンドギャップバイアス回路を示す回路
図である。
【符号の説明】
１ 抵抗回路 ２ 出力端子 ５ カレントミラー回路 Ｑ１，Ｑ２，Ｑ３ 第１，第２，第３のトランジスタ Ｒ１，Ｒ２，Ｒ３，Ｒ４ 第１，第２，第３，第４の抵
抗 Ｔ１ 抵抗回路としてのＰＭＯＳトランジスタ Ｔ３ 第２のＭＯＳトランジスタとしてのＰＭＯＳトラ
ンジスタ Ｔ４ 第３のＭＯＳトランジスタとしてのＰＭＯＳトラ
ンジスタ ＶCC 高電位電源
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小川 一美 愛知県春日井市高蔵寺町２丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 野中 和幸 愛知県春日井市高蔵寺町２丁目1844番２ 富士通ヴィエルエスアイ株式会社内

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 エミッタサイズの相違する第１及び第２
    のトランジスタ（Ｑ１，Ｑ２）と、その一方のエミッタ
    サイズの大きい第１のトランジスタ（Ｑ１）のコレクタ
    及びエミッタ側にそれぞれ接続した第１及び第２の抵抗
    （Ｒ１，Ｒ２）と、他方のエミッタサイズの小さい第２
    のトランジスタ（Ｑ２）のコレクタと出力端子（２）と
    の間に接続された第３の抵抗（Ｒ３）とよりなり、出力
    端子（２）の電位の電圧変動に相対して前記第１のトラ
    ンジスタ（Ｑ１）のコレクタ側の電位が変動するカレン
    トミラー部と、 前記第１及び第３の抵抗（Ｒ１，Ｒ３）と高電位電源
    （ＶCC）との間に接続された抵抗回路（１）と、 第３のトランジスタ（Ｑ３）及びそのベース・エミッタ
    間に接続された第４の抵抗（Ｒ４）とよりなり、前記出
    力端子（２）の電位の変動に基づいて前記第３のトラン
    ジスタ（Ｑ３）が電流制御され前記出力端子（２）の電
    圧変動を補償するフィードバック部とを備えた定電圧回
    路であって、 前記抵抗回路（１）をＭＯＳトランジスタで構成し、こ
    のＭＯＳトランジスタのゲートに同ＭＯＳトランジスタ
    をオン又はオフさせる制御信号を印加するようにしたこ
    とを特徴とする定電圧回路。
  2. 【請求項２】 前記ＭＯＳトランジスタ（Ｔ１）がＰ型
    であり、同ＭＯＳトランジスタ（Ｔ１）と同一導電型の
    第２のＭＯＳトランジスタ（Ｔ３）とによりＰ型カレン
    トミラー回路（５）を構成するとともに、第２のＭＯＳ
    トランジスタ（Ｔ３）にはＰ型カレントミラー回路
    （５）をオンオフさせるための第３のＭＯＳトランジス
    タ（Ｔ４）を接続し、第３のＭＯＳトランジスタ（Ｔ
    ４）のゲートに同第３のＭＯＳトランジスタ（Ｔ４）を
    オン又はオフさせる制御信号を印加するようにしたこと
    を特徴とする請求項１に記載の定電圧回路。
JP28207192A 1992-10-20 1992-10-20 定電圧回路 Expired - Lifetime JP3318365B2 (ja)

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