JP2023501636A - バッファ装置、チップ及び電子機器 - Google Patents

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Abstract

本発明は、バッファ装置、チップ及び電子機器に関する。前記装置は、第１のＰ型金属酸化物半導体電界効果トランジスタＰＭＯＳを有し、入力電圧を受け、前記第１のＰＭＯＳの閾値電圧により前記入力電圧を調整して駆動電圧を出力する電圧調整モジュール（１０）と、前記電圧調整モジュール（１０）に電気的に接続され、入力信号を受信し、前記駆動電圧で前記入力信号をバッファリングしてバッファリング後の信号を出力するバッファモジュール（２０）と、を備える。第１のＰＭＯＳの閾値電圧により入力電圧を調整して得られた駆動電圧は、バッファモジュール（２０）のプロセスコーナー（ｃｏｒｎｅｒ）を補償することによって、バッファモジュール（２０）の反転ポイントの電圧範囲が小さくなり、プロセス需要を満足することができる。【選択図】図１

Description

本開示は集積回路の技術分野に関し、特にバッファ装置、チップ及び電子機器に関する。
集積回路技術の継続的な発展に伴い、デジタルバッファの応用はますます広がっている。関連技術において、通常、シュミットトリガ回路を用いてデジタルバッファを実現して、低遅延を確保しているが、電源電圧を利用してデジタルバッファに電力を直接供給するため、デジタルバッファを形成するトランジスタは、プロセス上の欠陥で反転ポイントの電圧変化範囲が大きくなりすぎて需要を満足することができない。
これに鑑みて、本開示が解決しようとする技術的課題は、どのようにバッファ装置の反転ポイントの電圧変化範囲を小さくするかということである。
上記課題を解決するために、本開示の一実施例によれば、
第１のＰ型金属酸化物半導体電界効果トランジスタＰＭＯＳを有し、入力電圧を受け、前記第１のＰＭＯＳの閾値電圧により前記入力電圧を調整して駆動電圧を出力する電圧調整モジュールと、
前記電圧調整モジュールに電気的に接続され、入力信号を受信し、前記駆動電圧で前記入力信号をバッファリングしてバッファリング後の信号を出力するバッファモジュールと、を備えるバッファ装置を提供する。
上記装置について、可能な一実現形態では、前記電圧調整モジュールは、第１の電流源と、第１のＮ型金属酸化物半導体電界効果トランジスタＮＭＯＳと、第１の抵抗と、第２の抵抗と、第３の抵抗と、第４の抵抗と、第１のキャパシタとをさらに有し、
前記第１の電流源は、その正極が前記第３の抵抗の第１端に電気的に接続され、電源電圧である前記入力電圧を受け、負極が前記第１のＰＭＯＳのソース、前記第１のＮＭＯＳのゲート、前記第１のキャパシタの第１端に電気的に接続され、
前記第１のＰＭＯＳのゲートは、前記第１のＰＭＯＳのドレイン及び前記第１の抵抗の第１端に電気的に接続され、前記第１の抵抗の第２端は、前記第２の抵抗の第１端に電気的に接続され、
前記第３の抵抗の第２端は、前記第１のＮＭＯＳのドレインに電気的に接続され、
前記第１のＮＭＯＳのソースは、前記第４の抵抗の第１端及び前記バッファモジュールに電気的に接続され、前記駆動電圧を出力し、
前記第２の抵抗の第２端、前記第１のキャパシタの第２端、前記第４の抵抗の第２端は、接地される。
上記装置について、可能な一実現形態では、前記電圧調整モジュールは、第２の電流源と、第２のＮＭＯＳと、第５の抵抗と、第６の抵抗と、第７の抵抗と、第２のキャパシタとをさらに有し、
前記第２の電流源は、その正極が第６の抵抗の第１端に電気的に接続され、電源電圧を受け、負極が前記第１のＰＭＯＳのソース、前記第２のＮＭＯＳのゲート、前記第２のキャパシタの第１端に電気的に接続され、
前記第１のＰＭＯＳは、そのゲートが前記入力電圧を受け、ドレインが前記第５の抵抗の第１端に電気的に接続され、
前記第６の抵抗の第２端は、前記第２のＮＭＯＳのドレインに電気的に接続され、
前記第２のＮＭＯＳのソースは、前記第７の抵抗の第１端及び前記バッファモジュールに電気的に接続され、前記駆動電圧を出力し、
前記第５の抵抗の第２端、前記第２のキャパシタの第２端、前記第７の抵抗の第２端は、接地される。
上記装置について、可能な一実現形態では、前記電圧調整モジュールは、第１のオペアンプと、第８の抵抗と、第９の抵抗と、第１０の抵抗とをさらに有し、
前記第１のオペアンプは、そのプラス入力端が前記入力電圧を受け、出力端が前記第１のＰＭＯＳのソース及び前記バッファモジュールに電気的に接続され、前記駆動電圧を出力し、
前記第１のＰＭＯＳのドレインは、前記第１のＰＭＯＳのゲート及び前記第８の抵抗の第１端に電気的に接続され、前記第８の抵抗の第２端は、前記第９の抵抗の第１端に電気的に接続され、前記第９の抵抗の第２端は、前記第１０の抵抗の第１端に電気的に接続され、前記第１０の抵抗の第２端は、接地され、
前記第１のオペアンプのマイナス入力端は、前記第８の抵抗の第２端及び前記第９の抵抗の第１端に電気的に接続される。
前記装置について、可能な一実現形態では、前記電圧調整モジュールは、第２のオペアンプと、第３のオペアンプと、第２のＰＭＯＳと、第３のＮＭＯＳと、第４のＮＭＯＳと、第１１の抵抗と、第１２の抵抗と、第１３の抵抗と、第３の電流源とをさらに有し、
前記第１のＰＭＯＳは、そのソースが前記第１１の抵抗の第１端に電気的に接続され、電源電圧を受け、ドレインが前記第３の電流源の正極、前記第１のＰＭＯＳのゲート及び前記第２のオペアンプのプラス入力端に電気的に接続され、
前記第２のオペアンプは、そのマイナス入力端が前記第１１の抵抗の第２端、前記第２のＰＭＯＳのソースに電気的に接続され、出力端が前記第２のＰＭＯＳのゲートに電気的に接続され、
前記第２のＰＭＯＳのドレインは、前記第３のＮＭＯＳのドレイン、前記第３のＮＭＯＳのゲート、前記第４のＮＭＯＳのゲートに電気的に接続され、
前記第４のＮＭＯＳのドレインは、前記第３のオペアンプのマイナス入力端、前記第１２の抵抗の第２端、前記第１３の抵抗の第１端に電気的に接続され、
前記第３のオペアンプは、そのプラス入力端が前記入力電圧を受け、出力端が前記第１２の抵抗の第１端及び前記バッファモジュールに電気的に接続され、前記駆動電圧を出力し、
前記第３の電流源の負極、前記第３のＮＭＯＳのソース、前記第４のＮＭＯＳのソース、前記第１３の抵抗の第２端は、接地される。
上記装置について、可能な一実現形態では、前記バッファモジュールは、第３のＰＭＯＳと、第４のＰＭＯＳと、第５のＰＭＯＳと、第５のＮＭＯＳと、第６のＮＭＯＳと、第７のＮＭＯＳと、インバーターとを有し、
前記第３のＰＭＯＳのソースは、前記第５のＰＭＯＳのソースに電気的に接続され、電源電圧を入力し、
前記第３のＰＭＯＳのゲートは、前記第４のＰＭＯＳのゲート、前記第５のＮＭＯＳのゲート、前記第６のＮＭＯＳのゲートに電気的に接続され、前記入力信号を受信し、
前記第３のＰＭＯＳのドレインは、前記第５のＰＭＯＳのドレイン、前記第４のＰＭＯＳのソースに電気的に接続され、前記第４のＰＭＯＳのドレインは、前記インバーターの入力端、前記第５のＮＭＯＳのドレインに電気的に接続され、前記第５のＮＭＯＳのソースは、前記第６のＮＭＯＳのドレイン及び前記第７のＮＭＯＳのドレインに電気的に接続され、前記第６のＮＭＯＳのソース、前記第７のＮＭＯＳのソースは、接地され、
前記インバーターの出力端は、前記第５のＰＭＯＳのゲート、前記第７のＮＭＯＳのゲートに電気的に接続され、バッファリング後の信号を出力する。
上記装置について、可能な一実現形態では、前記バッファ装置は、アナログ－デジタル変換回路、パワーオンリセット回路、超音波センサー回路、電子スイッチング回路、信号切替制御回路、ＩＧＢＴ駆動制御回路、電流閾値検出回路、電圧閾値検出回路、及び光電センサー回路のいずれか１つを含む電子回路装置に適用可能である。
上記技術的課題を解決するために、本開示の別の実施例によれば、前記バッファ装置を備えるチップを提供する。
上記技術的課題を解決するために、本開示の別の実施例によれば、前記チップを備える電子機器を提供する。
本開示の実施例に係るバッファ装置の電圧調整モジュールは、第１のＰＭＯＳの閾値電圧により入力電圧を調整することができ、得られた駆動電圧は、バッファモジュールのプロセスコーナー（ｃｏｒｎｅｒ）を補償することによって、バッファモジュールの反転ポイントの電圧範囲が小さくなり、プロセス需要を満足することができる。
以下、図面を参照しながら例示的な実施例を詳細に説明することによって、本開示の他の特徴および方面は明瞭になる。
明細書の一部として組み込まれる図面は、明細書と共に本開示の例示的な実施例、特徴および方面を示し、本開示の原理を説明するものである。
図１は、本開示の一実施形態に係るバッファ装置のブロック図を示す。 図２は、本開示の一実施形態に係るバッファモジュールの模式図を示す。 図３は、本開示の一実施形態に係る電圧調整モジュールの模式図を示す。 図４は、本開示の一実施形態に係る電圧調整モジュールの模式図を示す。 図５は、本開示の一実施形態に係る電圧調整モジュールの模式図を示す。 図６は、本開示の一実施形態に係る電圧調整モジュールの模式図を示す。
以下、図面を参照しながら本開示の様々な例示的な実施例、特徴および方面を詳細に説明する。図面における同じ符号は同じまたは類似する機能の要素を示す。図面において実施例の様々な方面を示したが、特に断らない限り、比例に従って図面を描く必要がない。
ここでの用語「例示的」とは、「例、実施例として用いられることまたは説明的なもの」を意味する。ここで「例示的」に説明されるいかなる実施例は他の実施例より好ましいまたは優れるものであると理解すべきではない。
また、本開示をより効果的に説明するために、以下の具体的な実施形態において様々な具体的な詳細を示す。当業者であれば、本開示は何らかの具体的な詳細がなくても同様に実施できると理解すべきである。いくつかの実施例では、本開示の趣旨を強調するために、当業者が熟知している方法、手段、要素および回路について詳細な説明を行わない。
図１は、本開示の一実施形態に係るバッファ装置のブロック図を示す。
図１に示すように、前記装置は、
第１のＰ型金属酸化物半導体電界効果トランジスタＰＭＯＳ（図１では不図示）を有し、入力電圧を受け、前記第１のＰＭＯＳの閾値電圧により前記入力電圧を調整して駆動電圧を出力する電圧調整モジュール１０と、
前記電圧調整モジュール１０に電気的に接続され、入力信号を受信し、前記駆動電圧で前記入力信号をバッファリングしてバッファリング後の信号を出力するバッファモジュール２０と、を備える。
本開示の実施例に係るバッファ装置の電圧調整モジュールは、第１のＰＭＯＳの閾値電圧により入力電圧を調整することができ、得られた駆動電圧は、バッファモジュールのプロセスコーナー（ｃｏｒｎｅｒ）を補償することによって、バッファモジュールの反転ポイントの電圧範囲が小さくなり、プロセス需要を満足することができる。
本開示の実施形態に係る装置は、電子機器に設けられてもよく、前記電子機器は、モバイル機器ともいう。モバイル機器は、様々な形態のアクセスモバイルデバイス、ユーザユニット、ユーザデバイス、ユーザーステーション、移動局、モバイルステーション（Ｍｏｂｉｌｅ Ｓｔａｔｉｏｎ、ＭＳ）、遠隔局、遠隔モバイルデバイス、モバイルデバイス、ユーザモバイルデバイス、端末装置（ｔｅｒｍｉｎａｌ ｅｑｕｉｐｍｅｎｔ）、無線通信装置、ユーザエージェント又はユーザ装置であってもよい。ユーザデバイスは、セルラーホン、コードレス電話、セッション・イニシエーション・プロトコル（Ｓｅｓｓｉｏｎ Ｉｎｉｔｉａｔｉｏｎ Ｐｒｏｔｏｃｏｌ、ＳＩＰ）電話、ワイヤレスローカルループ（Ｗｉｒｅｌｅｓｓ Ｌｏｃａｌ Ｌｏｏｐ、ＷＬＬ）ステーション、パーソナル・デジタル・アシスタント（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ、ＰＤＡ）、無線通信機能を有する手持ちの機器、計算装置、又は無線モデムに接続された他の処理装置、車載装置、ウエアラブル装置、５Ｇネットワークにおけるユーザデバイス又は将来進化する公衆陸上移動体通信網（Ｐｕｂｌｉｃ Ｌａｎｄ Ｍｏｂｉｌｅ Ｎｅｔｗｏｒｋ、ＰＬＭＮ）におけるモバイル機器などであってもよいが、本開示の実施例では、これについて限定されない。
本開示の実施形態に係るバッファ装置は、デジタル信号を入力として、かつバッファリング処理が必要な任意の装置／機器に適用可能であり、アナログ－デジタル変換回路、パワーオンリセット回路、超音波センサー回路、電子スイッチング回路、信号切替制御回路、ＩＧＢＴ駆動制御回路、電流閾値検出回路、電圧閾値検出回路、光電センサー回路のうちいずれか１つで構成された電子回路装置を含むが、これに限定されない。
前記バッファモジュール２０は、複数の実施形態を含み得る。以下、バッファモジュール２０の可能な一実施形態について例示的な説明を行う。
図２は、本開示の一実施形態に係るバッファ装置の模式図を示す。
可能な一実施形態では、図２に示すように、前記バッファモジュール２０は、第３のＰＭＯＳ Ｍｐ３と、第４のＰＭＯＳ Ｍｐ４と、第５のＰＭＯＳ Ｍｐ５と、第５のＮＭＯＳ Ｍｎ５と、第６のＮＭＯＳ Ｍｎ６と、第７のＮＭＯＳ Ｍｎ７と、インバーターＮｏｔとを有し、
前記第３のＰＭＯＳ Ｍｐ３のソースは、前記第５のＰＭＯＳ Ｍｐ５のソースに電気的に接続され、電源電圧ＶＤＤを入力され、
前記第３のＰＭＯＳ Ｍｐ３のゲートは、前記第４のＰＭＯＳ Ｍｐ４のゲート、前記第５のＮＭＯＳ Ｍｎ５のゲート、前記第６のＮＭＯＳ Ｍｎ６のゲートに電気的に接続され、前記入力信号Ｖｉｎを受信し、
前記第３のＰＭＯＳ Ｍｐ３のドレインは、前記第５のＰＭＯＳ Ｍｐ５のドレイン、前記第４のＰＭＯＳ Ｍｐ４のソースに電気的に接続され、前記第４のＰＭＯＳ Ｍｐ４のドレインは、前記インバーターＮｏｔの入力端、前記第５のＮＭＯＳ Ｍｎ５のドレインに電気的に接続され、前記第５のＮＭＯＳ Ｍｎ５のソースは、前記第６のＮＭＯＳ Ｍｎ６のドレイン及び前記第７のＮＭＯＳ Ｍｎ７のドレインに電気的に接続され、前記第６のＮＭＯＳ Ｍｎ６のソース、前記第７のＮＭＯＳ Ｍｎ７のソースは、接地され、
前記インバーターＮｏｔの出力端は、前記第５のＰＭＯＳ Ｍｐ５のゲート、前記第７のＮＭＯＳ Ｍｎ７のゲートに電気的に接続され、バッファリング後の信号Ｖｏｕｔを出力する。
ここで、第５のＰＭＯＳ Ｍｐ５と第７のＮＭＯＳ Ｍｎ７は、反転ポイント電圧付近でのハイレベルとローレベルの切替の繰り返しによるグリッチを防止するように、フィードバックによってロジックハイレベルとロジックローレベルの間の一定のヒステリシスを実現することができる。
なお、上記のバッファモジュール２０の説明は例示的なものであることを理解されたい。当業者であれば、他の方法によりバッファモジュール２０を実現することができる。
以下、バッファモジュール２０の反転ポイント電圧について例示的な説明を行う。
第３のＰＭＯＳ Ｍｐ３と第４のＰＭＯＳ Ｍｐ４が同じ（説明の便宜上、ＰＭＯＳ Ｍｐで説明する）、第５のＮＭＯＳ Ｍｎ５と第６のＮＭＯＳ Ｍｎ６が同じもの（説明の便宜上、ＮＭＯＳ Ｍｎで説明する）であると想定し、ヒステリシス電圧を生成するための第５のＰＭＯＳ Ｍｐ５および第７のＮＭＯＳ Ｍｎ７を無視し、反転ポイント電圧がＶＩＮＶ、ＰＭＯＳ Ｍｐの閾値電圧の絶対値がＶＴＰ、ＮＭＯＳ Ｍｎの閾値電圧がＶＴＮであると想定し、
Figure 2023501636000002
 （ここで、ＣＯＸはトランジスタの単位面積あたりのゲート容量、ＷＰ、ＷＮはそれぞれＰＭＯＳ、ＮＭＯＳの幅、ＬＰ、ＬＮはそれぞれＰＭＯＳ、ＮＭＯＳの長さ、μＰとμＮはそれぞれＰＭＯＳ、ＮＭＯＳの移動度を表す）とし、電圧反転ポイントにおいて、
Figure 2023501636000003
 に基づいて、
Figure 2023501636000004
 が得られる。
式１から分かるように、バッファモジュール２０の反転ポイント電圧ＶＩＮＶは電源電圧ＶＤＤと相関があり、ＮＭＯＳおよびＰＭＯＳの寸法と相関があり、ＮＭＯＳおよびＰＭＯＳの閾値電圧と相関がある。
式１から分かるように、電源電圧ＶＤＤが変化しない場合、プロセスコーナーのうちのＳＮＦＰ（Ｓｌｏｗ Ｎｍｏｓ Ｆａｓｔ Ｐｍｏｓ、低速ＮＭＯＳ高速ＰＭＯＳ）は、ロジックハイ（Ｌｏｇｉｃ－Ｈｉｇｈ）の最も悪いプロセスコーナーであり、バッファモジュールがロジックハイでの最小値１．２、１．１または１．０５を達成できるか否かを決定し、プロセスコーナーのうちのＦＮＳＰ（Ｆａｓｔ Ｎｍｏｓ Ｓｌｏｗ Ｐｍｏｓ、高速ＮＭＯＳ低速ＰＭＯＳ）は、ロジックロー（Ｌｏｇｉｃ－Ｌｏｗ）の最も悪いプロセスコーナーであり、バッファモジュールがロジックローの最大値０．６Ｖを達成できるか否かを決定するため、ＳＮＦＰ、ＦＮＳＰはバッファモジュール２０の反転ポイント電圧の範囲の大きさを決定する。
プロセスコーナーのうちのＴＴプロセスコーナーについて、ＶＴＮ＝ＶＴＰ＝ＶＴであると想定し、プロセスコーナーのうちのＳＳプロセスコーナーについて、ＶＴＮ＝ＶＴＰ＝ＶＴ＋Δであると想定し、プロセスコーナーのうちのＦＦプロセスコーナーについて、ＶＴＮ＝ＶＴＰ＝ＶＴ－Δであると想定する。ここで、Δは所定値を表してよい。なお、本開示では、Δの具体的な値について、限定されなく、当業者が実際の場合及び必要に応じて設定することができる。
以上の想定をまとめて、式１より以下が得られる。
ＴＴプロセスコーナー：
Figure 2023501636000005
 ＳＳプロセスコーナー：
Figure 2023501636000006
 ＦＦプロセスコーナー：
Figure 2023501636000007
 ＳＮＦＰプロセスコーナー：
Figure 2023501636000008
 ＦＮＳＰプロセスコーナー：
Figure 2023501636000009
ここで、ＳＮＦＰは複数のプロセスコーナーのうちの極大値であって、ロジックハイの最も悪いプロセスコーナーであり、バッファモジュールがロジックハイの最小値１．２、１．１または１．０５を達成できるか否かを決定する。ＦＮＳＰは、複数のプロセスコーナーのうちの極小値であって、ロジックローの最も悪いプロセスコーナーであり、バッファモジュールがロジックローの最大値０．６Ｖを達成できるか否かを決定する。
一般的には、電源電圧ＶＤＤが２．５Ｖ～５．５Ｖであるため、電源電圧ＶＤＤでバッファモジュール２０に電力を供給すると、デジタルバッファ２０の反転ポイント電圧が電源電圧ＶＤＤ、ＮＭＯＳおよびＰＭＯＳの寸法、ＮＭＯＳおよびＰＭＯＳの閾値電圧と相関があることによってバッファモジュールの反転ポイント電圧のロジックローの最大値が０．６Ｖ、ロジックハイの最小値が２．０Ｖとなることから、反転ポイント電圧の範囲は大きい（ロジックハイとロジックローとの差分値が１Ｖより大きい）ことが分かる。反転ポイント電圧の範囲を小さくし、例えばロジックハイとロジックローとの差分値を０．６Ｖ以下にする（例えば、ロジックローの最大値を０．６Ｖ、ロジックハイの最小値を１．２、１．１または１．０５にする）には、反転ポイント電圧と電源電圧ＶＤＤ、ＮＭＯＳおよびＰＭＯＳの寸法、ＮＭＯＳおよびＰＭＯＳの閾値電圧との相関性をなくす必要がある。
本開示の実施例は、バッファモジュールの電源電圧への依存性を解消し、電源電圧の影響を低減し、閾値電圧の影響を解消することによって、反転ポイント電圧の範囲を小さくするようにＳＮＦＰおよびＦＮＳＰプロセスコーナーをＳＳおよびＦＦプロセスコーナーに変更することができる。
以下、電圧調整モジュール１０の可能な実現形態について例示的な説明を行う。
図３は、本開示の一実施形態に係る電圧調整モジュールの模式図を示す。
可能な一実施形態では、図３に示すように、前記電圧調整モジュール１０は、第１の電流源Ｉ１と、第１のＮ型金属酸化物半導体電界効果トランジスタＮＭＯＳ Ｍｎ１と、第１の抵抗Ｒ１と、第２の抵抗Ｒ２と、第３の抵抗Ｒ３と、第４の抵抗Ｒ４と、第１のキャパシタＣ１とをさらに有し、
前記第１の電流源Ｉ１は、その正極が前記第３の抵抗Ｒ３の第１端に電気的に接続され、電源電圧ＶＤＤである前記入力電圧を受け、負極が前記第１のＰＭＯＳ ＭＰ１のソース、前記第１のＮＭＯＳ Ｍｎ１のゲート、前記第１のキャパシタＣ１の第１端に電気的に接続され、
前記第１のＰＭＯＳ ＭＰ１のゲートは、前記第１のＰＭＯＳ ＭＰ１のドレイン及び前記第１の抵抗Ｒ１の第１端に電気的に接続され、前記第１の抵抗Ｒ１の第２端は、前記第２の抵抗Ｒ２の第１端に電気的に接続され、
前記第３の抵抗Ｒ３の第２端は、前記第１のＮＭＯＳ Ｍｎ１のドレインに電気的に接続され、
前記第１のＮＭＯＳ Ｍｎ１のソースは、前記第４の抵抗Ｒ４の第１端及び前記バッファモジュールに電気的に接続され、前記駆動電圧ＶＬＤＯを出力し、
前記第２の抵抗Ｒ２の第２端、前記第１のキャパシタＣ１の第２端、前記第４の抵抗Ｒ４の第２端は、接地される。
１つの例では、第１の電流源Ｉ１がＶｂｇ／Ｒ（ここで、Ｖｂｇは基準電圧であり、安定な値を有する）であり、第１の抵抗Ｒ１、第２の抵抗Ｒ２および第１のＰＭＯＳ Ｍｐ１を流れるとすると、ＶＬＤＯ＝Ｉ１＊（Ｒ１＋Ｒ２）＋Ｖｇｓｐ－Ｖｇｓｎ１（ここで、Ｖｇｓｐは第１のＰＭＯＳ Ｍｐ１のゲート－ソース間電圧、Ｖｇｓｎ１は第１のＮＭＯＳ Ｍｎ１のゲート－ソース間電圧を表す）が得られる。
１つの例では、第１のＰＭＯＳ Ｍｐ１と第１のＮＭＯＳ Ｍｎ１のオーバー駆動電圧がほぼ等しくなり、例えば両方ともＶｏｖ１になるように、適切な第１のＰＭＯＳ Ｍｐ１および第１のＮＭＯＳ Ｍｎ１を選択してよい。このようにすれば、Ｖｇｓｐ＝ＶＴＰ＋Ｖｏｖ１、Ｖｇｓｎ１＝ＶＴＮ＋Ｖｏｖ１が得られる。さらに、ＶＬＤＯ電圧は、ＶＬＤＯ＝Ｉ１＊（Ｒ１＋Ｒ２）＋ＶＴＰ－ＶＴＮ＝Ｖｂｇ＊（Ｒ１＋Ｒ２）／Ｒ＋ＶＴＰ－ＶＴＮによって得られ、バッファモジュールの反転ポイント電圧の式１と結合して以下の式が得られる。
Figure 2023501636000010
なお、同一のウェハ上で、各ＰＭＯＳの閾値電圧が同じ、各ＮＭＯＳの閾値電圧が同じものと見なしてよいので、第１のＰＭＯＳ Ｍｐ１を導入して、バッファモジュール２０のＰＭＯＳの閾値電圧による反転ポイント電圧への影響を相殺することができる。
従って、以上の式からも分かるように、ＶＩＮＶは電源電圧ＶＤＤの影響を受けず、電流源と相関があり（電圧Ｖｂｇに基づく相関がある）、電圧Ｖｂｇが基準電圧であってよいので、プロセスコーナーの影響を受けず、安定した状態を維持できる。また、以上の式から分かるように、ＰＭＯＳの閾値電圧ＶＴＰの影響が解消されたので、全プロセスコーナー範囲における反転ポイント電圧ＶＩＮＶの変化は明らかに小さくなり、かつＳＮＦＰ、ＦＮＳＰプロセスコーナーはＳＳ、ＦＦプロセスコーナーに変更される。
図４は、本開示の一実施形態に係る電圧調整モジュールの模式図を示す。
可能な一実施形態では、図４に示すように、前記電圧調整モジュール１０は、第２の電流源Ｉ２と、第２のＮＭＯＳ ＭＮ２と、第５の抵抗Ｒ５と、第６の抵抗Ｒ６と、第７の抵抗Ｒ７と、第２のキャパシタＣ２とをさらに有し、
前記第２の電流源Ｉ２は、その正極が前記第６の抵抗Ｒ６の第１端に電気的に接続され、電源電圧ＶＤＤを受け、負極が前記第１のＰＭＯＳ ＭＰ１のソース、前記第２のＮＭＯＳ ＭＮ２のゲート、前記第２のキャパシタＣ２の第１端に電気的に接続され、
前記第１のＰＭＯＳ ＭＰ１は、そのゲートが前記入力電圧ＶＲＥＦ＿ＣＬＡＭＰを受け、ドレインが前記第５の抵抗Ｒ５の第１端に電気的に接続され、
前記第６の抵抗Ｒ６の第２端は、前記第２のＮＭＯＳ ＭＮ２のドレインに電気的に接続され、
前記第２のＮＭＯＳ ＭＮ２のソースは、前記第７の抵抗Ｒ７の第１端及び前記バッファモジュール２０（不図示）に電気的に接続され、前記駆動電圧ＶＬＤＯを出力し、
前記第５の抵抗Ｒ５の第２端、前記第２のキャパシタＣ２の第２端、前記第７の抵抗Ｒ７の第２端は、接地される。
１つの例では、図４に示すように、ＶＬＤＯ＝ＶＲＥＦ＿ＣＬＡＭＰ＋Ｖｇｓｐ－Ｖｇｓｎ２であるため、第１のＰＭＯＳ Ｍｐ１と第２のＮＭＯＳ Ｍｎ２のオーバー駆動電圧がほぼ等しくなり、例えば両方ともＶｏｖ２になるように、適切な第１のＰＭＯＳ Ｍｐ１および第２のＮＭＯＳ Ｍｎ２を選択してよい。ここで、Ｖｇｓｐは第１のＰＭＯＳ Ｍｐ１のゲート－ソース間電圧、Ｖｇｓｎ２は第２のＮＭＯＳ Ｍｎ２のゲート－ソース間電圧を表す。すると、Ｖｇｓｐ＝ＶＴＰ＋Ｖｏｖ２、Ｖｇｓｎ＝ＶＴＮ＋Ｖｏｖ２となる。さらに、ＶＬＤＯ電圧がＶＬＤＯ＝ＶＲＥＦ＿ＣＬＡＭＰ＋ＶＴＰ－ＶＴＮが得られ、式１と結合して以下の式が得られる。
Figure 2023501636000011
従って、以上の式からも分かるように、ＶＩＮＶは電源電圧ＶＤＤの影響を受けず、入力電圧ＶＲＥＦ＿ＣＬＡＭＰと相関があり、入力電圧ＶＲＥＦ＿ＣＬＡＭＰが基準電圧であってよいので、プロセスコーナーの影響を受けず、安定した状態を維持できる。また、以上の式から分かるように、ＰＭＯＳの閾値電圧ＶＴＰの影響が解消されたので、全プロセスコーナー範囲における反転ポイント電圧ＶＩＮＶの変化は明らかに小さくなり、かつＳＮＦＰ、ＦＮＳＰプロセスコーナーはＳＳ、ＦＦプロセスコーナーに変更される。
図５は、本開示の一実施形態に係る電圧調整モジュールの模式図を示す。
可能な一実施形態では、図５に示すように、前記電圧調整モジュール１０は、第１のオペアンプＡｍｐ１と、第８の抵抗Ｒ８と、第９の抵抗Ｒ９と、第１０の抵抗Ｒ１０とをさらに有し、
前記第１のオペアンプＡｍｐ１は、そのプラス入力端が前記入力電圧ＶＲＥＦを受け、出力端が前記第１のＰＭＯＳ Ｍｐ１のソース及び前記バッファモジュール２０に電気的に接続され、前記駆動電圧ＶＬＤＯを出力し、
前記第１のＰＭＯＳ Ｍｐ１のドレインは、前記第１のＰＭＯＳ Ｍｐ１のゲート及び前記第８の抵抗Ｒ８の第１端に電気的に接続され、前記第８の抵抗Ｒ８の第２端は、前記第９の抵抗Ｒ９の第１端に電気的に接続され、前記第９の抵抗Ｒ９の第２端は、前記第１０の抵抗Ｒ１０の第１端に電気的に接続され、前記第１０の抵抗Ｒ１０の第２端は、接地され、
前記第１のオペアンプＡｍｐ１のマイナス入力端は、前記第８の抵抗Ｒ８の第２端及び前記第９の抵抗Ｒ９の第１端に電気的に接続される。
別の実施形態では、図５に示すように、前記第１のＰＭＯＳ Ｍｐ１のゲートは、第８の抵抗Ｒ８と第９の抵抗Ｒ９との間に電気的に接続されていてもよいし、第９の抵抗Ｒ９と第１０の抵抗Ｒ１０との間に電気的に接続されていてもよい。第１のＰＭＯＳ Ｍｐ１のゲートと他の回路との電気的な接続関係を変更することにより、反転ポイント電圧の大きさを調整することができる。以下、第１のＰＭＯＳ Ｍｐ１のゲートが第１のＰＭＯＳ Ｍｐ１のドレインおよび第８の抵抗Ｒ８の第１端に電気的に接続されている場合を例として説明を行う。
１つの例では、図５に示すように、ＶＬＤＯ＝ＶＲＥＦ＊（Ｒ８＋Ｒ９＋Ｒ１０）／（Ｒ９＋Ｒ１０）＋Ｖｇｓｐ（ここで、Ｖｇｓｐは第１のＰＭＯＳ Ｍｐ１のゲート－ソース間電圧を表す）である。第１のＰＭＯＳ Ｍｐ１のオーバー駆動電圧がＶｏｖ３であるとすれば、ＶＬＤＯ＝ＶＲＥＦ＊（Ｒ８＋Ｒ９＋Ｒ１０）／（Ｒ９＋Ｒ１０）＋ＶＴＰ＋Ｖｏｖ３が得られる。式１と結合して以下の式が得られる。
Figure 2023501636000012
従って、以上の式からも分かるように、反転ポイント電圧ＶＩＮＶは電源電圧ＶＤＤの影響を受けず、入力電圧ＶＲＥＦと相関があり、入力電圧ＶＲＥＦが基準電圧であってよいので、プロセスコーナーの影響を受けず、安定した状態を維持できる。また、以上の式から分かるように、ＰＭＯＳの閾値電圧ＶＴＰの影響が解消されたので、全プロセスコーナー範囲における反転ポイント電圧ＶＩＮＶの変化は明らかに小さくなり、かつＳＮＦＰ、ＦＮＳＰプロセスコーナーはＳＳ、ＦＦプロセスコーナーに変更される。
図６は、本開示の一実施形態に係る電圧調整モジュールの模式図を示す。
可能な一実施形態では、図６に示すように、前記電圧調整モジュールは、第２のオペアンプＡｍｐ２と、第３のオペアンプＡｍｐ３と、第２のＰＭＯＳ Ｍｐ２と、第３のＮＭＯＳ Ｍｎ３と、第４のＮＭＯＳ Ｍｎ４と、第１１の抵抗Ｒ１１と、第１２の抵抗Ｒ１２と、第１３の抵抗Ｒ１３と、第３の電流源Ｉ３とをさらに有し、
前記第１のＰＭＯＳ Ｍｐ１は、そのソースが前記第１１の抵抗Ｒ１１の第１端に電気的に接続され、電源電圧ＶＤＤを受け、ドレインが前記第３の電流源Ｉ３の正極、前記第１のＰＭＯＳ Ｍｐ１のゲート及び前記第２のオペアンプＡｍｐ２のプラス入力端に電気的に接続され、
前記第２のオペアンプＡｍｐ２は、そのマイナス入力端が前記第１１の抵抗Ｒ１１の第２端、前記第２のＰＭＯＳ Ｍｐ２のソースに電気的に接続され、出力端が前記第２のＰＭＯＳ Ｍｐ２のゲートに電気的に接続され、
前記第２のＰＭＯＳ Ｍｐ２のドレインは、前記第３のＮＭＯＳ Ｍｎ３のドレイン、前記第３のＮＭＯＳ Ｍｎ３のゲート、前記第４のＮＭＯＳ Ｍｎ４のゲートに電気的に接続され、
前記第４のＮＭＯＳ Ｍｎ４のドレインは、前記第３のオペアンプＡｍｐ３のマイナス入力端、前記第１２の抵抗Ｒ１２の第２端、前記第１３の抵抗Ｒ１３の第１端に電気的に接続され、
前記第３のオペアンプＡｍｐ３は、そのプラス入力端が前記入力電圧ＶＲＥＦ１を受け、出力端が前記第１２の抵抗Ｒ１２の第１端及び前記バッファモジュール２０に電気的に接続され、前記駆動電圧ＶＬＤＯを出力し、
前記第３の電流源Ｉ３の負極、前記第３のＮＭＯＳ Ｍｎ３のソース、前記第４のＮＭＯＳ Ｍｎ４のソース、前記第１３の抵抗Ｒ１３の第２端は、接地される。
図６に示すように、本開示の実施例は、第１のＰＭＯＳ Ｍｐ１のゲート－ソース間電圧Ｖｇｓｐを電流Ｖｇｓｐ／Ｒ１１に変換して、第３のオペアンプＡｍｐ３のマイナス入力端およびＶＬＤＯ抵抗分圧抵抗ストリングのフィードバック端（第１２の抵抗Ｒ１２と第１３の抵抗Ｒ１３との間）に入力することができる。第１のＰＭＯＳ Ｍｐ１のオーバー駆動電圧がＶｏｖ４とすると、Ｖｇｓｐ＝ＶＴＰ＋Ｖｏｖ４となる。ＶＬＤＯ電圧は、ＶＲＥＦ１＊（Ｒ１２＋Ｒ１３）／Ｒ１３＋（ＶＴＰ＋Ｖｏｖ４）＊Ｒ１２／Ｒ１１によって得られる。本開示では、第１２の抵抗Ｒ１２と第１１の抵抗Ｒ１１の割合（Ｒ１２／Ｒ１１）を調整することによって、ＶＬＤＯ電圧を変更することができる。
１つの例では、Ｒ１２／Ｒ１１＝１とすると、ＶＬＤＯ電圧は、ＶＬＤＯ＝ＶＲＥＦ１＊（Ｒ１２＋Ｒ１３）／Ｒ１３＋ＶＴＰ＋Ｖｏｖ４によって得られる。式１と結合して以下の式が得られる。
Figure 2023501636000013
従って、以上の式からも分かるように、ＶＩＮＶは電源電圧ＶＤＤの影響を受けず、入力電圧と相関があり、入力電圧ＶＲＥＦ１が基準電圧であってよいので、プロセスコーナーの影響を受けず、安定した状態を維持できる。また、以上の式から分かるように、ＰＭＯＳの閾値電圧ＶＴＰの影響が解消されたので、全プロセスコーナー範囲における反転ポイント電圧ＶＩＮＶの変化は明らかに小さくなり、かつＳＮＦＰ、ＦＮＳＰプロセスコーナーはＳＳ、ＦＦプロセスコーナーに変更される。
低電圧給電システムでは、電源電圧ＶＤＤの変化範囲が２．５Ｖ～５．５Ｖであってよい。コストを増加させないために、５Ｖのデバイスを用いて回路設計を行ってよい。この場合には、本開示の技術的手段を採用し、調整モジュール１０により受けた電圧を調整して駆動電圧ＶＬＤＯを得ることによって、バッファモジュール２０のＮＭＯＳおよびＰＭＯＳ閾値電圧のプロセスコーナー変化を補償することができ、全プロセスコーナー範囲における反転ポイント電圧ＶＩＮＶの変化を小さくすることができる。
本開示の実施形態に係るバッファ装置は、プロセスコーナーの異なるＰＭＯＳ、ＮＭＯＳに対して自己適応調整を行うことができ、ＳＮＦＰプロセスコーナーでは、調整モジュールにより駆動電圧ＶＬＤＯを適切に低下させ、ＦＮＳＰプロセスコーナーでは、調整モジュールにより駆動電圧ＶＬＤＯを適切に上昇させる。駆動電圧ＶＬＤＯの低下または上昇の幅を制御することによって、最も悪いプロセスコーナーを改善して、ＳＮＦＰ、ＦＮＳＰプロセスコーナーをＳＳ、ＦＦプロセスコーナーに変更することができるため、全プロセスコーナー範囲における反転ポイント電圧ＶＩＮＶの変化は明らかに小さくなる。
以上は、本開示の具体的な実施形態に過ぎず、本開示の保護範囲を限定するものではなく、当業者が本開示に記載の技術的範囲内で容易に想到し得るあらゆる変更又は置換は、いずれも本開示の保護範囲内に包含されるべきである。したがって、本開示の保護範囲は、特許請求の範囲に基づくべきである。

Claims (9)

  1. 第１のＰ型金属酸化物半導体電界効果トランジスタＰＭＯＳを有し、入力電圧を受け、前記第１のＰＭＯＳの閾値電圧により前記入力電圧を調整して駆動電圧を出力する電圧調整モジュールと、
    前記電圧調整モジュールに電気的に接続され、入力信号を受信し、前記駆動電圧で前記入力信号をバッファリングしてバッファリング後の信号を出力するバッファモジュールと、
    を備えることを特徴とするバッファ装置。
  2. 前記電圧調整モジュールは、第１の電流源と、第１のＮ型金属酸化物半導体電界効果トランジスタＮＭＯＳと、第１の抵抗と、第２の抵抗と、第３の抵抗と、第４の抵抗と、第１のキャパシタとをさらに有し、
    前記第１の電流源は、その正極が前記第３の抵抗の第１端に電気的に接続され、電源電圧である前記入力電圧を受け、負極が前記第１のＰＭＯＳのソース、前記第１のＮＭＯＳのゲート、前記第１のキャパシタの第１端に電気的に接続され、
    前記第１のＰＭＯＳのゲートは、前記第１のＰＭＯＳのドレイン及び前記第１の抵抗の第１端に電気的に接続され、前記第１の抵抗の第２端は、前記第２の抵抗の第１端に電気的に接続され、
    前記第３の抵抗の第２端は、前記第１のＮＭＯＳのドレインに電気的に接続され、
    前記第１のＮＭＯＳのソースは、前記第４の抵抗の第１端及び前記バッファモジュールに電気的に接続され、前記駆動電圧を出力し、
    前記第２の抵抗の第２端、前記第１のキャパシタの第２端、前記第４の抵抗の第２端は、接地される
    ことを特徴とする請求項１に記載のバッファ装置。
  3. 前記電圧調整モジュールは、第２の電流源と、第２のＮＭＯＳと、第５の抵抗と、第６の抵抗と、第７の抵抗と、第２のキャパシタとをさらに有し、
    前記第２の電流源は、その正極が第６の抵抗の第１端に電気的に接続され、電源電圧を受け、負極が前記第１のＰＭＯＳのソース、前記第２のＮＭＯＳのゲート、前記第２のキャパシタの第１端に電気的に接続され、
    前記第１のＰＭＯＳは、そのゲートが前記入力電圧を受け、ドレインが前記第５の抵抗の第１端に電気的に接続され、
    前記第６の抵抗の第２端は、前記第２のＮＭＯＳのドレインに電気的に接続され、
    前記第２のＮＭＯＳのソースは、前記第７の抵抗の第１端及び前記バッファモジュールに電気的に接続され、前記駆動電圧を出力し、
    前記第５の抵抗の第２端、前記第２のキャパシタの第２端、前記第７の抵抗の第２端は、接地される
    ことを特徴とする請求項１に記載のバッファ装置。
  4. 前記電圧調整モジュールは、第１のオペアンプと、第８の抵抗と、第９の抵抗と、第１０の抵抗とをさらに有し、
    前記第１のオペアンプは、そのプラス入力端が前記入力電圧を受け、出力端が前記第１のＰＭＯＳのソース及び前記バッファモジュールに電気的に接続され、前記駆動電圧を出力し、
    前記第１のＰＭＯＳのドレインは、前記第１のＰＭＯＳのゲート及び前記第８の抵抗の第１端に電気的に接続され、前記第８の抵抗の第２端は、前記第９の抵抗の第１端に電気的に接続され、前記第９の抵抗の第２端は、前記第１０の抵抗の第１端に電気的に接続され、前記第１０の抵抗の第２端は、接地され、
    前記第１のオペアンプのマイナス入力端は、前記第８の抵抗の第２端及び前記第９の抵抗の第１端に電気的に接続される
    ことを特徴とする請求項１に記載のバッファ装置。
  5. 前記電圧調整モジュールは、第２のオペアンプと、第３のオペアンプと、第２のＰＭＯＳと、第３のＮＭＯＳと、第４のＮＭＯＳと、第１１の抵抗と、第１２の抵抗と、第１３の抵抗と、第３の電流源とをさらに有し、
    前記第１のＰＭＯＳは、そのソースが前記第１１の抵抗の第１端に電気的に接続され、電源電圧を受け、ドレインが前記第３の電流源の正極、前記第１のＰＭＯＳのゲート及び前記第２のオペアンプのプラス入力端に電気的に接続され、
    前記第２のオペアンプは、そのマイナス入力端が前記第１１の抵抗の第２端、前記第２のＰＭＯＳのソースに電気的に接続され、出力端が前記第２のＰＭＯＳのゲートに電気的に接続され、
    前記第２のＰＭＯＳのドレインは、前記第３のＮＭＯＳのドレイン、前記第３のＮＭＯＳのゲート、前記第４のＮＭＯＳのゲートに電気的に接続され、
    前記第４のＮＭＯＳのドレインは、前記第３のオペアンプのマイナス入力端、前記第１２の抵抗の第２端、前記第１３の抵抗の第１端に電気的に接続され、
    前記第３のオペアンプは、そのプラス入力端が前記入力電圧を受け、出力端が前記第１２の抵抗の第１端及び前記バッファモジュールに電気的に接続され、前記駆動電圧を出力し、
    前記第３の電流源の負極、前記第３のＮＭＯＳのソース、前記第４のＮＭＯＳのソース、前記第１３の抵抗の第２端は、接地される
    ことを特徴とする請求項１に記載のバッファ装置。
  6. 前記バッファモジュールは、第３のＰＭＯＳと、第４のＰＭＯＳと、第５のＰＭＯＳと、第５のＮＭＯＳと、第６のＮＭＯＳと、第７のＮＭＯＳと、インバーターとを有し、
    前記第３のＰＭＯＳのソースは、前記第５のＰＭＯＳのソースに電気的に接続され、電源電圧を入力し、
    前記第３のＰＭＯＳのゲートは、前記第４のＰＭＯＳのゲート、前記第５のＮＭＯＳのゲート、前記第６のＮＭＯＳのゲートに電気的に接続され、前記入力信号を受信し、
    前記第３のＰＭＯＳのドレインは、前記第５のＰＭＯＳのドレイン、前記第４のＰＭＯＳのソースに電気的に接続され、前記第４のＰＭＯＳのドレインは、前記インバーターの入力端、前記第５のＮＭＯＳのドレインに電気的に接続され、前記第５のＮＭＯＳのソースは、前記第６のＮＭＯＳのドレイン及び前記第７のＮＭＯＳのドレインに電気的に接続され、前記第６のＮＭＯＳのソース、前記第７のＮＭＯＳのソースは、接地され、
    前記インバーターの出力端は、前記第５のＰＭＯＳのゲート、前記第７のＮＭＯＳのゲートに電気的に接続され、バッファリング後の信号を出力する
    ことを特徴とする請求項１に記載のバッファ装置。
  7. アナログ－デジタル変換回路、パワーオンリセット回路、超音波センサー回路、電子スイッチング回路、信号切替制御回路、ＩＧＢＴ駆動制御回路、電流閾値検出回路、電圧閾値検出回路、及び光電センサー回路のうちいずれか１つを含む電子回路装置に適用可能であることを特徴とする請求項１～６のいずれか一項に記載のバッファ装置。
  8. 請求項１～６のいずれか一項に記載のバッファ装置を備えることを特徴とするチップ。
  9. 請求項８に記載のチップを備えることを特徴とする電子機器。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN210899134U (zh) * 2019-12-09 2020-06-30 北京集创北方科技股份有限公司 缓冲装置、芯片及电子设备

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02350A (ja) * 1987-05-22 1990-01-05 Hitachi Ltd 半導体装置
JPH06131068A (ja) * 1992-10-20 1994-05-13 Fujitsu Ltd 定電圧回路
JPH08190437A (ja) * 1994-08-04 1996-07-23 Mitsubishi Electric Corp 半導体装置および電源電圧発生回路
JPH10154924A (ja) * 1996-11-25 1998-06-09 Rohm Co Ltd Ｃｍｏｓヒステリシス回路
JPH10302464A (ja) * 1997-02-28 1998-11-13 Toshiba Corp 半導体集積回路とその電源電圧降圧回路
JP2000260951A (ja) * 1999-03-08 2000-09-22 Lucent Technol Inc プロセスに対して寛容性のある集積回路の設計手法
JP2001067872A (ja) * 2000-07-06 2001-03-16 Toshiba Corp ダイナミック型半導体記憶装置およびその制御方法
KR20030091296A (ko) * 2002-05-27 2003-12-03 삼성전자주식회사 반도체 메모리 장치의 내부 전원 전압 발생회로
JP2006343253A (ja) * 2005-06-10 2006-12-21 Texas Instr Japan Ltd 回路特性制御装置
JP2011055459A (ja) * 2009-08-01 2011-03-17 Semiconductor Technology Academic Research Center サブスレッショルドディジタルｃｍｏｓ回路のための電源電圧制御回路及び制御方法
JPWO2018088373A1 (ja) * 2016-11-10 2019-10-03 国立大学法人東北大学 バイアス回路及び増幅装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100727320B1 (ko) * 2005-07-15 2007-06-12 삼성전자주식회사 반도체 장치의 전원공급 회로 및 전원공급 방법
CN100539428C (zh) * 2007-03-12 2009-09-09 启攀微电子（上海）有限公司 一种高性能时间数字转换器电路架构
CN100576745C (zh) * 2008-05-23 2009-12-30 北京时代民芯科技有限公司 一种ttl和cmos兼容式输入缓冲器
CN103066971B (zh) * 2012-12-31 2016-03-02 成都锐成芯微科技有限责任公司 超低功耗高精度上电复位电路
US9444462B2 (en) * 2014-08-13 2016-09-13 Macronix International Co., Ltd. Stabilization of output timing delay
JP6868843B2 (ja) 2016-11-29 2021-05-12 パナソニックＩｐマネジメント株式会社 発光装置
CN108398978A (zh) * 2018-03-02 2018-08-14 湖南大学 一种具有抗工艺角变化和宽电压追踪范围的电压基准电路
CN109036322B (zh) * 2018-09-26 2023-11-03 北京集创北方科技股份有限公司 输入缓冲器、控制方法、驱动装置以及显示装置
CN210899134U (zh) * 2019-12-09 2020-06-30 北京集创北方科技股份有限公司 缓冲装置、芯片及电子设备

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02350A (ja) * 1987-05-22 1990-01-05 Hitachi Ltd 半導体装置
JPH06131068A (ja) * 1992-10-20 1994-05-13 Fujitsu Ltd 定電圧回路
JPH08190437A (ja) * 1994-08-04 1996-07-23 Mitsubishi Electric Corp 半導体装置および電源電圧発生回路
JPH10154924A (ja) * 1996-11-25 1998-06-09 Rohm Co Ltd Ｃｍｏｓヒステリシス回路
JPH10302464A (ja) * 1997-02-28 1998-11-13 Toshiba Corp 半導体集積回路とその電源電圧降圧回路
JP2000260951A (ja) * 1999-03-08 2000-09-22 Lucent Technol Inc プロセスに対して寛容性のある集積回路の設計手法
JP2001067872A (ja) * 2000-07-06 2001-03-16 Toshiba Corp ダイナミック型半導体記憶装置およびその制御方法
KR20030091296A (ko) * 2002-05-27 2003-12-03 삼성전자주식회사 반도체 메모리 장치의 내부 전원 전압 발생회로
JP2006343253A (ja) * 2005-06-10 2006-12-21 Texas Instr Japan Ltd 回路特性制御装置
JP2011055459A (ja) * 2009-08-01 2011-03-17 Semiconductor Technology Academic Research Center サブスレッショルドディジタルｃｍｏｓ回路のための電源電圧制御回路及び制御方法
JPWO2018088373A1 (ja) * 2016-11-10 2019-10-03 国立大学法人東北大学 バイアス回路及び増幅装置

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