JP2023501636A - バッファ装置、チップ及び電子機器 - Google Patents

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Abstract

本発明は、バッファ装置、チップ及び電子機器に関する。前記装置は、第1のP型金属酸化物半導体電界効果トランジスタPMOSを有し、入力電圧を受け、前記第1のPMOSの閾値電圧により前記入力電圧を調整して駆動電圧を出力する電圧調整モジュール(10)と、前記電圧調整モジュール(10)に電気的に接続され、入力信号を受信し、前記駆動電圧で前記入力信号をバッファリングしてバッファリング後の信号を出力するバッファモジュール(20)と、を備える。第1のPMOSの閾値電圧により入力電圧を調整して得られた駆動電圧は、バッファモジュール(20)のプロセスコーナー(corner)を補償することによって、バッファモジュール(20)の反転ポイントの電圧範囲が小さくなり、プロセス需要を満足することができる。【選択図】図1

Description

本開示は集積回路の技術分野に関し、特にバッファ装置、チップ及び電子機器に関する。
集積回路技術の継続的な発展に伴い、デジタルバッファの応用はますます広がっている。関連技術において、通常、シュミットトリガ回路を用いてデジタルバッファを実現して、低遅延を確保しているが、電源電圧を利用してデジタルバッファに電力を直接供給するため、デジタルバッファを形成するトランジスタは、プロセス上の欠陥で反転ポイントの電圧変化範囲が大きくなりすぎて需要を満足することができない。
これに鑑みて、本開示が解決しようとする技術的課題は、どのようにバッファ装置の反転ポイントの電圧変化範囲を小さくするかということである。
上記課題を解決するために、本開示の一実施例によれば、
第1のP型金属酸化物半導体電界効果トランジスタPMOSを有し、入力電圧を受け、前記第1のPMOSの閾値電圧により前記入力電圧を調整して駆動電圧を出力する電圧調整モジュールと、
前記電圧調整モジュールに電気的に接続され、入力信号を受信し、前記駆動電圧で前記入力信号をバッファリングしてバッファリング後の信号を出力するバッファモジュールと、を備えるバッファ装置を提供する。
上記装置について、可能な一実現形態では、前記電圧調整モジュールは、第1の電流源と、第1のN型金属酸化物半導体電界効果トランジスタNMOSと、第1の抵抗と、第2の抵抗と、第3の抵抗と、第4の抵抗と、第1のキャパシタとをさらに有し、
前記第1の電流源は、その正極が前記第3の抵抗の第1端に電気的に接続され、電源電圧である前記入力電圧を受け、負極が前記第1のPMOSのソース、前記第1のNMOSのゲート、前記第1のキャパシタの第1端に電気的に接続され、
前記第1のPMOSのゲートは、前記第1のPMOSのドレイン及び前記第1の抵抗の第1端に電気的に接続され、前記第1の抵抗の第2端は、前記第2の抵抗の第1端に電気的に接続され、
前記第3の抵抗の第2端は、前記第1のNMOSのドレインに電気的に接続され、
前記第1のNMOSのソースは、前記第4の抵抗の第1端及び前記バッファモジュールに電気的に接続され、前記駆動電圧を出力し、
前記第2の抵抗の第2端、前記第1のキャパシタの第2端、前記第4の抵抗の第2端は、接地される。
上記装置について、可能な一実現形態では、前記電圧調整モジュールは、第2の電流源と、第2のNMOSと、第5の抵抗と、第6の抵抗と、第7の抵抗と、第2のキャパシタとをさらに有し、
前記第2の電流源は、その正極が第6の抵抗の第1端に電気的に接続され、電源電圧を受け、負極が前記第1のPMOSのソース、前記第2のNMOSのゲート、前記第2のキャパシタの第1端に電気的に接続され、
前記第1のPMOSは、そのゲートが前記入力電圧を受け、ドレインが前記第5の抵抗の第1端に電気的に接続され、
前記第6の抵抗の第2端は、前記第2のNMOSのドレインに電気的に接続され、
前記第2のNMOSのソースは、前記第7の抵抗の第1端及び前記バッファモジュールに電気的に接続され、前記駆動電圧を出力し、
前記第5の抵抗の第2端、前記第2のキャパシタの第2端、前記第7の抵抗の第2端は、接地される。
上記装置について、可能な一実現形態では、前記電圧調整モジュールは、第1のオペアンプと、第8の抵抗と、第9の抵抗と、第10の抵抗とをさらに有し、
前記第1のオペアンプは、そのプラス入力端が前記入力電圧を受け、出力端が前記第1のPMOSのソース及び前記バッファモジュールに電気的に接続され、前記駆動電圧を出力し、
前記第1のPMOSのドレインは、前記第1のPMOSのゲート及び前記第8の抵抗の第1端に電気的に接続され、前記第8の抵抗の第2端は、前記第9の抵抗の第1端に電気的に接続され、前記第9の抵抗の第2端は、前記第10の抵抗の第1端に電気的に接続され、前記第10の抵抗の第2端は、接地され、
前記第1のオペアンプのマイナス入力端は、前記第8の抵抗の第2端及び前記第9の抵抗の第1端に電気的に接続される。
前記装置について、可能な一実現形態では、前記電圧調整モジュールは、第2のオペアンプと、第3のオペアンプと、第2のPMOSと、第3のNMOSと、第4のNMOSと、第11の抵抗と、第12の抵抗と、第13の抵抗と、第3の電流源とをさらに有し、
前記第1のPMOSは、そのソースが前記第11の抵抗の第1端に電気的に接続され、電源電圧を受け、ドレインが前記第3の電流源の正極、前記第1のPMOSのゲート及び前記第2のオペアンプのプラス入力端に電気的に接続され、
前記第2のオペアンプは、そのマイナス入力端が前記第11の抵抗の第2端、前記第2のPMOSのソースに電気的に接続され、出力端が前記第2のPMOSのゲートに電気的に接続され、
前記第2のPMOSのドレインは、前記第3のNMOSのドレイン、前記第3のNMOSのゲート、前記第4のNMOSのゲートに電気的に接続され、
前記第4のNMOSのドレインは、前記第3のオペアンプのマイナス入力端、前記第12の抵抗の第2端、前記第13の抵抗の第1端に電気的に接続され、
前記第3のオペアンプは、そのプラス入力端が前記入力電圧を受け、出力端が前記第12の抵抗の第1端及び前記バッファモジュールに電気的に接続され、前記駆動電圧を出力し、
前記第3の電流源の負極、前記第3のNMOSのソース、前記第4のNMOSのソース、前記第13の抵抗の第2端は、接地される。
上記装置について、可能な一実現形態では、前記バッファモジュールは、第3のPMOSと、第4のPMOSと、第5のPMOSと、第5のNMOSと、第6のNMOSと、第7のNMOSと、インバーターとを有し、
前記第3のPMOSのソースは、前記第5のPMOSのソースに電気的に接続され、電源電圧を入力し、
前記第3のPMOSのゲートは、前記第4のPMOSのゲート、前記第5のNMOSのゲート、前記第6のNMOSのゲートに電気的に接続され、前記入力信号を受信し、
前記第3のPMOSのドレインは、前記第5のPMOSのドレイン、前記第4のPMOSのソースに電気的に接続され、前記第4のPMOSのドレインは、前記インバーターの入力端、前記第5のNMOSのドレインに電気的に接続され、前記第5のNMOSのソースは、前記第6のNMOSのドレイン及び前記第7のNMOSのドレインに電気的に接続され、前記第6のNMOSのソース、前記第7のNMOSのソースは、接地され、
前記インバーターの出力端は、前記第5のPMOSのゲート、前記第7のNMOSのゲートに電気的に接続され、バッファリング後の信号を出力する。
上記装置について、可能な一実現形態では、前記バッファ装置は、アナログ-デジタル変換回路、パワーオンリセット回路、超音波センサー回路、電子スイッチング回路、信号切替制御回路、IGBT駆動制御回路、電流閾値検出回路、電圧閾値検出回路、及び光電センサー回路のいずれか1つを含む電子回路装置に適用可能である。
上記技術的課題を解決するために、本開示の別の実施例によれば、前記バッファ装置を備えるチップを提供する。
上記技術的課題を解決するために、本開示の別の実施例によれば、前記チップを備える電子機器を提供する。
本開示の実施例に係るバッファ装置の電圧調整モジュールは、第1のPMOSの閾値電圧により入力電圧を調整することができ、得られた駆動電圧は、バッファモジュールのプロセスコーナー(corner)を補償することによって、バッファモジュールの反転ポイントの電圧範囲が小さくなり、プロセス需要を満足することができる。
以下、図面を参照しながら例示的な実施例を詳細に説明することによって、本開示の他の特徴および方面は明瞭になる。
明細書の一部として組み込まれる図面は、明細書と共に本開示の例示的な実施例、特徴および方面を示し、本開示の原理を説明するものである。
図1は、本開示の一実施形態に係るバッファ装置のブロック図を示す。 図2は、本開示の一実施形態に係るバッファモジュールの模式図を示す。 図3は、本開示の一実施形態に係る電圧調整モジュールの模式図を示す。 図4は、本開示の一実施形態に係る電圧調整モジュールの模式図を示す。 図5は、本開示の一実施形態に係る電圧調整モジュールの模式図を示す。 図6は、本開示の一実施形態に係る電圧調整モジュールの模式図を示す。
以下、図面を参照しながら本開示の様々な例示的な実施例、特徴および方面を詳細に説明する。図面における同じ符号は同じまたは類似する機能の要素を示す。図面において実施例の様々な方面を示したが、特に断らない限り、比例に従って図面を描く必要がない。
ここでの用語「例示的」とは、「例、実施例として用いられることまたは説明的なもの」を意味する。ここで「例示的」に説明されるいかなる実施例は他の実施例より好ましいまたは優れるものであると理解すべきではない。
また、本開示をより効果的に説明するために、以下の具体的な実施形態において様々な具体的な詳細を示す。当業者であれば、本開示は何らかの具体的な詳細がなくても同様に実施できると理解すべきである。いくつかの実施例では、本開示の趣旨を強調するために、当業者が熟知している方法、手段、要素および回路について詳細な説明を行わない。
図1は、本開示の一実施形態に係るバッファ装置のブロック図を示す。
図1に示すように、前記装置は、
第1のP型金属酸化物半導体電界効果トランジスタPMOS(図1では不図示)を有し、入力電圧を受け、前記第1のPMOSの閾値電圧により前記入力電圧を調整して駆動電圧を出力する電圧調整モジュール10と、
前記電圧調整モジュール10に電気的に接続され、入力信号を受信し、前記駆動電圧で前記入力信号をバッファリングしてバッファリング後の信号を出力するバッファモジュール20と、を備える。
本開示の実施例に係るバッファ装置の電圧調整モジュールは、第1のPMOSの閾値電圧により入力電圧を調整することができ、得られた駆動電圧は、バッファモジュールのプロセスコーナー(corner)を補償することによって、バッファモジュールの反転ポイントの電圧範囲が小さくなり、プロセス需要を満足することができる。
本開示の実施形態に係る装置は、電子機器に設けられてもよく、前記電子機器は、モバイル機器ともいう。モバイル機器は、様々な形態のアクセスモバイルデバイス、ユーザユニット、ユーザデバイス、ユーザーステーション、移動局、モバイルステーション(Mobile Station、MS)、遠隔局、遠隔モバイルデバイス、モバイルデバイス、ユーザモバイルデバイス、端末装置(terminal equipment)、無線通信装置、ユーザエージェント又はユーザ装置であってもよい。ユーザデバイスは、セルラーホン、コードレス電話、セッション・イニシエーション・プロトコル(Session Initiation Protocol、SIP)電話、ワイヤレスローカルループ(Wireless Local Loop、WLL)ステーション、パーソナル・デジタル・アシスタント(Personal Digital Assistant、PDA)、無線通信機能を有する手持ちの機器、計算装置、又は無線モデムに接続された他の処理装置、車載装置、ウエアラブル装置、5Gネットワークにおけるユーザデバイス又は将来進化する公衆陸上移動体通信網(Public Land Mobile Network、PLMN)におけるモバイル機器などであってもよいが、本開示の実施例では、これについて限定されない。
本開示の実施形態に係るバッファ装置は、デジタル信号を入力として、かつバッファリング処理が必要な任意の装置/機器に適用可能であり、アナログ-デジタル変換回路、パワーオンリセット回路、超音波センサー回路、電子スイッチング回路、信号切替制御回路、IGBT駆動制御回路、電流閾値検出回路、電圧閾値検出回路、光電センサー回路のうちいずれか1つで構成された電子回路装置を含むが、これに限定されない。
前記バッファモジュール20は、複数の実施形態を含み得る。以下、バッファモジュール20の可能な一実施形態について例示的な説明を行う。
図2は、本開示の一実施形態に係るバッファ装置の模式図を示す。
可能な一実施形態では、図2に示すように、前記バッファモジュール20は、第3のPMOS Mp3と、第4のPMOS Mp4と、第5のPMOS Mp5と、第5のNMOS Mn5と、第6のNMOS Mn6と、第7のNMOS Mn7と、インバーターNotとを有し、
前記第3のPMOS Mp3のソースは、前記第5のPMOS Mp5のソースに電気的に接続され、電源電圧VDDを入力され、
前記第3のPMOS Mp3のゲートは、前記第4のPMOS Mp4のゲート、前記第5のNMOS Mn5のゲート、前記第6のNMOS Mn6のゲートに電気的に接続され、前記入力信号Vinを受信し、
前記第3のPMOS Mp3のドレインは、前記第5のPMOS Mp5のドレイン、前記第4のPMOS Mp4のソースに電気的に接続され、前記第4のPMOS Mp4のドレインは、前記インバーターNotの入力端、前記第5のNMOS Mn5のドレインに電気的に接続され、前記第5のNMOS Mn5のソースは、前記第6のNMOS Mn6のドレイン及び前記第7のNMOS Mn7のドレインに電気的に接続され、前記第6のNMOS Mn6のソース、前記第7のNMOS Mn7のソースは、接地され、
前記インバーターNotの出力端は、前記第5のPMOS Mp5のゲート、前記第7のNMOS Mn7のゲートに電気的に接続され、バッファリング後の信号Voutを出力する。
ここで、第5のPMOS Mp5と第7のNMOS Mn7は、反転ポイント電圧付近でのハイレベルとローレベルの切替の繰り返しによるグリッチを防止するように、フィードバックによってロジックハイレベルとロジックローレベルの間の一定のヒステリシスを実現することができる。
なお、上記のバッファモジュール20の説明は例示的なものであることを理解されたい。当業者であれば、他の方法によりバッファモジュール20を実現することができる。
以下、バッファモジュール20の反転ポイント電圧について例示的な説明を行う。
第3のPMOS Mp3と第4のPMOS Mp4が同じ(説明の便宜上、PMOS Mpで説明する)、第5のNMOS Mn5と第6のNMOS Mn6が同じもの(説明の便宜上、NMOS Mnで説明する)であると想定し、ヒステリシス電圧を生成するための第5のPMOS Mp5および第7のNMOS Mn7を無視し、反転ポイント電圧がVINV、PMOS Mpの閾値電圧の絶対値がVT、NMOS Mnの閾値電圧がVTであると想定し、
Figure 2023501636000002
(ここで、COXはトランジスタの単位面積あたりのゲート容量、W、WはそれぞれPMOS、NMOSの幅、L、LはそれぞれPMOS、NMOSの長さ、μとμはそれぞれPMOS、NMOSの移動度を表す)とし、電圧反転ポイントにおいて、
Figure 2023501636000003
に基づいて、
Figure 2023501636000004
が得られる。
式1から分かるように、バッファモジュール20の反転ポイント電圧VINVは電源電圧VDDと相関があり、NMOSおよびPMOSの寸法と相関があり、NMOSおよびPMOSの閾値電圧と相関がある。
式1から分かるように、電源電圧VDDが変化しない場合、プロセスコーナーのうちのSNFP(Slow Nmos Fast Pmos、低速NMOS高速PMOS)は、ロジックハイ(Logic-High)の最も悪いプロセスコーナーであり、バッファモジュールがロジックハイでの最小値1.2、1.1または1.05を達成できるか否かを決定し、プロセスコーナーのうちのFNSP(Fast Nmos Slow Pmos、高速NMOS低速PMOS)は、ロジックロー(Logic-Low)の最も悪いプロセスコーナーであり、バッファモジュールがロジックローの最大値0.6Vを達成できるか否かを決定するため、SNFP、FNSPはバッファモジュール20の反転ポイント電圧の範囲の大きさを決定する。
プロセスコーナーのうちのTTプロセスコーナーについて、VT=VT=VTであると想定し、プロセスコーナーのうちのSSプロセスコーナーについて、VT=VT=VT+Δであると想定し、プロセスコーナーのうちのFFプロセスコーナーについて、VT=VT=VT-Δであると想定する。ここで、Δは所定値を表してよい。なお、本開示では、Δの具体的な値について、限定されなく、当業者が実際の場合及び必要に応じて設定することができる。
以上の想定をまとめて、式1より以下が得られる。
TTプロセスコーナー:
Figure 2023501636000005
SSプロセスコーナー:
Figure 2023501636000006
FFプロセスコーナー:
Figure 2023501636000007
SNFPプロセスコーナー:
Figure 2023501636000008
FNSPプロセスコーナー:
Figure 2023501636000009
ここで、SNFPは複数のプロセスコーナーのうちの極大値であって、ロジックハイの最も悪いプロセスコーナーであり、バッファモジュールがロジックハイの最小値1.2、1.1または1.05を達成できるか否かを決定する。FNSPは、複数のプロセスコーナーのうちの極小値であって、ロジックローの最も悪いプロセスコーナーであり、バッファモジュールがロジックローの最大値0.6Vを達成できるか否かを決定する。
一般的には、電源電圧VDDが2.5V~5.5Vであるため、電源電圧VDDでバッファモジュール20に電力を供給すると、デジタルバッファ20の反転ポイント電圧が電源電圧VDD、NMOSおよびPMOSの寸法、NMOSおよびPMOSの閾値電圧と相関があることによってバッファモジュールの反転ポイント電圧のロジックローの最大値が0.6V、ロジックハイの最小値が2.0Vとなることから、反転ポイント電圧の範囲は大きい(ロジックハイとロジックローとの差分値が1Vより大きい)ことが分かる。反転ポイント電圧の範囲を小さくし、例えばロジックハイとロジックローとの差分値を0.6V以下にする(例えば、ロジックローの最大値を0.6V、ロジックハイの最小値を1.2、1.1または1.05にする)には、反転ポイント電圧と電源電圧VDD、NMOSおよびPMOSの寸法、NMOSおよびPMOSの閾値電圧との相関性をなくす必要がある。
本開示の実施例は、バッファモジュールの電源電圧への依存性を解消し、電源電圧の影響を低減し、閾値電圧の影響を解消することによって、反転ポイント電圧の範囲を小さくするようにSNFPおよびFNSPプロセスコーナーをSSおよびFFプロセスコーナーに変更することができる。
以下、電圧調整モジュール10の可能な実現形態について例示的な説明を行う。
図3は、本開示の一実施形態に係る電圧調整モジュールの模式図を示す。
可能な一実施形態では、図3に示すように、前記電圧調整モジュール10は、第1の電流源I1と、第1のN型金属酸化物半導体電界効果トランジスタNMOS Mn1と、第1の抵抗R1と、第2の抵抗R2と、第3の抵抗R3と、第4の抵抗R4と、第1のキャパシタC1とをさらに有し、
前記第1の電流源I1は、その正極が前記第3の抵抗R3の第1端に電気的に接続され、電源電圧VDDである前記入力電圧を受け、負極が前記第1のPMOS MP1のソース、前記第1のNMOS Mn1のゲート、前記第1のキャパシタC1の第1端に電気的に接続され、
前記第1のPMOS MP1のゲートは、前記第1のPMOS MP1のドレイン及び前記第1の抵抗R1の第1端に電気的に接続され、前記第1の抵抗R1の第2端は、前記第2の抵抗R2の第1端に電気的に接続され、
前記第3の抵抗R3の第2端は、前記第1のNMOS Mn1のドレインに電気的に接続され、
前記第1のNMOS Mn1のソースは、前記第4の抵抗R4の第1端及び前記バッファモジュールに電気的に接続され、前記駆動電圧VLDOを出力し、
前記第2の抵抗R2の第2端、前記第1のキャパシタC1の第2端、前記第4の抵抗R4の第2端は、接地される。
1つの例では、第1の電流源I1がVbg/R(ここで、Vbgは基準電圧であり、安定な値を有する)であり、第1の抵抗R1、第2の抵抗R2および第1のPMOS Mp1を流れるとすると、VLDO=I1*(R1+R2)+Vgsp-Vgsn1(ここで、Vgspは第1のPMOS Mp1のゲート-ソース間電圧、Vgsn1は第1のNMOS Mn1のゲート-ソース間電圧を表す)が得られる。
1つの例では、第1のPMOS Mp1と第1のNMOS Mn1のオーバー駆動電圧がほぼ等しくなり、例えば両方ともVov1になるように、適切な第1のPMOS Mp1および第1のNMOS Mn1を選択してよい。このようにすれば、Vgsp=VTP+Vov1、Vgsn1=VTN+Vov1が得られる。さらに、VLDO電圧は、VLDO=I1*(R1+R2)+VTP-VTN=Vbg*(R1+R2)/R+VTP-VTNによって得られ、バッファモジュールの反転ポイント電圧の式1と結合して以下の式が得られる。
Figure 2023501636000010
なお、同一のウェハ上で、各PMOSの閾値電圧が同じ、各NMOSの閾値電圧が同じものと見なしてよいので、第1のPMOS Mp1を導入して、バッファモジュール20のPMOSの閾値電圧による反転ポイント電圧への影響を相殺することができる。
従って、以上の式からも分かるように、VINVは電源電圧VDDの影響を受けず、電流源と相関があり(電圧Vbgに基づく相関がある)、電圧Vbgが基準電圧であってよいので、プロセスコーナーの影響を受けず、安定した状態を維持できる。また、以上の式から分かるように、PMOSの閾値電圧VTの影響が解消されたので、全プロセスコーナー範囲における反転ポイント電圧VINVの変化は明らかに小さくなり、かつSNFP、FNSPプロセスコーナーはSS、FFプロセスコーナーに変更される。
図4は、本開示の一実施形態に係る電圧調整モジュールの模式図を示す。
可能な一実施形態では、図4に示すように、前記電圧調整モジュール10は、第2の電流源I2と、第2のNMOS MN2と、第5の抵抗R5と、第6の抵抗R6と、第7の抵抗R7と、第2のキャパシタC2とをさらに有し、
前記第2の電流源I2は、その正極が前記第6の抵抗R6の第1端に電気的に接続され、電源電圧VDDを受け、負極が前記第1のPMOS MP1のソース、前記第2のNMOS MN2のゲート、前記第2のキャパシタC2の第1端に電気的に接続され、
前記第1のPMOS MP1は、そのゲートが前記入力電圧VREF_CLAMPを受け、ドレインが前記第5の抵抗R5の第1端に電気的に接続され、
前記第6の抵抗R6の第2端は、前記第2のNMOS MN2のドレインに電気的に接続され、
前記第2のNMOS MN2のソースは、前記第7の抵抗R7の第1端及び前記バッファモジュール20(不図示)に電気的に接続され、前記駆動電圧VLDOを出力し、
前記第5の抵抗R5の第2端、前記第2のキャパシタC2の第2端、前記第7の抵抗R7の第2端は、接地される。
1つの例では、図4に示すように、VLDO=VREF_CLAMP+Vgsp-Vgsn2であるため、第1のPMOS Mp1と第2のNMOS Mn2のオーバー駆動電圧がほぼ等しくなり、例えば両方ともVov2になるように、適切な第1のPMOS Mp1および第2のNMOS Mn2を選択してよい。ここで、Vgspは第1のPMOS Mp1のゲート-ソース間電圧、Vgsn2は第2のNMOS Mn2のゲート-ソース間電圧を表す。すると、Vgsp=VTP+Vov2、Vgsn=VTN+Vov2となる。さらに、VLDO電圧がVLDO=VREF_CLAMP+VTP-VTNが得られ、式1と結合して以下の式が得られる。
Figure 2023501636000011
従って、以上の式からも分かるように、VINVは電源電圧VDDの影響を受けず、入力電圧VREF_CLAMPと相関があり、入力電圧VREF_CLAMPが基準電圧であってよいので、プロセスコーナーの影響を受けず、安定した状態を維持できる。また、以上の式から分かるように、PMOSの閾値電圧VTの影響が解消されたので、全プロセスコーナー範囲における反転ポイント電圧VINVの変化は明らかに小さくなり、かつSNFP、FNSPプロセスコーナーはSS、FFプロセスコーナーに変更される。
図5は、本開示の一実施形態に係る電圧調整モジュールの模式図を示す。
可能な一実施形態では、図5に示すように、前記電圧調整モジュール10は、第1のオペアンプAmp1と、第8の抵抗R8と、第9の抵抗R9と、第10の抵抗R10とをさらに有し、
前記第1のオペアンプAmp1は、そのプラス入力端が前記入力電圧VREFを受け、出力端が前記第1のPMOS Mp1のソース及び前記バッファモジュール20に電気的に接続され、前記駆動電圧VLDOを出力し、
前記第1のPMOS Mp1のドレインは、前記第1のPMOS Mp1のゲート及び前記第8の抵抗R8の第1端に電気的に接続され、前記第8の抵抗R8の第2端は、前記第9の抵抗R9の第1端に電気的に接続され、前記第9の抵抗R9の第2端は、前記第10の抵抗R10の第1端に電気的に接続され、前記第10の抵抗R10の第2端は、接地され、
前記第1のオペアンプAmp1のマイナス入力端は、前記第8の抵抗R8の第2端及び前記第9の抵抗R9の第1端に電気的に接続される。
別の実施形態では、図5に示すように、前記第1のPMOS Mp1のゲートは、第8の抵抗R8と第9の抵抗R9との間に電気的に接続されていてもよいし、第9の抵抗R9と第10の抵抗R10との間に電気的に接続されていてもよい。第1のPMOS Mp1のゲートと他の回路との電気的な接続関係を変更することにより、反転ポイント電圧の大きさを調整することができる。以下、第1のPMOS Mp1のゲートが第1のPMOS Mp1のドレインおよび第8の抵抗R8の第1端に電気的に接続されている場合を例として説明を行う。
1つの例では、図5に示すように、VLDO=VREF*(R8+R9+R10)/(R9+R10)+Vgsp(ここで、Vgspは第1のPMOS Mp1のゲート-ソース間電圧を表す)である。第1のPMOS Mp1のオーバー駆動電圧がVov3であるとすれば、VLDO=VREF*(R8+R9+R10)/(R9+R10)+VT+Vov3が得られる。式1と結合して以下の式が得られる。
Figure 2023501636000012
従って、以上の式からも分かるように、反転ポイント電圧VINVは電源電圧VDDの影響を受けず、入力電圧VREFと相関があり、入力電圧VREFが基準電圧であってよいので、プロセスコーナーの影響を受けず、安定した状態を維持できる。また、以上の式から分かるように、PMOSの閾値電圧VTの影響が解消されたので、全プロセスコーナー範囲における反転ポイント電圧VINVの変化は明らかに小さくなり、かつSNFP、FNSPプロセスコーナーはSS、FFプロセスコーナーに変更される。
図6は、本開示の一実施形態に係る電圧調整モジュールの模式図を示す。
可能な一実施形態では、図6に示すように、前記電圧調整モジュールは、第2のオペアンプAmp2と、第3のオペアンプAmp3と、第2のPMOS Mp2と、第3のNMOS Mn3と、第4のNMOS Mn4と、第11の抵抗R11と、第12の抵抗R12と、第13の抵抗R13と、第3の電流源I3とをさらに有し、
前記第1のPMOS Mp1は、そのソースが前記第11の抵抗R11の第1端に電気的に接続され、電源電圧VDDを受け、ドレインが前記第3の電流源I3の正極、前記第1のPMOS Mp1のゲート及び前記第2のオペアンプAmp2のプラス入力端に電気的に接続され、
前記第2のオペアンプAmp2は、そのマイナス入力端が前記第11の抵抗R11の第2端、前記第2のPMOS Mp2のソースに電気的に接続され、出力端が前記第2のPMOS Mp2のゲートに電気的に接続され、
前記第2のPMOS Mp2のドレインは、前記第3のNMOS Mn3のドレイン、前記第3のNMOS Mn3のゲート、前記第4のNMOS Mn4のゲートに電気的に接続され、
前記第4のNMOS Mn4のドレインは、前記第3のオペアンプAmp3のマイナス入力端、前記第12の抵抗R12の第2端、前記第13の抵抗R13の第1端に電気的に接続され、
前記第3のオペアンプAmp3は、そのプラス入力端が前記入力電圧VREF1を受け、出力端が前記第12の抵抗R12の第1端及び前記バッファモジュール20に電気的に接続され、前記駆動電圧VLDOを出力し、
前記第3の電流源I3の負極、前記第3のNMOS Mn3のソース、前記第4のNMOS Mn4のソース、前記第13の抵抗R13の第2端は、接地される。
図6に示すように、本開示の実施例は、第1のPMOS Mp1のゲート-ソース間電圧Vgspを電流Vgsp/R11に変換して、第3のオペアンプAmp3のマイナス入力端およびVLDO抵抗分圧抵抗ストリングのフィードバック端(第12の抵抗R12と第13の抵抗R13との間)に入力することができる。第1のPMOS Mp1のオーバー駆動電圧がVov4とすると、Vgsp=VTP+Vov4となる。VLDO電圧は、VREF1*(R12+R13)/R13+(VTP+Vov4)*R12/R11によって得られる。本開示では、第12の抵抗R12と第11の抵抗R11の割合(R12/R11)を調整することによって、VLDO電圧を変更することができる。
1つの例では、R12/R11=1とすると、VLDO電圧は、VLDO=VREF1*(R12+R13)/R13+VTP+Vov4によって得られる。式1と結合して以下の式が得られる。
Figure 2023501636000013
従って、以上の式からも分かるように、VINVは電源電圧VDDの影響を受けず、入力電圧と相関があり、入力電圧VREF1が基準電圧であってよいので、プロセスコーナーの影響を受けず、安定した状態を維持できる。また、以上の式から分かるように、PMOSの閾値電圧VTの影響が解消されたので、全プロセスコーナー範囲における反転ポイント電圧VINVの変化は明らかに小さくなり、かつSNFP、FNSPプロセスコーナーはSS、FFプロセスコーナーに変更される。
低電圧給電システムでは、電源電圧VDDの変化範囲が2.5V~5.5Vであってよい。コストを増加させないために、5Vのデバイスを用いて回路設計を行ってよい。この場合には、本開示の技術的手段を採用し、調整モジュール10により受けた電圧を調整して駆動電圧VLDOを得ることによって、バッファモジュール20のNMOSおよびPMOS閾値電圧のプロセスコーナー変化を補償することができ、全プロセスコーナー範囲における反転ポイント電圧VINVの変化を小さくすることができる。
本開示の実施形態に係るバッファ装置は、プロセスコーナーの異なるPMOS、NMOSに対して自己適応調整を行うことができ、SNFPプロセスコーナーでは、調整モジュールにより駆動電圧VLDOを適切に低下させ、FNSPプロセスコーナーでは、調整モジュールにより駆動電圧VLDOを適切に上昇させる。駆動電圧VLDOの低下または上昇の幅を制御することによって、最も悪いプロセスコーナーを改善して、SNFP、FNSPプロセスコーナーをSS、FFプロセスコーナーに変更することができるため、全プロセスコーナー範囲における反転ポイント電圧VINVの変化は明らかに小さくなる。
以上は、本開示の具体的な実施形態に過ぎず、本開示の保護範囲を限定するものではなく、当業者が本開示に記載の技術的範囲内で容易に想到し得るあらゆる変更又は置換は、いずれも本開示の保護範囲内に包含されるべきである。したがって、本開示の保護範囲は、特許請求の範囲に基づくべきである。

Claims (9)

  1. 第1のP型金属酸化物半導体電界効果トランジスタPMOSを有し、入力電圧を受け、前記第1のPMOSの閾値電圧により前記入力電圧を調整して駆動電圧を出力する電圧調整モジュールと、
    前記電圧調整モジュールに電気的に接続され、入力信号を受信し、前記駆動電圧で前記入力信号をバッファリングしてバッファリング後の信号を出力するバッファモジュールと、
    を備えることを特徴とするバッファ装置。
  2. 前記電圧調整モジュールは、第1の電流源と、第1のN型金属酸化物半導体電界効果トランジスタNMOSと、第1の抵抗と、第2の抵抗と、第3の抵抗と、第4の抵抗と、第1のキャパシタとをさらに有し、
    前記第1の電流源は、その正極が前記第3の抵抗の第1端に電気的に接続され、電源電圧である前記入力電圧を受け、負極が前記第1のPMOSのソース、前記第1のNMOSのゲート、前記第1のキャパシタの第1端に電気的に接続され、
    前記第1のPMOSのゲートは、前記第1のPMOSのドレイン及び前記第1の抵抗の第1端に電気的に接続され、前記第1の抵抗の第2端は、前記第2の抵抗の第1端に電気的に接続され、
    前記第3の抵抗の第2端は、前記第1のNMOSのドレインに電気的に接続され、
    前記第1のNMOSのソースは、前記第4の抵抗の第1端及び前記バッファモジュールに電気的に接続され、前記駆動電圧を出力し、
    前記第2の抵抗の第2端、前記第1のキャパシタの第2端、前記第4の抵抗の第2端は、接地される
    ことを特徴とする請求項1に記載のバッファ装置。
  3. 前記電圧調整モジュールは、第2の電流源と、第2のNMOSと、第5の抵抗と、第6の抵抗と、第7の抵抗と、第2のキャパシタとをさらに有し、
    前記第2の電流源は、その正極が第6の抵抗の第1端に電気的に接続され、電源電圧を受け、負極が前記第1のPMOSのソース、前記第2のNMOSのゲート、前記第2のキャパシタの第1端に電気的に接続され、
    前記第1のPMOSは、そのゲートが前記入力電圧を受け、ドレインが前記第5の抵抗の第1端に電気的に接続され、
    前記第6の抵抗の第2端は、前記第2のNMOSのドレインに電気的に接続され、
    前記第2のNMOSのソースは、前記第7の抵抗の第1端及び前記バッファモジュールに電気的に接続され、前記駆動電圧を出力し、
    前記第5の抵抗の第2端、前記第2のキャパシタの第2端、前記第7の抵抗の第2端は、接地される
    ことを特徴とする請求項1に記載のバッファ装置。
  4. 前記電圧調整モジュールは、第1のオペアンプと、第8の抵抗と、第9の抵抗と、第10の抵抗とをさらに有し、
    前記第1のオペアンプは、そのプラス入力端が前記入力電圧を受け、出力端が前記第1のPMOSのソース及び前記バッファモジュールに電気的に接続され、前記駆動電圧を出力し、
    前記第1のPMOSのドレインは、前記第1のPMOSのゲート及び前記第8の抵抗の第1端に電気的に接続され、前記第8の抵抗の第2端は、前記第9の抵抗の第1端に電気的に接続され、前記第9の抵抗の第2端は、前記第10の抵抗の第1端に電気的に接続され、前記第10の抵抗の第2端は、接地され、
    前記第1のオペアンプのマイナス入力端は、前記第8の抵抗の第2端及び前記第9の抵抗の第1端に電気的に接続される
    ことを特徴とする請求項1に記載のバッファ装置。
  5. 前記電圧調整モジュールは、第2のオペアンプと、第3のオペアンプと、第2のPMOSと、第3のNMOSと、第4のNMOSと、第11の抵抗と、第12の抵抗と、第13の抵抗と、第3の電流源とをさらに有し、
    前記第1のPMOSは、そのソースが前記第11の抵抗の第1端に電気的に接続され、電源電圧を受け、ドレインが前記第3の電流源の正極、前記第1のPMOSのゲート及び前記第2のオペアンプのプラス入力端に電気的に接続され、
    前記第2のオペアンプは、そのマイナス入力端が前記第11の抵抗の第2端、前記第2のPMOSのソースに電気的に接続され、出力端が前記第2のPMOSのゲートに電気的に接続され、
    前記第2のPMOSのドレインは、前記第3のNMOSのドレイン、前記第3のNMOSのゲート、前記第4のNMOSのゲートに電気的に接続され、
    前記第4のNMOSのドレインは、前記第3のオペアンプのマイナス入力端、前記第12の抵抗の第2端、前記第13の抵抗の第1端に電気的に接続され、
    前記第3のオペアンプは、そのプラス入力端が前記入力電圧を受け、出力端が前記第12の抵抗の第1端及び前記バッファモジュールに電気的に接続され、前記駆動電圧を出力し、
    前記第3の電流源の負極、前記第3のNMOSのソース、前記第4のNMOSのソース、前記第13の抵抗の第2端は、接地される
    ことを特徴とする請求項1に記載のバッファ装置。
  6. 前記バッファモジュールは、第3のPMOSと、第4のPMOSと、第5のPMOSと、第5のNMOSと、第6のNMOSと、第7のNMOSと、インバーターとを有し、
    前記第3のPMOSのソースは、前記第5のPMOSのソースに電気的に接続され、電源電圧を入力し、
    前記第3のPMOSのゲートは、前記第4のPMOSのゲート、前記第5のNMOSのゲート、前記第6のNMOSのゲートに電気的に接続され、前記入力信号を受信し、
    前記第3のPMOSのドレインは、前記第5のPMOSのドレイン、前記第4のPMOSのソースに電気的に接続され、前記第4のPMOSのドレインは、前記インバーターの入力端、前記第5のNMOSのドレインに電気的に接続され、前記第5のNMOSのソースは、前記第6のNMOSのドレイン及び前記第7のNMOSのドレインに電気的に接続され、前記第6のNMOSのソース、前記第7のNMOSのソースは、接地され、
    前記インバーターの出力端は、前記第5のPMOSのゲート、前記第7のNMOSのゲートに電気的に接続され、バッファリング後の信号を出力する
    ことを特徴とする請求項1に記載のバッファ装置。
  7. アナログ-デジタル変換回路、パワーオンリセット回路、超音波センサー回路、電子スイッチング回路、信号切替制御回路、IGBT駆動制御回路、電流閾値検出回路、電圧閾値検出回路、及び光電センサー回路のうちいずれか1つを含む電子回路装置に適用可能であることを特徴とする請求項1~6のいずれか一項に記載のバッファ装置。
  8. 請求項1~6のいずれか一項に記載のバッファ装置を備えることを特徴とするチップ。
  9. 請求項8に記載のチップを備えることを特徴とする電子機器。
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