KR20030091296A

KR20030091296A - 반도체 메모리 장치의 내부 전원 전압 발생회로

Info

Publication number: KR20030091296A
Application number: KR1020020029219A
Authority: KR
Inventors: 오형록; 손종필
Original assignee: 삼성전자주식회사
Priority date: 2002-05-27
Filing date: 2002-05-27
Publication date: 2003-12-03

Abstract

온도 변화에 대하여 특별히 전류 소모를 늘리지 않고 모오스 트랜지스터의 채널 길이에 따른 드레인-소오스간 등가 저항 변화 효과를 이용하여 출력 전압을 보상하는 반도체 장치의 내부 전원 전압 발생회로를 제공한다. 상기 내부 전원 전압 발생회로는 외부 전원 전압의 공급에 응답하여 미리 설정된 제1기준전압을 발생하되 온도변화에 적응하여 상기 발생된 제1기준전압이 변화되는 제1 기준 전압 발생기와, 적어도 두 개의 입력 단자를 가지고 상기 외부 전원 전압을 입력하며 상기 두 개의 입력단자로 각각 입력되는 상기 제1기준전압 Vref1과 구동 비교 전압의 차전압을 증폭하여 출력하는 전압 증폭기와, 일측단자가 상기 외부 전원 전압에 접속되며 게이트로 입력되는 상기 전압증폭기의 출력전압에 응답하여 제2기준전압을 출력하는 구동용 트랜지스터와, 채널 길이가 서로 상이한 트랜지스터가 적어도 둘 이상 접속되어 상기 구동용 트랜지스터의 타측과 접지 사이에 직렬 접속되어 온도 변화에 따른 등가 저항 비율에 의해 상기 제2기준 전압을 분압하여 상기 전압 증폭기의 구동 비교 전압으로 피드백하여 제공하는 온도 보상부를 포함하여 구성된다.

Description

반도체 메모리 장치의 내부 전원 전압 발생회로{INTERNAL REFERENCE VOLTAGE POWER GENERATING CIRCUITS IN SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 장치의 내부 전원 전압 발생회로에 관한 것으로, 특히 온도의 변화에 적응하여 출력전압을 일정한 전압 레벨로 유지되도록 하는 온도 보상 기능을 가지는 반도체 장치의 내부 전원 전압 발생회로에 관한 것이다.

반도체 장치에 있어서 내부 전원 전압 발생회로는 칩 외부로부터 공급되는 외부 전원 전압의 레벨을 다운시켜 칩 내부의 각 회로로 공급하는 것이다. 이러한 내부 전원 전압 발생회로는 이 기술 분야에서 내부 전원 공급 회로(Internal Voltage down converter)라고도 불러지고 있다. 이와 같은 내부 전원 공급 회로는 저전력 SRAM에서 동작 전원 전압의 범위가 넓을 경우, 칩 내부에 넓은 범위의 외부전원으로부터 일정한 전원 전압을 칩 내부에 공급하는데 유용하게 이용된다. 이와 같이 내부 전원 공급 회로를 사용하여 칩의 외부로부터 전원 전압의 레벨과 다른 전압 레벨로 칩 내부의 회로에 공급하고자 하는 경우, 칩 내부의 각 모서리 영역(corner area)에서 전원의 강하가 없도록 내부 전원 공급 회로를 여러 군데에 분산시켜 내부 전원을 균일하게 하도록 하는 기술이 사용되고 있다. 이러한 기술의 예로서는 본원 출원인에 의해 출원되어 1998년 11월 2일자 및 2000년 6월 28일자로 각각 등록된 특허등록번호 0173934호(내부전원전압장치) 및 0266901호(내부 전원 전압 발생 회로 및 그것을 이용한 반도체 메모리 장치)에 상세하게 게재되어 있다.

상기 두 개의 선행특허에서 개시된 바와 같이 내부 전원 공급 회로는 가지는 반도체 장치들은 레이 아웃 면적이 큰 첫 번째 기준 전압 발생기를 통하여 첫 번째 기준 전압 Vref1(이하 "제1기준전압 Vref1"이라 칭함)을 발생시키고, 상기 제1기준전압 Vref1을 이용하여 칩 내부의 각 모서리에 레이 아웃 면적을 적게 차지하는 두 번째 기준 전압 Vref2(이하 "제2기준전압 Vref2"라 칭함) 발생기를 분산 배치하여,칩 내부의 전원 전압을 균일하게 하도록 하기는 기술이 사용된다. 따라서 일반적으로 내부 전원 공급 회로는 2단 이상의 기준전압 발생기를 가지고 있다.

그러나, 상기와 같은 선행특허는 온도변화에 대하여 제1 및 제2기준전압 Vref1, Vref2의 전압 레벨이 변화하는 것을 보상하기 위한 온도 보상회로를 가지고 있지 않기 때문에 칩의 온도변화에 따라 내부 전압 공급 회로부터 출력되는 제2기준전압 Vref2의 레벨이 변화되는 문제가 있었다.

이와 같은 문제점을 개선하기 위하여 내부 전원 공급 회로의 온도 변화에 따라 출력전압이 변화하는 것을 보상하기 위하여 온도 감지회로를 사용하거나 이와 유사하게 전류를 소모하는 보상회로를 한번 더 거침으로써 출력전압이 온도 변화에 둔감하여 지도록 하는 회로가 적용되었으나, 이러한 회로는 그 구성이 복잡하고 저전력 SDRAM의 경우 전력 소모가 많게 되는 문제점이 있었다.

따라서, 본 발명의 목적은 모오스 전계 효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor: MOSFET, 이하 "모오스 트랜지스터"라 칭함)의 채널 길이(Channel Length)에 따른 드레인-소오스간 등가 저항 변화 효과를 이용하여 출력 전압을 보상하는 반도체 메모리 장치의 내부 전원 전압 발생회로를 제공함에 있다.

본 발명의 다른 목적은 전류 소모를 필요로 하는 온도 보상회로 대신 MOSFET의 채널 길이에 따른 드레인-소오스간 등가 저항 변화 효과를 이용하여 온도 보상을 하여 저전력 SRAM의 특성중 하나인 iSB(Stand-by Current)특성을 저해하지 않도록 하는 반도체 메모리 장치의 내부 전원 전압 발생회로를 제공함에 있다.

상기한 목적들을 달성하기 위한 본 발명의 아스펙트(aspect)에 따른 반도체 메모리 장치의 내부 전원 전압 발생회로는, 외부 전원 전압의 공급에 응답하여 미리 설정된 제1기준전압을 발생하되 온도변화에 적응하여 상기 발생된 제1기준전압이 변화되는 제1 기준 전압 발생기와, 적어도 두 개의 입력 단자를 가지고 상기 외부 전원 전압을 입력하며 상기 두 개의 입력단자로 각각 입력되는 상기 제1기준전압 Vref1과 구동 비교 전압의 차전압을 증폭하여 출력하는 전압 증폭기와, 일측 단자가 상기 외부 전원 전압에 접속되며 게이트로 입력되는 상기 전압 증폭기의 출력전압에 응답하여 제2기준전압 Vref2를 출력하는 구동용 트랜지스터와, 채널 길이가 서로 상이한 트랜지스터가 적어도 둘 이상 접속되어 상기 구동용 트랜지스터의 타측과 접지 사이에 직렬 접속되어 온도 변화에 따른 등가 저항 비율에 의해 상기 제2기준 전압 Vref2를 분압하여 상기 전압 증폭기의 구동 비교 전압으로 제공하는 온도 보상부를 포함함을 특징으로 한다.

상기 온도 보상부는 상기 구동 트랜지스터의 소오소와 접지 사이에 다이오드 직렬 접속된 적어도 둘 이상의 피모오스 트랜지스터들로서, 채널 길이가 롱 채널과 숏 채널을 각각 가지는 것이 바람직하다.

상기 온도 보상부는 상기 구동 트랜지스터의 소오소와 접지 사이에 다이오드 직렬 접속된 두 개의 엔모오스 트랜지스터들로서, 채널 길이가 롱채널과 숏 채널을 각각 가지는 것이 바람직하다.

상기 온도 보상부는 상기 구동 트랜지스터의 소오소와 접지 사이에 다이오드 직렬 접속된 피모오스 트랜지스터와 엔모오스 트랜지스터로서, 채널 길이가 상이한 것을 사용하는 것이 바람직하다.

상기와 같은 구성을 가지는 본 발명은 모오스 트랜지스터의 채널 길이 및 온도변화에 따른 ΔIds의 변화를 이용하여 온도 변화에 따른 제1기준전압 Vref1의 변화를 보상하여 온도 변화에 제2기준전압 Vref2의 레벨이 둔감하도록 함으로써 보다 안정된 내부 전원 공급 회로를 구현 할 수 있다.

도 1은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 내부 전원 전압 발생회로도.

도 2는 본 발명을 설명하기 위한 파형도로서, 숏 채널의 모오스 트랜지스터와 롱 채널 모오스 트랜지스터의 온도에 따른 ΔIds 값의 변화를 나타낸 도면.

도 3은 본 발명에 실시예를 적용한 회로의 시물레이션 그래프로서, 온도 변화에 따른 제1기준전압 Vref1의 변화와 이에 반해 온도 보상된 제2기준전압 Vref2간의 변화를 나타낸 도면.

도 4a 내지 도 4d는 본 발명의 다양한 실시예에 따른 내부 전원전압회로의 온도보상부의 구성의 예를 나타낸 도면들이다.

이하 본 발명의 바람직한 실시예가 도시된 첨부 도면을 참조하여 보다 상세하게 설명된다. 그러나 본 발명은 다수의 상이한 형태로 구현될 수 있고, 기술된 실시예에 제한되지 않음을 이해하여야 한다. 하기의 실시예는 설명을 위한 것이라는 것이며 당업자에게 본 발명의 사상을 충분하게 전달하기 위한 것임에 유의하여야 한다. 또한 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 상세한 설명이 생략됨에 유의하여야 한다.

도 1은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 내부 전원 전압 발생회로도, 2단 이상의 기준전압 발생기로 구성된 것을 도시한 것이다. 도 1에서 참조번호 10은 제1 기준 전압 발생기로서, 정전류원 12와 다이오드 접속된 하나의 피모오스 트랜지스터 14가 직렬 접속되어 구성되어 있다. 상기와 같이 구성된 제1 기준 전압 발생기 10은 외부 전원 전압 ExtVcc를 분압하여 제1기준전압Vref1을 발생한다. 상기 발생된 제1기준전압 Vref1은 도 1에 도시된 바와 같이 |Vtp|(피오모스 트랜지스터 14의 문턱전압)와 관련 있는 함수로 나타낼 수 있다.

즉, Vref1 = f(Vtp)로 표현될 수 있으며 Vtp의 경우 온도에 반비례하여 낮아지므로 상기 제1기준전압 Vref1은 온도에 따라서 변화를 가진다. 따라서, 온도가 올라갈 경우 |Vtp|가 낮아져서 제1기준전압 Vref1 또한 낮아지게 된다. 상기 제1기준전압 Vref1은 차동 증폭기 20으로 입력된다.

상기 차동 증폭기 20은 소오스가 외부 전원 전압 ExtVcc에 접속되고 게이트가 공통으로 비출력 노드에 접속되어 정전류원으로 동작되는 두 개의 피모오스 트랜지스터들 22, 24와, 드레인에 상기 두 개의 피모오스 트랜지스터들 22, 24의 드레인에 각각 접속되어 소오스가 정전류원 26를 통해 접지된 두 개의 엔모오스 트랜지스터들 Mn1, Mn2로 구성되어 있다. 상기와 같이 구성된 차동 증폭기 20은 상기 제1기준 전압 Vref1에 따라 외부 전원 전압을 분압하여 전압 레벨이 다른 제2기준 전압 Vref2를 발생시키기 위한 전압을 출력한다. 예를 들면, 두 개의 엔모오스 트랜지스터 Mn1, Mn2의 게이트로 입력되는 제1기준전압 Vref1과 구동 비교 전압의 차를 증폭하여 제2기준전압 Vref2를 출력하기 위한 전압을 구동용 피모오스 트랜지스터 30의 게이트로 제공한다.

상기 구동용 피모오스 트랜지스터 30은 게이트로 입력되는 전압에 의해 구동되어 소오스로 입력되는 외부 전원 전압 ExtVcc를 드레인을 통해 제2기준전압 Vref2로 출력한다. 이때, 상기 제2기준전압 Vref2는 상기 구동용 피모오스 트랜지스터 30의 드레인과 접지사이에 다이오드 직렬 접속된 두 개의 피모오스 트랜지스터 Mp1, Mp2에 의해 분압되어 차동증폭기 20내의 엔모오스 트랜지스터 Mn2의 게이트로 입력된다.

따라서, 두 번째 기준전압 Vref2를 발생하는 전압 발생기의 경우 다음 식 1과 같은 함수로 제1기준전압 Vref1을 분압하여 제2기준전압 Vref2를 발생시키게 된다.

(식 1)

Vref2 = (1+r1/r2) ·Vref1

상기 식 1에서 r1과 r2는 각각 포화상태에서의 피모오스 트랜지스터 Mp1, Mp2의 드레인-소오스간 등가 저항을 나타낸 것이다.

상기 제1기준전압 Vref1은 전술한 바와 같이 온도에 대하여 반비례하므로 상기 식 1로부터 r1/r2는 온도에 대하여 비례하도록 하면 제2기준전압 Vref2는 제1기준전압 Vref1과 r1/r2 항간의 온도에 대한 효과가 서로 상쇄되어, 온도에 대한 기준 전압의 변동을 줄일 수 있다. 이와 같은 작용은 하기에서 설명되는 피모오스 트랜지스터들 Mp1, Mp2의 채널 길이의 변화와 온도변화에 따른 ΔIds값의 변화를 설명하는 내용에 의해 보다 명확하게 이해될 것이다

도 2는 포화 상태에서의 피모오스 트랜지스터 Mp1,Mp2의 드레인-소오스간 등가 저항 r1, r2를 알기 위하여 각각에 대하여 드레인 소오스간의 전압 Vds에 대한 드레인 전류 Ids의 변화를 나타낸 것이다. 도 2의 그래프에서 알 수 있듯이 온도에 대하여 피모오스 트랜지스터의 채널이 롱 채널일 경우 Ids의 값은 별 변동이 없지만, 피모오스 트랜지스터의 채널이 숏 채널의 경우 높은 온도로 갈수록 Ids값이 줄어듦을 알 수 있다.

따라서, 도 1에 도시된 구동용 피모오스 트랜지스터 30의 드레인으로부터 출력되는 제2기준전압 Vref2에서 온도 보상용의 두 피모오스 트랜지스터 Mp1, Mp2를 통해 접지단자로 흐르는 전류를 Ieff라 하면 이는 하기 식 2와 같이 된다.

(식 2)

Ieff = Vref2/(r1+r2) ≒ Vref2 / r1 (if, r1 >> r2)

도 2에 도시된 그래프로 알 수 있듯이 피모오스 트랜지스터 Mp1과 Mp2를 직렬로 연결하였을 경우 흐르는 전류 Ieff는 r1의 등가저항에 의해 결정되며, 이때는 도 2에 나타나듯이 롱 채널을 갖는 피모오스 트랜지스터 Mp1의 경우 온도 변화에 대하여 Ids전류변화는 거의 없으므로 전술한 식 2와 같이 전류를 표현할 수 있다. 따라서 숏 채널을 가지는 피모오스 트랜지스터 Mp2의 소오스-드레인간 등가저항 r2는 다음 식 3으로 표현되어질 수 있다.

(식 3)

r2= Vref1/Ieff

식 3에서 제1기준전압 Vref1은 온도가 내려가면 전술한 바와 같이 작아지는 값이며, Ieff는 롱 채널 피모오스 트랜지스터 Mp1의 소오스-드레인간 저항에 의하여 결정되는 것으로 온도에 따라 거의 변화가 없는 것이다. 따라서, 온도를 높여주면 r2 값도 제1기준전압 Vref1의 값에 비례하여 줄어듦을 알 수 있다. 위의 결과를 전술한 식 1에 대입하면 제2기준전압 Vref2 값은 온도에 따라 r2값이 줄어들게 되어, 그 변동량이 줄어들게 됨을 알 수 있다.

상기한 바와 같이 피모오스 트랜지스터 Mp1의 채널 길이를 크게 하고 피모오스 트랜지스터 Mp2의 채널 길이를 작게 하면, 온도를 높였을 때 피모오스 트랜지스터 Mp1의 드레인-소오스 저항 r1은 거의 변동이 없고 피오스 트랜지스터 Mp2의 드레인-소오스 저항 r2는 작아 진다. 따라서 r1/r2는 온도에 대하여 비례하게 되고 이를 통하여 최종적으로 출력되는 제2기준전압 Vref2는 온도의 상승 혹은 하강에 대하여 그 변동량이 크게 줄어들게 된다.

도 3에서는 실제적으로 본 발명을 적용한 회로에 대하여 시뮬레이션된 값을 보였다. 그림에서 알 수 있듯이 나타난 구간의 온도에 대하여 제1기준전압 Vref1은 58mV정도의 변동량을 갖고, 이에 대해 두번째 기준 전압인 제2기준전압 Vref2는 18mV정도로 그 변동량이 줄어듦을 알 수 있다.

도 4a 내지 도 4d는 본 발명의 다양한 실시예에 따른 내부 전원전압회로의 온도보상부의 구성의 예를 나타낸 도면들이다. 즉, 도 1에 도시된 두 개의 피모오스 트랜지스터 Mp1, Mp2들을 엔모오스 트랜지스터들의 다이오드 접속 혹은 피오모스와 엔모오스 트랜지스터들의 다이오드 직렬 접속의 형태, 또는 트랜지스터들의 접속 노드에 저항을 더 부가하여 접속한 실시태양들이 도시되어 있다.

상술한 바와 같이 본 발명은, 모오스트랜지스터의 채널 길이에 따른 드레인-소오스간의 등가 저항 변화를 이용하여 온도에 따른 내부 전원 공급 회로의 출력 전압을 보상함으로써 저전력 SDRAM의 특성 중 하나인 iSB특성을 저해하지 않으면서온도보상을 할 수 있고, 회로의 구성을 보다 간단하게 할 수 있는 이점을 갖는다.

Claims

반도체 메모리 장치의 내부 전원 전압 발생회로에 있어서,

외부 전원 전압의 공급에 응답하여 미리 설정된 제1기준전압을 발생하되 온도변화에 적응하여 상기 발생된 제1기준전압이 변화되는 제1 기준 전압 발생기와,

적어도 두 개의 입력 단자를 가지고 상기 외부 전원 전압을 입력하며 상기 두 개의 입력단자로 각각 입력되는 상기 제1기준전압 Vref1과 구동 비교 전압의 차전압을 증폭하여 출력하는 전압 증폭기와,

일측단자가 상기 외부 전원 전압에 접속되며 게이트로 입력되는 상기 전압 증폭기의 출력전압에 응답하여 제2기준전압을 출력하는 구동용 트랜지스터와,

채널 길이가 서로 상이한 트랜지스터가 적어도 둘 이상 접속되어 상기 구동용 트랜지스터의 타측과 접지 사이에 직렬 접속되어 온도 변화에 따른 등가 저항 비율에 의해 상기 제2기준 전압을 분압하여 상기 전압 증폭기의 구동 비교 전압으로 제공하는 온도 보상부를 포함하여 구성함을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생회로.
제1항에 있어서, 상기 온도 보상부는 상기 구동용 트랜지스터의 출력단자와 접지사이에 다이오드 접속되어 상기 제2기준전압을 분압하여 상기 구동 비교 전압을 발생하는 두 개의 모오스 트랜지스터로 구성되며, 상기 두 개의 모오스 트랜지스터는 등가 저항비가 온도에 따라 변화되도록 채널 길이가 상이함을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생회로.
제1항에 있어서, 상기 전압 증폭기는 차동증폭기임을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생회로.
제2항 또는 제3항에 있어서, 상기 온도 보상부는 상기 구동 트랜지스터의 소오소와 접지 사이에 다이오드 직렬 접속된 적어도 둘 이상의 피모오스 트랜지스터들로서, 채널 길이가 롱채널과 숏 채널을 각각 가지는 것임을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생회로.
제2항 또는 제3항에 있어서, 상기 온도 보상부는 상기 구동 트랜지스터의 소오소와 접지 사이에 다이오드 직렬 접속된 두 개의 엔모오스 트랜지스터들로서, 채널 길이가 롱채널과 숏 채널을 각각 가지는 것임을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생회로.
제2항 또는 제3항에 있어서, 상기 온도 보상부는 상기 구동 트랜지스터의 소오소와 접지 사이에 다이오드 직렬 접속된 피모오스 트랜지스터와 엔모오스 트랜지스터로서, 채널 길이가 상이한 것을 사용하는 것임을 특징으로 하는 반도체 메모리 장치의 내부 전원 전압 발생회로.