JP4544458B2 - 半導体装置 - Google Patents
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Description
以下に図面を参照して本発明を実施するための形態について説明を行う。図2は、本発明の実施の形態におけるゲートリーク補償回路の構成を示す回路図である。図2に示されているように、本実施の形態のゲートリーク補償回路は、電流補償回路1と、カレントミラー回路2と、電流源3とを含んで構成されている。電流補償回路1は、カレントミラー回路2に生じるゲートリーク電流を補償するための補償電流Icを生成する電流生成回路である。本実施の形態においては、ゲートリーク電流の補償対象である回路が、カレントミラー回路で構成されている場合を例に説明を行う。なお本発明は、ゲートリークが問題視されている様々な回路に適用可能である。従って、ゲートリーク電流の補償対象である回路が、カレントミラー回路であることは、本発明におけるリーク補償の対象である回路の構成を限定するものではない。また、以下に述べる複数の実施形態の説明において、同じ符号が付されているものに関しては、同様の構成を備えているものである。従って、関連する部分に関しての詳細な説明は省略する。
補償トランジスタのゲート面積(L11×W11)
=各MOSトランジスタのゲート面積の和
であるような補償トランジスタ11を使用して電流補償回路1を構成する。
定電流IB0=参照電流Iref
−(第1ゲートリーク電流Ig0+第2ゲートリーク電流Ig1
+…+第nゲートリーク電流Ign)+補償電流Ic …(1)
で表される電流である。従って補償トランジスタ11を上記のように構成することで、補償電流Icが、
補償電流Ic=第1ゲートリーク電流Ig0+第2ゲートリークIg1+
…+第nゲートリーク電流Ign …(2)
で表される電流となる。
定電流IB0=参照電流Iref となり、このときに各MOSトランジスタに流れる電流は、
定電流IB1=定電流IB0=参照電流Iref
定電流IB2=定電流IB0=参照電流Iref
…
定電流IBn=定電流IB0=参照電流Iref
である。従って、補償電流Icをカレントミラー回路2に供給することで、ゲートリーク電流が流れている場合であっても、カレントミラー回路2は、参照電流Irefと正確な比を持った電流を供給することが可能になる。
図5は、第2の実施形態における電流補償回路1aの詳細な回路構成を例示する回路図である。図5を参照すると、第2の実施形態における電流補償回路1aは、補償トランジスタ11のゲートに接続され電圧調整回路12を含んで構成されている。図5に示されているように、電圧調整回路12は、第1抵抗R1と第2抵抗R2とを備えている。第1抵抗R1は、第3ノードN3と電源線VDDとの間に接続され、第2抵抗R2は、第3ノードN3と接地線との間に接続されている。補償トランジスタ11のゲートには、第1抵抗R1と第2抵抗R2とによって抵抗分圧された所定の電圧が印加されている。
図6は、第3の実施形態における電流補償回路1bの詳細な回路構成を例示する回路図である。図6に示されている電流補償回路1bは、カレントミラー回路2によって生成される定電流の生成を停止させる機能を備えている。図6を参照すると、電流補償回路1bは、補償トランジスタ11と、インバータ13と、MOSトランジスタ14とを含んで構成されている。また、電流補償回路1bに備えられた端子SWからは、HighレベルまたはLowレベルのバイアスが印加されている。ここで、補償トランジスタ11およびMOSトランジスタ14はNMOSトランジスタで構成されているものとする。端子SWからHighレベルが供給されているとき、補償トランジスタ11はオン状態となる。このとき、インバータ13からはLowレベルが出力されるので、MOSトランジスタ14はオフ状態になる。そのため、端子SWからHighレベルが供給されているときは、第1MOSトランジスタ2−0と、第2〜第nのMOSトランジスタ(2−1〜2−n)とがカレントミラー回路を構成する。
図7は、第4の実施形態における電流補償回路1の詳細な回路構成を例示する回路図である。図7に示されているように、第4の実施形態の電流補償回路1cは、基準電圧生成部5と、ドレインから補償電流Icを第1ノードN1に供給するPMOSトランジスタ6と、OPアンプ7とを含んで構成されている。図7を参照すると、基準電圧生成部5は、電流源51と、ゲートとドレインが接続され、ソースが接地線に接続されたNMOSトランジスタ52とを備えている。電流源51は、電流源3と同様の構成の電流源であり、参照電流Irefと等しい電流がNMOSトランジスタ52のドレインに供給されている。NMOSトランジスタ52は、第1MOSトランジスタ2−0と同じ構成の複製トランジスタである。OPアンプ7の反転入力端はNMOSトランジスタ52のドレインに接続され、正転入力端はPMOSトランジスタ6のドレインに接続されている。PMOSトランジスタ6のゲートはOPアンプ7の出力に接続され、ソースは電源線VDDに接続されている。
電流源51の電流値 : 参照電流Iref
=NMOSトランジスタ52のW/L : 第1MOSトランジスタ2−0のW/L
とすれば、同様の動作をすることは明らかである。
2…カレントミラー回路
3…電流源
5…基準電圧生成部
6…PMOSトランジスタ
11…補償トランジスタ
31…PMOSトランジスタ
32…バンドギャップリファレンス回路
33…OPアンプ
2−0〜2−n…NMOSトランジスタ
Iref…参照電流
Ig0〜Ign…ゲートリーク電流
IB0…定電流
IB1〜IBn…定電流
101…NMOSトランジスタ
102…リーク電流補償回路
103…NMOSトランジスタ
104…カレントミラー回路
Claims (8)
- 電流源から供給される参照電流に応答して、複数の定電流を生成するカレントミラー回路と、
前記カレントミラー回路を構成する複数のトランジスタのゲートリーク電流を補償する補償電流を生成する電流補償回路と
を備え、
前記カレントミラー回路は、前記参照電流を受けるノードを有し、
前記電流補償回路は、前記ノードを介して前記補償電流を前記カレントミラー回路に供給する
半導体装置。 - 請求項1に記載の半導体装置において、
前記電流補償回路は、前記カレントミラー回路を構成する複数のトランジスタのゲート面積の和に実質的に等しい面積のゲートを有する補償素子を含み、
前記補償素子のゲートに印加される所定電位に応答して前記補償電流を生成し、前記補償電流を前記ノードに出力する
半導体装置。 - 請求項2記載の半導体装置において、
前記電流補償回路は、電源電圧を調整して調整バイアス電圧を生成する電圧調整回路を備え、
前記電圧調整回路は、前記調整バイアスを前記補償素子のゲートに供給し、
前記補償素子は、前記調整バイアス電圧に応答して前記補償電流を生成する
半導体装置。 - 請求項3に記載の半導体装置において、
前記電圧調整回路は、
前記補償素子のゲートと第1の電源線との間に接続される第1抵抗と、前記補償素子のゲートと第2の電源線との間に接続される第2抵抗とを有する、
半導体装置。 - 請求項2に記載の半導体装置において、
前記電流補償回路は、
前記所定電位をなす第1の論理レベルの信号または第2の論理レベルの信号が供給されるインバータと、
前記インバータの出力端に接続される特定ゲートを有し、前記特定ゲートに印加される前記第1の論理レベルの停止信号に応答して前記カレントミラー回路の動作を停止する特定トランジスタと
を有し、
前記インバータは、前記第2の論理レベルの信号に応答して前記停止信号を出力して前記カレントミラー回路の動作を停止させる
半導体装置。 - 請求項5に記載の半導体装置において、
前記特定トランジスタは、前記複数のトランジスタの各々のゲートとソースとの間に接続され、前記停止信号に応答して、前記複数のトランジスタをオフ状態とする
半導体装置。 - 請求項1に記載の半導体装置において、
前記電流補償回路は、
前記補償電流を生成する電流供給回路と、
前記電流供給回路から出力される前記補償電流を制御する前記制御信号を出力する制御回路と
を具備し、
前記制御回路は、前記ノードの電位と基準電圧とを比較し、各々の電位が同電位なるように、前記制御信号を出力する
半導体装置。 - 請求項7に記載の半導体装置において、
前記電流補償回路は、前記基準電圧を生成する基準電圧生成回路を含み、
前記基準電圧生成回路は、前記ノードにドレインとゲートが接続された、前記カレントミラー回路を構成するトランジスタの複製トランジスタに、前記参照電流を複製した電流を流したときのドレイン電位を前記基準電圧として出力する
半導体装置。
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