KR20000061319A - 온도 보상 회로를 구비한 기준전류 발생회로 - Google Patents

Abstract

공정변화 및 온도변화에도 불구하고 일정 레벨의 기준 전류를 발생할 수 있는 기준전류 발생회로에 대해 기재하고 있다. 본 발명의 기준전류 발생회로는, 전류 미러를 구비하여 일정한 레벨의 소스 전류를 발생하는 소스 전류 발생부와, 상기 소스 전류 발생부와 병렬로 연결되고, 상기 소스 전류 발생부에서 발생되는 소스 전류에 비해 n 배 크기를 가지며, 기준전류로 제공되는 미러 전류를 발생하는 기준전류 발생부와, 상기 소스 전류 발생부에 병렬로 연결되고, 온도 변화에 따라 상기 소스 전류가 변화되는 것을 보상하는 방향으로 보상 전류를 발생하는 전류 레벨 보상부를 구비한다.

Description

온도 보상 회로를 구비한 기준전류 발생회로{Current generator having a circuit for compensating the temperature variation}

본 발명은 반도체 장치에 관한 것으로서, 특히 온도 보상 회로를 구비하여 온도 변화에 무관하게 항상 일정한 전류를 발생하는 기준전류 발생회로에 관한 것이다.

반도체 메모리 회로와 같은 전자회로에는 일반적으로 일정한 레벨을 가지는 기준전압이나 기준전류가 필요하며, 이를 발생하는 회로로서 기준전압 발생회로나 기준전류 발생회로를 채용하고 있다. 이중 기준전류 발생회로는, 전압 레벨과는 무관하게 항상 일정한 전류를 발생하여야 하며, 설계자가 원하는 경로에 원하는 레벨의 전류를 공급할 수 있어야 한다.

이와 같은 기준전류 발생회로는 특히, 반도체 소자의 신뢰성을 확보하기 위하여, 외부 전원전압의 변화나 온도변화, 그리고 공정변화에 무관하게 항상 일정한 전류 레벨을 유지해야 한다.

그러나, 종래의 일반적인 기준전류 발생회로는 다수개의 MOS 트랜지스터를 사용하고 있으며, 이들 MOS 트랜지스터는 공정변화나 온도 변화에 그 특성이 민감하게 변화된다. 즉, 온도가 증가되면 MOS 트랜지스터의 컨덕턴스 특성에 따라 상기 기준전류 발생회로를 통해 발생되는 기준 전류는 감소된다. 따라서, 기준 전류를 일정하게 유지하기 위해서는 이를 보상하는 방법이 필요하게 된다.

따라서, 본 발명이 이루고자하는 기술적 과제는 공정변화 및 온도변화에도 불구하고 일정 레벨의 기준 전류를 발생할 수 있는 기준전류 발생회로를 제공하는 것이다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 1은 본 발명의 제1 실시예에 따른 기준전류 발생회로를 보여주는 회로도이다.

도 2는 본 발명의 제2 실시예에 따른 기준전류 발생회로를 보여주는 회로도이다.

도 3은 본 발명의 제1 및 제2 실시예에 따른 기준전류 발생회로에서 발생되는 소스 전류를 도시한 그래프이다.

상기 과제를 이루기 위한 본 발명의 기준전류 발생회로는, 전류 미러를 구비하여 일정한 레벨의 소스 전류를 발생하는 소스 전류 발생부와, 상기 소스 전류 발생부와 병렬로 연결되고, 상기 소스 전류 발생부에서 발생되는 소스 전류에 비해 n 배 크기를 가지며, 기준전류로 제공되는 미러 전류를 발생하는 기준전류 발생부와, 상기 소스 전류 발생부에 병렬로 연결되고, 온도 변화에 따라 상기 소스 전류가 변화되는 것을 보상하는 방향으로 보상 전류를 발생하는 전류 레벨 보상부를 구비한다.

상기 소스 전류 발생부는, 전원전압원과 접지전압 사이에 위치하고 제1 및 제2 PMOS 트랜지스터들로 구현된 전류 미러와, 상기 제1 PMOS 트랜지스터와 접지전압 사이에 위치한 제1 및 제2 NMOS 트랜지스들과, 상기 제2 PMOS 트랜지스터 및 접지전압 사이에 위치한 제3 NMOS 트랜지스터를 구비한다.

상기 전류 레벨 보상부는, 상기 제3 NMOS 트랜지스터와 접지 사이에 연결된 부하 소자와, 상기 부하 소자 양단 간의 전압에 의해 게이팅되는 레벨 보상 트랜지스터를 구비하는 것이 바람직하다. 그리고, 상기 레벨 보상 트랜지스터는 PMOS 트랜지스터로 구현된 것이 바람직하다.

상기 부하 소자는 저항 또는 NMOS 트랜지스터 중 어느 하나가 사용될 수 있다.

상기 본 발명의 기준전류 발생회로에 따르면, 온도 변화에 의한 전류 레벨 변화를 보상하는 방향으로 보상 전류가 발생된다. 따라서, 온도 변화에 무관한 소스 전류가 발생되고, 그 결과 n 배의 소스 전류 레벨을 가지는 미러 전류를 얻을 수 있다.

본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.

도 1은 본 발명의 제1 실시예에 따른 기준전류 발생회로(100)를 보여주는 회로도이다.

도 1을 참조하면, 본 발명의 기준전류 발생회로(100)는, 소스 전류 발생부(110)와, 기준전류 발생부(120) 및 전류 레벨 보상부(130)를 구비한다.

상기 소소 전류 발생부(110)는, 일정한 레벨의 소스 전류(I)를 발생한다. 그리고, 상기 소스 전류 발생부(110)는 전원전압원(Vcc)과 접지전압(Vss) 사이에 연결된 다수개의 PMOS 및 NMOS 트랜지스터들을 구비한다.

바람직하기로는, 상기 소스 전류 발생부(110)는 전원전압원(Vcc)과 접지전압(Vss) 사이에서 직렬로 연결된 제1 PMOS 트랜지스터(PM1)와 제1 및 제2 NMOS 트랜지스터(NM1,NM2)를 구비하고, 마찬가지로 전원전압원(Vcc)과 접지전압(Vss) 사이에 직렬로 연결된 제2 PMOS 트랜지스터(PM2)와 제3 NMOS 트랜지스터(NM3)를 구비한다.

상기 제1 PMOS 트랜지스터와 제2 PMOS 트랜지스터(PM1,PM2)는 그 게이트 단자가 공통으로 접속되며, 상기 제2 PMOS 트랜지스터(PM2)의 드레인 단자는 상기 게이트 단자에 연결된다. 그리고, 제1 NMOS 트랜지스터 및 제3 NMOS 트랜지스터(NM1,NM3)의 게이트 단자가 공통으로 접속되고, 상기 제1 및 제2 NMOS 트랜지스터(NM1,NM2)의 게이트 단자는 각각의 드레인 단자와 연결된다.

상기 제1 PMOS 트랜지스터(PM1)와 제1 및 제2 NMOS 트랜지스터(NM1,NM2)에 의해서는 제1 전류 경로가 형성되고, 상기 제2 PMOS 트랜지스터(PM2)와 제3 NMOS 트랜지스터(NM3)를 통해서는 제2 전류 경로가 형성된다.

여기서, 상기 제1 PMOS 트랜지스터(PM1)는 상기 제2 PMOS 트랜지스터(PM2)와 동일한 사이즈로 형성되므로, 상기 제1 및 제2 PMOS 트랜지스터(PM1,PM2)에 의해 전류 미러(current mirror)가 구현된다. 따라서, 상기 전원전압원(Vcc)과 접지 전압(Vss) 사이에 형성된 상기 제1 전류 경로와, 제2 전류 경로에는 동일한 레벨의 소스 전류(I)가 발생된다.

상기 제3 NMOS 트랜지스터(NM3)는 제1 및 제2 NMOS 트랜지스터들(NM1,NM2)에 비해 그 사이즈가 큰 트랜지스터로 구현되며, 저항 성분 역시 다른 트랜지스터들에 비해 크다. 따라서, 상기 제3 NMOS 트랜지스터(NM3)에 의해 소스 전류(I)의 레벨이 결정된다.

상기 기준전류 발생부(120)는, 상기 소스 전류 발생부(110)에서 발생되는 소스 전류(I)에 대해 n 배의 크기를 가지는 미러 전류(Im)를 발생한다. 바람직하기로는 상기 기준전류 발생부(120)는 제3 PMOS 트랜지스터(PM3)로 구현된다.

상기 제3 PMOS 트랜지스터(PM3)의 사이즈는, 원하는 미러 전류(Im)의 크기에 따라 결정될 수 있다. 예를 들어, 소스 전류(I)와 동일한 레벨의 미러 전류(Im)를 필요로 하는 경우에는 상기 제2 PMOS 트랜지스터(PM2)와 동일한 사이즈로 상기 제3 PMOS 트랜지스터(PM3)를 형성한다.

그리고, 예를 들어 n 배의 소스 전류(I) 레벨 (I×n)을 가지는 미러 전류(Im)를 필요로 하는 경우에는 제2 PMOS 트랜지스터(PM2)에 비해 n배되는 사이즈로 상기 제3 PMOS 트랜지스터(PM3)를 형성하면 된다. 상기 미러 전류(Im)는 이를 필요로 하는 전자회로로 공급되어질 수 있다.

그리고, 상기 전류 레벨 보상부(130)는, 상기 소스 전류 발생부(110)에 병렬로 연결되어 온도에 따라 상기 소스 전류(I)가 감소되는 것을 보상한다. 바람직하기로는, 상기 전류 레벨 보상부(130)는 상기 제3 NMOS 트랜지스터(NM3)의 소오스 단자와 접지전압(Vss) 사이에 연결되는 부하소자 예컨대 저항(R1)과, 상기 제3 NMOS 트랜지스터(NM3)의 드레인 단자와 접지전압(Vss) 사이에 연결되는 제4 NMOS 트랜지스터(NM4) 및 레벨 보상 트랜지스터(PM4)를 구비한다.

상기 레벨 보상 트랜지스터(PM4)는 상기 제3 NMOS 트랜지스터(NM3)의 소오스 전압 즉, 저항(R1) 양단 간의 전압(V1)에 의해 게이팅되어 보상 전류(I2)를 발생한다. 바람직하기로는 상기 레벨 보상 트랜지스터(PM4)는 PMOS 트랜지스터로 구현된다.

상기 저항(R1)은 상기 레벨 보상 트랜지스터(PM4)의 게이트 전압으로 제공되는 전압(V1) 레벨을 변화시켜 보상 전류(I2)를 원하는 레벨로 변화시킬 수 있는 크기로 구현된 것이 바람직하다.

그리고, 상기 레벨 보상 트랜지스터(PM4)와 직렬로 연결된 상기 제4 NMOS 트랜지스터(NM4)는 상기 레벨 보상 트랜지스터(PM4)가 선형(linear) 동작 영역에서 동작할 수 있도록 하기 위해 드레인 전압을 낮추어 주고 보상 전류(I2)를 적절하게 흐르도록 하는 크기로 구현된 것이 바람직하다.

계속해서, 도 1에 도시된 본 발명의 제1 실시예에 따른 기준전류 발생회로(100)의 동작을 살펴본다.

먼저, 예를 들어 외부 영향으로 인해 온도가 증가되면 상기 제2 전류 경로 즉, 제2 PMOS 트랜지스터(PM2)를 통해 흐르는 소스 전류(I) 레벨이 낮아진다. 그 결과, 상기 제3 NMOS 트랜지스터(NM3)와 직렬로 연결된 상기 저항(R1) 양단간의 전압(V1) 레벨도, 온도 증가에 따라 감소되는 상기 소스 전류(I)의 영향으로 낮아지게 된다. 상기 저항(R1) 양단 간의 전압(V1) 레벨이 낮아짐에 따라 이에 의해 게이팅되는 레벨 보상 트랜지스터(PM4)의 게이트 전압 역시 낮아지게 된다.

이러한 PMOS 트랜지스터로 구현된 상기 레벨 보상 트랜지스터(PM4)의 게이트 전압 감소는, 상기 레벨 보상 트랜지스터(PM4)에 의한 저항성분 감소 효과를 가져오고, 상기 레벨 보상 트랜지스터(PM4)를 통하여 흐르는 보상 전류(I2)가 증가하게 된다.

즉, 온도가 증가함에 따라 상기 제3 NMOS 트랜지스터(NM3)와 저항(R1)을 통해 흐르는 전류(I1)는 감소되고, 상기 레벨 보상 트랜지스터(PM4)를 통해 흐르는 보상 전류(I2)는 증가된다. 결국, 제2 PMOS 트랜지스터(PM2)를 통해 흐르는 소스 전류(I)는 상기 레벨 보상 트랜지스터(PM4)에 의해 보상된다.

그리고, 상기 레벨 보상 트랜지스터(PM4)의 사이즈를 조절하여, 온도 변화에 따라 증가하는 전류(I2)의 크기와 변화폭을 조절할 수 있다.

예를 들어, 상기 레벨 보상 트랜지스터(PM4)의 크기를 크게 하여 이를 통해 흐르는 보상 전류(I2)의 크기와 변화폭을 크게 하면 레벨 보상 회로(130)가 전체 전류에 미치는 영향이 크게 된다. 즉, 온도 변화에 따라 더 많은 전류가 상기 레벨 보상 회로를 통해 발생된다.

반대로, 상기 레벨 보상 트랜지스터(PM4)의 크기를 작게 하여 이를 통해 흐르는 보상 전류(I2)의 크기와 변화폭을 작게 하면 레벨 보상 회로(130)가 전체 전류에 미치는 영향이 작게 된다. 즉, 온도 변화에 따라 상기 레벨 보상 회로를 통해 발생되는 보상 전류(I2)가 작아, 온도 변화의 영향을 거의 받지 않도록 할 수도 있다.

이와 같이, 본 발명의 레벨 보상 회로(130)에 의하면 온도 변화에 의해 발생되는 소스 전류(I) 변화량에 해당되는 보상 전류(I2)가 발생된다. 따라서, 공정변화나 온도 변화에 무관하게 일정한 레벨을 가지는 소스 전류(I)가 발생된다. 그 결과, 상기 소스 전류(I)에 대해 n 배의 크기를 가지는 미러 전류(Im)를 얻을 수 있다.

도 2는 본 발명의 제2 실시예에 따른 기준전류 발생회로(200)를 보여주는 회로도로서 도 1에서와 동일한 참조부호는 동일 부재를 나타낸다. 상기 제2 실시예는, 상기 부하 소자로서 저항(R1) 대신에 NMOS 트랜지스터(NR)를 사용한 것을 제외하고는 상기 제1 실시예와 동일하다.

도 2를 참조하면, 본 발명의 제2 실시예에 의한 기준전류 발생회로(200)는, 상기 제1 실시예와 마찬가지로 소스 전류 발생부(110)와, 기준전류 발생부(120) 및 전류 레벨 보상부(130)를 구비한다.

상기 소스 전류 발생부(110)와 기준전류 발생부(120)의 구성이나 동작은 상기 제1 실시예와 동일하므로 중복을 피하기 위해 생략한다.

상기 전류 레벨 보상부(130)는, 제3 NMOS 트랜지스터(NM3)와 접지전압(Vss) 사이에 연결되는 부하소자과, 상기 제3 NMOS 트랜지스터(NM3)의 드레인 단자와 접지전압(Vss) 사이에 연결되는 제4 NMOS 트랜지스터(NM4) 및 레벨 보상 트랜지스터(PM4)를 구비한다.

본 발명의 제2 실시예에 따른 상기 부하 소자는, NMOS 트랜지스터(NR)로 구현된다. 상기 NMOS 트랜지스터(NR)는 상기 제3 NMOS 트랜지스터(NM3)의 소오스 단자에 그 드레인 단자가 연결되고, 상기 제2 NMOS 트랜지스터(NM2)의 게이트단자와 그 게이트가 공통으로 접속되며, 그 소오스 단자는 접지(Vss)된다.

그리고, 상기 NMOS 트랜지스터(NR)는, 상기 제1 실시예에서와 마찬가지로, 상기 레벨 보상 트랜지스터(PM4)의 게이트 전압으로 제공되는 전압(V1) 레벨을 변화시켜 보상 전류(I2)를 원하는 레벨로 변화시킬 수 있는 사이즈로 구현된 것이 바람직하다.

본 발명의 제2 실시예에 의한 상기 기준전류 발생회로(200)의 동작이나 효과는 기본적으로 상기 제1 실시예에 도시된 기준전류 발생회로(200)의 그것과 동일하므로 구체적인 기술은 생략한다.

도 3은 본 발명의 제1 및 제2 실시예에 따른 기준전류 발생회로들(100,200)에서 발생되는 소스 전류(I)를 도시한 그래프이다.

도 3을 참조하면, 언급된 바와 같이, 온도가 증가함에 따라 도 1 및 도 2에 도시된 제3 NMOS 트랜지스터(NM3)와 부하소자(R1,NR)를 통해 흐르는 전류(I1)가 감소된다. 그러나, 전류 레벨 보상부(130) 내의 레벨 보상 트랜지스터(PM4)를 통해 흐르는 보상 전류(I2)는 상기 전류(I1)가 감소된 만큼 증가된다. 결국, 소스 전류 발생부(110)에서 발생되는 소스 전류(I)는 상기 레벨 보상 트랜지스터(PM4)에 의해 보상되어, 온도 변화에 무관하게 일정 레벨로 된다.

도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명의 기준전류 발생회로에 따르면, 온도 변화에 의한 전류 레벨 변화를 보상하는 방향으로 보상 전류가 발생된다. 따라서, 온도 변화에 무관한 소스 전류가 발생되고, 그 결과 n 배의 소스 전류 레벨을 가지는 미러 전류를 얻을 수 있다.

Claims (3)

1. 일정 레벨의 기준전류를 발생하는 반도체 장치의 기준전류 발생회로에 있어서,

   전류 미러를 구비하여 일정한 레벨의 소스 전류를 발생하는 소스 전류 발생부;

   상기 소스 전류 발생부와 병렬로 연결되고, 상기 소스 전류 발생부에서 발생되는 소스 전류에 비해 n 배 크기를 가지며, 기준전류로 제공되는 미러 전류를 발생하는 기준전류 발생부; 및

   상기 소스 전류 발생부에 병렬로 연결되고, 온도 변화에 따라 상기 소스 전류가 변화되는 것을 보상하는 방향으로 보상 전류를 발생하는 전류 레벨 보상부를 구비하는 것을 특징으로 하는 기준전류 발생회로.
2. 제1항에 있어서, 상기 소스 전류 발생부는,

   전원전압원과 접지전압 사이에 위치하고 제1 및 제2 PMOS 트랜지스터들로 구현된 전류 미러; 및

   상기 제1 PMOS 트랜지스터와 접지전압 사이에 위치한 제1 및 제2 NMOS 트랜지스들과, 상기 제2 PMOS 트랜지스터 및 접지전압 사이에 위치한 제3 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 기준전류 발생회로.
3. 제2항에 있어서, 상기 전류 레벨 보상부는,

   상기 제3 NMOS 트랜지스터와 접지 사이에 연결된 부하 소자; 및

   상기 부하 소자 양단 간의 전압에 의해 게이팅되는 레벨 보상 트랜지스터를 구비하는 것을 특징으로 하는 기준전류 발생회로.