KR0174508B1

KR0174508B1 - 기준전압 발생회로

Info

Publication number: KR0174508B1
Application number: KR1019960047169A
Authority: KR
Inventors: 한용주
Original assignee: 삼성전자주식회사
Priority date: 1996-10-21
Filing date: 1996-10-21
Publication date: 1999-04-01
Also published as: KR19980028172A

Abstract

본 발명은 기준전압 발생회로를 공개한다. 그 회로는 입력 기준전압과 출력 기준전압을 분배한 전압을 비교함에 의해서 적절한 출력신호를 발생하기 위한 차동 증폭수단, 상기 차동 증폭수단의 출력신호에 응답하여 온되는 제1 PMOS트랜지스터, 상기 출력 기준전압 발생단자와 상기 분배한 전압 인가단자사이에 직렬 연결되고 공통 연결된 게이트 전극과 상기 출력 기준전압 발생단자에 연결된 기판을 가진 복수개의 제2PMOS트랜지스터들, 상기 복수개중 제1소정수의 제2PMOS트랜지스터들의 각각의 소오스 전극 및 드레인 전극사이에 연결된 소정수의 제1퓨즈들, 상기 복수개중 제2소정수의 제2PMOS트랜지스터들의 각각의 소오스 전극 및 드레인 전극사이에 연결되어 저항값을 조절하기 위한 제2소정수의 제어수단, 상기 분배한 전압 인가단자와 접지전압사이에 직렬 연결되고 접지전압에 연결된 게이트 전극을 가진 복수개의 제3PMOS트랜지스터들, 및 상기 복수개중 제3소정수의 제3PMOS트랜지스터들의 각각의 소오스 전극 및 드레인 전극사이에 연결된 제3소정수의 퓨즈들로 구성되어 있다. 따라서, 동작 모드에 따라 다양한 기준전압의 발생이 가능함으로써 다양한 전원전압의 발생이 가능하여 소자의 동작속도를 향상시킬 수 있다.

Description

기준전압 발생회로

본 발명은 기준전압 발생회로에 관한 것으로, 특히 동작모드에 따라 적절한 기준전압을 발생할 수 있는 기준전압 발생회로에 관한 것이다.

반도체 메모리 장치는 전원전압 및 접지전압이라는 두개의 전원을 공급받아 동작하고, 또한 이 전원의 공급을 이용하여 각각 다른 전위레벨을 갖는 전원을 발생하여 반도체 내부회로에 사용하기도 한다.

이와같은 새로운 전원 발생회로들은 반도체 장치내부에 여러 종류가 구비되어 있어 그 각각의 목적에 따라 사용된다. 반도체 내부의 실질적인 전원전압의 역할을 하는 내부 전원전압(VCC) 발생회로가 그 대표적인 경우이며 이 밖에도 래치-업(latch up) 방지등의 역할을 하는 벌크(bulk) 인가전압인 벌크전압(VBB) 발생회로, 및 비트라인의 등화에 사용되는 VCC/2전압인 비트라인 전압(VBL) 발생회로 등의 여러 종류가 있음은 이 기술분야에서 널이 알려진 사실이다.

그러나, 이들 동작은 대기상태에서 소자가 소모하는 전류량에 지대한 영향을 미치기 때문에 이들 전압레벨의 값은 동작에 필요한 수준과 전류소모와의 사이에서 적절한 값으로 결정되게 된다.

또 이와같은 이유때문에 내부 전원전압 발생회로의 경우에 대기 모드때와 액티브 모드때의 동작갯수와 동작능력을 다르게 가져하게 된다.

한편, 소자의 동작속도는 내부 전원전압의 레벨이 높을수록 빨라지지만 상술한 바와 같이 전류의 한계때문에 레벨을 무한정 올릴 수는 없다.

도 1은 종래의 내부 전원전압 발생회로의 회로도로서, PMOS트랜지스터들(10, 14, 16, 18, 28, 30, 32, 34), 및 NMOS트랜지스터들(12, 20, 22, 24, 26, 36)로 구성되어 있다. 이 회로는 기준전압(VREFP)과 궤환되는 내부 전원전압(IN VCC)과를 PMOS트랜지스터(14, 16), 및 NMOS트랜지스터(20, 22, 24, 26)로 이루어진 차동 증폭기에서 비교하여 만일 궤환 내부 전원전압(IN VCC)이 기준전압보다 작으면 내부 전원전압(IN VCC)을 높이고, 크면 내부 전원전압(IN VCC)을 낮추도록 동작하게 된다. 이와같은 내부 전원전압 발생회로는 액티브용과 대기용이 각각 구분되어 있었지만 대기용일 때는 전류소모를 최소화하기 위하여 전류 소오스가 되는 NMOS트랜지스터들(24, 26) 및 PMOS트랜지스터들(30, 32)의 크기를 달리하여 사용하였다. 즉, NMOS트랜지스터들(24, 26) 및 PMOS트랜지스터들(30, 32)중 하나의 트랜지스터를 옵션으로 하여 전류 구동 능력이 커야하는 액티브 내부 전원전압 발생회로로 사용하는 경우에는 모두 연결하여 사용하고, 최소한의 전류만을 흘려야 하는 대기 내부 전원전압 발생회로로 사용하는 경우에는 두개의 트랜지스터들중의 하나씩을 연결하지 않고 사용한다는 것이다. 그러나, 이와같이 트랜지스터의 크기만을 다르게 하였을 뿐 내부 전원전압 레벨을 결정하는데 중요한 역할을 하는 기준전압(VREFP)신호를 동일하게 사용함으로써, 액티브 및 대기 내부 전원전압 발생회로에 의해서 발생되는 전원전압(VCC)레벨은 거의 동일하였다.

본 발명의 목적은 내부 전원전압 발생회로로 인가되는 기준전압의 레벨을 동작 모드에 따라 달리 인가할 수 있는 기준전압 발생회로를 제공하는데 있다.

이와같은 목적을 달성하기 위한 본 발명의 기준전압 발생회로는 입력 기준전압과 출력 기준전압을 분배한 전압을 비교함에 의해서 적절한 출력신호를 발생하기 위한 차동 증폭수단, 상기 차동 증폭수단의 출력신호에 응답하여 온되는 제1 PMOS트랜지스터, 상기 출력 기준전압 발생단자와 상기 분배한 전압 인가단자사이에 직렬 연결되고 공통 연결된 게이트 전극과 상기 출력 기준전압 발생단자에 연결된 기판을 가진 복수개의 제2PMOS트랜지스터들, 상기 복수개중 제1소정수의 제2PMOS트랜지스터들의 각각의 소오스 전극 및 드레인 전극사이에 연결된 소정수의 제1퓨즈들, 상기 복수개중 제2소정수의 제2PMOS트랜지스터들의 각각의 소오스 전극 및 드레인 전극사이에 연결되어 저항값을 조절하기 위한 제2소정수의 제어수단, 상기 분배한 전압 인가단자와 접지전압사이에 직렬 연결되고 접지전압에 연결된 게이트 전극을 가진 복수개의 제3PMOS트랜지스터들, 및 상기 복수개중 제3소정수의 제3PMOS트랜지스터들의 각각의 소오스 전극 및 드레인 전극사이에 연결된 제3소정수의 퓨즈들을 구비한 것을 특징으로 한다.

도 1은 종래의 내부 전원전압 발생회로의 회로도이다.

도 2는 종래의 기준전압 발생회로의 회로도이다.

도 3은 본 발명의 일실시예의 기준전압 발생회로의 회로도이다.

도 4는 본 발명의 다른 실시예의 기준전압 발생회로의 회로도이다.

이하, 첨부된 도면을 참고로 하여 본 발명의 기준전압 발생회로를 설명하기 전에 종래의 기준전압 발생회로를 설명하면 다음과 같다.

도 2는 종래의 기준전압(VREFP) 발생회로의 회로도로서, PMOS트랜지스터들(40, 42), NMOS트랜지스터들(44, 46), 및 NMOS트랜지스터들(48, 50, 52, 54, 56)로 구성된 차동 증폭기, 차동 증폭기의 출력신호가 인가되는 게이트 전극과 전원전압이 인가되는 소오스 전극을 가진 PMOS트랜지스터(58), PMOS트랜지스터(58)의 드레인 전극에 연결된 소오스 전극과 기판 및 공통 연결된 게이트 전극과 드레인 전극을 가진 PMOS트랜지스터(60), PMOS트랜지스터(60)의 드레인 전극과 NMOS트랜지스터(46)의 게이트 전극사이에 직렬 연결되고 NMOS트랜지스터(46)의 게이트 전극에 공통 연결된 게이트 전극과 공통 연결된 기판을 가진 PMOS트랜지스터들(62, 64, 66, 68, 70, 72, 74), PMOS트랜지스터들(60, 62, 64, 66, 68, 70)의 소오스 전극과 드레인 전극사이에 연결된 퓨즈들(90, 92, 94, 96, 98, 100), NMOS트랜지스터(46)의 게이트 전극과 접지전압사이에 직렬 연결되고 접지전압에 연결된 게이트 전극들을 가진 PMOS트랜지스터들(76, 78, 80, 82, 84, 86, 88), PMOS트랜지스터들(76, 78, 80, 82, 84)의 소오스 전극과 드레인 전극사이에 연결된 퓨즈들(102, 104, 106, 108, 110), 및 접지전압에 연결된 게이트 전극과 PMOS트랜지스터(58)의 드레인 전극에 연결된 소오스 전극과 기준전압(VREFP)을 출력하는 드레인 전극을 가진 PMOS트랜지스터(112)로 구성되어 있다.

상술한 종래의 기준전압 발생회로의 동작을 설명하면 다음과 같다.

기준전압(VREFP)의 레벨은 절대 기준전압(VREF)과 전압(VREFP)를 PMOS트랜지스터들(60, 62, 64, 66, 68, 70, 72, 74)과 PMOS트랜지스터들(76, 78, 80, 82, 84, 86, 88)의 저항비에 의해서 분배한 전압을 비교함에 의해서 결정된다. 즉, 차동 증폭기로 입력되는 기준전압(VREF)과 NMOS트랜지스터(46)의 게이트 전극에 인가되는 전압의 비교에 의해서 전압(VREFP)이 결정된다. PMOS트랜지스터(58)과 PMOS트랜지스터들(60 -88)의 저항비에 따라 기준전압(VREFP)의 레벨이 조절될 수 있으며, PMOS트랜지스터들(60- 70)과 PMOS트랜지스터들(76 -84)에 연결된 퓨즈들은 공정 변화에 따라 소자의 기준전압(VREFP)의 레벨에 변동이 있을 때 퓨즈를 끊어줌으로써 PMOS트랜지스터들(60 -70) 및 PMOS트랜지스터들(76 -88)의 저항비를 변화시켜 기준전압(VREFP)의 레벨을 목표치에 맞도록 조절할 수 있는 것이다. 그런데, 이와같은 조절은 소자가 필드에 나가기전에 제품을 스펙에 맞추기 위해서 행해진다. 따라서, 종래의 기준전압 발생회로는 모드에 따라 다른 기준전압을 발생하는 것은 곤란하여 일정한 하나의 목표 기준전압(VREFP)을 발생하는 기능을 가졌었다.

도 3은 본 발명의 일실시예의 기준전압 발생회로의 회로도로서, 도2의 퓨즈(96)를 제거하고, 신호들(PIR, PISE)을 비논리합하기 위한 NOR게이트(204), NOR게이트(204)의 출력신호를 반전하는 인버터(202), 및 인버터(202)의 출력신호가 인가되는 게이트 전극과 PMOS트랜지스터(66)의 소오스 전극과 드레인 전극사이에 각각 연결된 드레인 전극과 소오스 전극을 가진 NMOS트랜지스터(200)를 도2에 나타낸 회로에 추가하여 구성되어 있다.

상술한 구성의 동작을 설명하면 다음과 같다.

종래의 PMOS트랜지스터(66)에 연결된 NMOS트랜지스터(200)를 대기 모드와 액티브 모드에 따라 온 또는 오프함에 의해서 PMOS트랜지스터들(60 -74)와 PMOS트랜지스터들(76 -88)에 의한 저항비가 각각 다른 값이 되어 결과적으로 기준전압(VREFP)이 달라지게 된다. 이와같이 발생된 기준전압은 내부 전원전압 발생회로로 인가되어 액티브 모드와 대기 모드시에 각각 다른 기준전압을 발생하게 한다. 즉, 액티브 모드시에는 보다 큰 내부 전원전압을 발생하기 위하여 내부 전원전압 발생회로로 인가되는 기준전압(VREFP)의 크기가 커야 한다. 그래서, 제어신호들(PIR, PISE)중 하나라도 하이레벨이 되어 NMOS트랜지스터(200)를 온하면 PMOS트랜지스터들(60 -74)에 의한 저항값이 작아지게 되어 차동 증폭기의 NMOS트랜지스터(46)로 인가되는 전압이 커지게 된다. 따라서 기준전압(VREFP)은 작아지게 된다. 반대로 제어신호들(PIR, PISE)이 모두 로우레벨이 되어 NMOS트랜지스터(200)를 오프하면 PMOS트랜지스터들(60 -74)에 의한 저항값이 커지게 되어 차동 증폭기의 NMOS트랜지스터(46)로 인가되는 전압이 작아지게 된다. 따라서, 기준전압(VREFP)은 커지게 된다. 다시 말하면, 대기 모드시에는 NMOS트랜지스터(200)를 온하고, 액티브 모드시에는 NMOS트랜지스터(200)를 오프한다.

도 4는 본 발명의 다른 실시예의 기준전압 발생회로의 회로도로서, 도 3의 퓨즈(100)를 제거하고, 신호들(PIR, PISE, PIBW)을 비논리합하기 위한 NOR게이트(304), NOR게이트(304)의 출력신호를 반전하는 인버터(302), 및 인버터(302)의 출력신호가 인가되는 게이트 전극과 PMOS트랜지스터(70)의 소오스 전극과 드레인 전극에 각각 연결된 드레인 전극과 소오스 전극을 가진 NMOS트랜지스터(300)를 도3의 회로에 추가하여 구성되어 있다.

상술한 구성의 동작을 설명하면 다음과 같다.

도 3에 나타낸 회로가 액티브와 대기의 두가지 모드에 대한 기준전압을 발생하는 것에 비해서 도 4에 나타낸 회로는 3가지 모드에서 각기 다른 기준전압을 발생할 수 있도록 설계된 것이다. 즉, NMOS트랜지스터들(200, 300)이 모두 오프되었을 경우, NMOS트랜지스터들(200, 300)중의 하나만이 오프되었을 경우, 및 NMOS트랜지스터들(200, 300)이 모두 온되었을 경우에 PMOS트랜지스터들(60 -74)와 PMOS트랜지스터들(76 -88)에 의한 저항비가 달라지기 때문에 각기 다른 기준전압을 발생할 수 있다는 것이다. 이와같이 발생된 기준전압은 내부 전원전압 발생회로로 인가되어 모드별로 다른 내부 전원전압을 발생할 수 있게 된다.

이와같이 다양한 모드의 동작이 필요한 윈도우 램(WINDOW RAM)을 예로 들어 설명하면, 블럭 라이트 동작 모드는 다른 액티브 동작보다 더 많은 전류를 소모하므로 더 높은 내부 전원전압이 필요하다. 다시 말하면, 액티브 모드중에서도 동작의 종류에 따라 다른 기준전압을 발생함으로써 다양한 내부 전원전압을 발생할 수 있도록 한다. 즉, 대기 모드시에는 NMOS트랜지스터들(200, 300)을 모두 온하여 PMOS트랜지스터들(60 -74)에 의한 저항값이 작아지게 되어 차동 증폭기의 NMOS트랜지스터(46)로 인가되는 전압이 커지게 됨으로써 기준전압(VREFP)가 작아지게 된다. 액티브 모드시에는 NMOS트랜지스터들(200, 300)중의 하나를 온하여 PMOS트랜지스터들(60 -74)에 의한 저항값이 조금 커지게 되어 차동 증폭기의 NMOS트랜지스터(46)로 인가되는 전압이 조금 작아지게 됨으로써 기준전압(VREFP)이 조금 커지게 된다. 그리고, 액티브 모드시에 NMOS트랜지스터들(200, 300)을 모두 온하여 PMOS트랜지스터들(60 -74)에 의한 저항값이 보다 커지게 되어 차동 증폭기의 NMOS트랜지스터(46)로 인가되는 전압이 보다 작아지게 됨으로써 기준전압(VREFP)이 보다 커지게 된다. 그래서, 모드별로 다양한 기준전압이 기준전압 발생회로에 의해서 발생되고 이에 따라 다양한 내부 전원전압의 발생이 가능하게 된다.

뿐만 아니라, 이와같이 전압 레벨을 모드에 따라 다르게 조정하는 것은 내부 전원전압 발생회로에만 적용될 수 있는 것이 아니라, 동작 특성에 따라 벌크 인가전압(VBB) 발생회로, 비트 라인 등화 전압(VBL) 발생회로 등의 다양한 전압 발생회로에 적용될 수 있다.

상술한 실시예에서는 두개의 퓨즈를 NOR게이트, 인버터, NMOS트랜지스터로 구성된 회로로 대체하는 것까지만 나타내었지만 다른 퓨즈들도 필요한 경우에는 NOR게이트, 인버터, NMOS트랜지스터로 구성된 회로로 변경하는 것이 가능함은 자명하다.

따라서, 본 발명의 기준전압 발생회로는 동작 모드에 따라 다양한 기준전압의 발생이 가능함으로써 다양한 전원전압의 발생이 가능하여 소자의 동작속도를 향상시킬 수 있다.

Claims

입력 기준전압과 출력 기준전압을 분배한 전압을 비교함에 의해서 적절한 출력신호를 발생하기 위한 차동 증폭수단, 상기 차동 증폭수단의 출력신호에 응답하여 온되는 제1 PMOS트랜지스터, 상기 출력 기준전압 발생단자와 상기 분배한 전압 인가단자사이에 직렬 연결되고 공통 연결된 게이트 전극과 상기 출력 기준전압 발생단자에 연결된 기판을 가진 복수개의 제2PMOS트랜지스터들, 상기 복수개중 제1소정수의 제2PMOS트랜지스터들의 각각의 소오스 전극 및 드레인 전극사이에 연결된 제1퓨즈들, 상기 복수개중 제2소정수의 제2PMOS트랜지스터들의 각각의 소오스 전극 및 드레인 전극사이에 연결되어 저항값을 조절하기 위한 제어수단들, 상기 분배한 전압 인가단자와 접지전압사이에 직렬 연결되고 접지전압에 연결된 게이트 전극을 가진 복수개의 제3PMOS트랜지스터들, 및 상기 복수개중 제3소정수의 제3PMOS트랜지스터들의 각각의 소오스 전극 및 드레인 전극사이에 연결된 제3소정수의 퓨즈들을 구비한 것을 특징으로 하는 기준전압 발생회로.
제1항에 있어서, 상기 제어수단들의 각각은 제어신호들을 논리합하기 위한 논리합수단, 및 상기 논리합수단의 출력신호가 인가되는 게이트 전극과 상기 제2트랜지스터들의 소오스 전극 및 드레인 전극에 각각 연결된 드레인 전극 및 소오스 전극을 가진 NMOS트랜지스터를 구비한 것을 특징으로 하는 기준전압 발생회로.