JPH04117007A - 多出力定電流駆動回路 - Google Patents
多出力定電流駆動回路Info
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- JPH04117007A JPH04117007A JP2232234A JP23223490A JPH04117007A JP H04117007 A JPH04117007 A JP H04117007A JP 2232234 A JP2232234 A JP 2232234A JP 23223490 A JP23223490 A JP 23223490A JP H04117007 A JPH04117007 A JP H04117007A
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- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 13
- 101150073536 FET3 gene Proteins 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- 101150015217 FET4 gene Proteins 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複数の発光ダイオードからなる表示パネル等
に所定値の電流を供給するために、複数の定電流出力部
を備えた多出力定電流駆動回路に関する。
に所定値の電流を供給するために、複数の定電流出力部
を備えた多出力定電流駆動回路に関する。
〔従来の技術］
従来の多出力定電流駆動回路の一例としては、第４図に
示す回路で構成されるものがある。これは、電源１によ
り供給される電圧の下、演算増幅回路３の非反転入力に
接続された制御入力端子２に所定電位を供給すると、反
転入力に導入される接続点電位との差に応じ、抵抗Ｒ１
を通してＭＯＳトランジスタＦＥＴＩに所定電流が流れ
る。このＭＯＳトランジスタＦＥＴＩとＭＯＳトランジ
スタＦＥＴ２とは電流ミラー回路を構成しており、ＭＯ
ＳトランジスタＦＥＴ２に所定の電流が流れる。この電
流はＭＯＳトランジスタＦＥＴ２に対し直列に接続され
ているＭＯＳトランジスタＦＥＴ３に電流を流し、この
ＭＯＳトランジスタＦＥＴ３に流れる電流は、ＭＯＳト
ランジスタＦＥＴ３に対して電流ミラー回路を構成する
ＭＯＳトランジスタＦＥＴ４に所定の電流を流す。この
電流は、抵抗Ｒ２によって演算増幅器３の反転入力端子
に所定電位を付与し、この所定電位を制御入力端子２に
付与された入力電位に一致させるように演算増幅器３が
出力端子電圧を出力する。以上の回路部分は、結局、制
御入力端子に導入する電位によってＭＯＳトランジスタ
ＦＥＴ３に流れる電流を出力する電流設定回路を構成す
る。
示す回路で構成されるものがある。これは、電源１によ
り供給される電圧の下、演算増幅回路３の非反転入力に
接続された制御入力端子２に所定電位を供給すると、反
転入力に導入される接続点電位との差に応じ、抵抗Ｒ１
を通してＭＯＳトランジスタＦＥＴＩに所定電流が流れ
る。このＭＯＳトランジスタＦＥＴＩとＭＯＳトランジ
スタＦＥＴ２とは電流ミラー回路を構成しており、ＭＯ
ＳトランジスタＦＥＴ２に所定の電流が流れる。この電
流はＭＯＳトランジスタＦＥＴ２に対し直列に接続され
ているＭＯＳトランジスタＦＥＴ３に電流を流し、この
ＭＯＳトランジスタＦＥＴ３に流れる電流は、ＭＯＳト
ランジスタＦＥＴ３に対して電流ミラー回路を構成する
ＭＯＳトランジスタＦＥＴ４に所定の電流を流す。この
電流は、抵抗Ｒ２によって演算増幅器３の反転入力端子
に所定電位を付与し、この所定電位を制御入力端子２に
付与された入力電位に一致させるように演算増幅器３が
出力端子電圧を出力する。以上の回路部分は、結局、制
御入力端子に導入する電位によってＭＯＳトランジスタ
ＦＥＴ３に流れる電流を出力する電流設定回路を構成す
る。
この電流設定回路により所定電流が出力されるＭＯＳト
ランジスタＦＥＴ３は、各定電流出力部のＭＯＳトラン
ジスタＦＥＴ７ａ、ＦＥＴ７ｂとそれぞれ対をなして電
流ミラー回路Ｍ１を構成し、この電流ミラー回路Ｍ１は
、切換端子４ａ、４ｂに入力される電位に基づいて、各
定電流出力部のＭＯＳトランジスタＦＥＴ５ａ及びＦＥ
Ｔ６ａ。
ランジスタＦＥＴ３は、各定電流出力部のＭＯＳトラン
ジスタＦＥＴ７ａ、ＦＥＴ７ｂとそれぞれ対をなして電
流ミラー回路Ｍ１を構成し、この電流ミラー回路Ｍ１は
、切換端子４ａ、４ｂに入力される電位に基づいて、各
定電流出力部のＭＯＳトランジスタＦＥＴ５ａ及びＦＥ
Ｔ６ａ。
ＦＥＴ５ｂ及びＦＥＴ６ｂからなるインバータ回路によ
り断続される。切換端子４ａ、４ｂの入力電位が高電位
の場合には、ＭＯＳトランジスタＦＥＴ７ａ、ＦＥＴ７
ｂに所定の電流が流れ、定電流出力端子５ａ、５ｂから
発光ダイオード等の外部負荷に電流が供給される。
り断続される。切換端子４ａ、４ｂの入力電位が高電位
の場合には、ＭＯＳトランジスタＦＥＴ７ａ、ＦＥＴ７
ｂに所定の電流が流れ、定電流出力端子５ａ、５ｂから
発光ダイオード等の外部負荷に電流が供給される。
［発明が解決しようとする課Ｂ］
しかしながら、上記従来の多出力定電流駆動回路では、
各定電流出力部に流れる出力電流の値は各電流ミラー回
路のミラー係数によって定まる。
各定電流出力部に流れる出力電流の値は各電流ミラー回
路のミラー係数によって定まる。
しかし、定電流出力部が多数必要となると、ＭＯＳトラ
ンジスタＦＥＴ３の接続部分から各定電流出力部に対し
て長い配線を引（必要があり、この長い配線上の配線抵
抗に沿って各定電流出力部に向けた電流が流れるので、
各定電位出力部に対する配線電位は相互に異なる。この
結果、各定電位出力部のＭＯＳトランジスタＦＥＴ７ａ
、ＦＥＴ７ｂのゲート電位も相対的に異なることとなる
ので、電位設定回路の出力電流に対して各定電流出力部
における実質的なミラー係数が変わって、各出力段の出
力電流の値が不均一になるという問題点があった。
ンジスタＦＥＴ３の接続部分から各定電流出力部に対し
て長い配線を引（必要があり、この長い配線上の配線抵
抗に沿って各定電流出力部に向けた電流が流れるので、
各定電位出力部に対する配線電位は相互に異なる。この
結果、各定電位出力部のＭＯＳトランジスタＦＥＴ７ａ
、ＦＥＴ７ｂのゲート電位も相対的に異なることとなる
ので、電位設定回路の出力電流に対して各定電流出力部
における実質的なミラー係数が変わって、各出力段の出
力電流の値が不均一になるという問題点があった。
また、１の定電流出力部から電流が出力されている状態
で他の定電流出力部を切換えると、配線上を流れる電流
値が変化するため、上記と同様に配線電位が変化する。
で他の定電流出力部を切換えると、配線上を流れる電流
値が変化するため、上記と同様に配線電位が変化する。
このため、電流ミラー回路の出力側のＭＯＳトランジス
タＦＥＴ７ａ、ＦＥＴ７ｂのゲート電位が変化し、これ
が各定電流出力部の電流値を不安定なものとしていた。
タＦＥＴ７ａ、ＦＥＴ７ｂのゲート電位が変化し、これ
が各定電流出力部の電流値を不安定なものとしていた。
更に、上記の電流設定回路においては、第５図に示すよ
うに、制御入力電位と設定電流とは比例関係にあり、こ
れを式で示すと Ｉ ＝ Ｖ、、、 ／Ｒ２・（１） となる。ここに、Ｖ ｒ ｍ ｆは制御入力電位、Ｒ２
は上記の演算増幅器３の反転入力に接続されている抵抗
である。したがって、制御入力電位ｖ１．．に対して出
力電流■の値が１：１に対応するので、出力電流の制御
範囲及び設定精度が限定されてしまい、設定の自由度が
制限されるという問題点もあった。
うに、制御入力電位と設定電流とは比例関係にあり、こ
れを式で示すと Ｉ ＝ Ｖ、、、 ／Ｒ２・（１） となる。ここに、Ｖ ｒ ｍ ｆは制御入力電位、Ｒ２
は上記の演算増幅器３の反転入力に接続されている抵抗
である。したがって、制御入力電位ｖ１．．に対して出
力電流■の値が１：１に対応するので、出力電流の制御
範囲及び設定精度が限定されてしまい、設定の自由度が
制限されるという問題点もあった。
そこで、本発明は上記問題点を解決するものであり、各
定電流出力部には電流ミラー回路に基づく一定値の電流
を常時流した状態とし、この出力側にもう一つの電流ミ
ラー回路を設置し、この電流ミラー回路を切換えて出力
電流を断続することにより、各定電流出力部の電流値の
均−性及び安定性を高めることにある。
定電流出力部には電流ミラー回路に基づく一定値の電流
を常時流した状態とし、この出力側にもう一つの電流ミ
ラー回路を設置し、この電流ミラー回路を切換えて出力
電流を断続することにより、各定電流出力部の電流値の
均−性及び安定性を高めることにある。
上記課題を解決するために、入力電位に基づいて所定値
の電流を第１の電流ミラー回路の１次側たる設定電流出
力部に出力すべき電流設定回路部と、前記第１の電流ミ
ラー回路の２次側たる電流形成部を備えた複数の定電流
出力部と、を有する多出力定電流駆動回路において、本
発明が講じた手段は、 定電流出力部には、第２の電流ミラー回路を設け、また
、電流形成部に対して第２の電流ミラー回路の１次側に
接続され、スイッチング手段を備えたバイパス回路を第
２のミラー回路に対し並列に設けるものである。ここに
、定電流出力部をＭＯＳトランジスタで形成する場合も
ある。
の電流を第１の電流ミラー回路の１次側たる設定電流出
力部に出力すべき電流設定回路部と、前記第１の電流ミ
ラー回路の２次側たる電流形成部を備えた複数の定電流
出力部と、を有する多出力定電流駆動回路において、本
発明が講じた手段は、 定電流出力部には、第２の電流ミラー回路を設け、また
、電流形成部に対して第２の電流ミラー回路の１次側に
接続され、スイッチング手段を備えたバイパス回路を第
２のミラー回路に対し並列に設けるものである。ここに
、定電流出力部をＭＯＳトランジスタで形成する場合も
ある。
また、制御入力端子及びオフセット入力端子とを備えた
減算回路を設け、この減算回路の出力を電流設定回路部
の入力電位として導入するものである。
減算回路を設け、この減算回路の出力を電流設定回路部
の入力電位として導入するものである。
〔作用］
かかる手段によれば、電流設定回路部に所定電位を入力
することによって、設定電流出力部には所定値の電流が
出力され、第１の電流ミラー回路により、その出力電流
値に応じた所定の電流が各電流形成部に発生する。この
電流形成部には、それぞれ第２の電流ミラー回路の一次
側が直列接続されており、この第２の電流ミラー回路の
一次側には電流形成部に流れる電流と同一値の電流が流
れて、これに対応した量の電流が第２の電流ミラー回路
の二次側に出力される。
することによって、設定電流出力部には所定値の電流が
出力され、第１の電流ミラー回路により、その出力電流
値に応じた所定の電流が各電流形成部に発生する。この
電流形成部には、それぞれ第２の電流ミラー回路の一次
側が直列接続されており、この第２の電流ミラー回路の
一次側には電流形成部に流れる電流と同一値の電流が流
れて、これに対応した量の電流が第２の電流ミラー回路
の二次側に出力される。
この電流ミラー回路には、スイッチング手段を備えたバ
イパス回路が並列に接続されており、スイッチング手段
が遮断している場合には、第２の電流ミラー回路の一次
側から電流形成部に所定値の電流が流れる。一方、この
スイッチング手段でバイパス回路を導通させた状態にす
ると、第２の電流ミラー回路の印加電圧が低下し、第２
の電流ミラー回路は遮断される。この結果、第２の電流
ミラー回路には電流が流れなくなるが、スイッチング手
段の閉成によってバイパス回路が導通しているので、こ
のバイパス回路を通って上記の電流形成部に所定値の電
流が流れ続ける。
イパス回路が並列に接続されており、スイッチング手段
が遮断している場合には、第２の電流ミラー回路の一次
側から電流形成部に所定値の電流が流れる。一方、この
スイッチング手段でバイパス回路を導通させた状態にす
ると、第２の電流ミラー回路の印加電圧が低下し、第２
の電流ミラー回路は遮断される。この結果、第２の電流
ミラー回路には電流が流れなくなるが、スイッチング手
段の閉成によってバイパス回路が導通しているので、こ
のバイパス回路を通って上記の電流形成部に所定値の電
流が流れ続ける。
このように、電流形成部には、スイッチング手段の開閉
如何に拘わらず、常に一定の電流が流れ続けているので
、電流形成部内の各部の電位は常に一定とすることがで
きる。一方、定電流出力部の出力電流値は、各電流形成
部に流れる電流値にのみ基づいて定まることから、第２
の電流ミラー回路に印加される配線電位に多少の変動が
あっても出力電流値は影響されず、また、他の定電流出
力部におけるスイッチング手段の開閉にも影響されない
。したがって、出力電流の均−性及び安定性を向上させ
ることができる。
如何に拘わらず、常に一定の電流が流れ続けているので
、電流形成部内の各部の電位は常に一定とすることがで
きる。一方、定電流出力部の出力電流値は、各電流形成
部に流れる電流値にのみ基づいて定まることから、第２
の電流ミラー回路に印加される配線電位に多少の変動が
あっても出力電流値は影響されず、また、他の定電流出
力部におけるスイッチング手段の開閉にも影響されない
。したがって、出力電流の均−性及び安定性を向上させ
ることができる。
電流設定回路部の入力電位として、減算回路の出力電位
を導入した場合には、この減算回路の制御入力端子とオ
フセット入力端子に所定の電位を入力することによって
、減算回路の出力電位を変えることができる。この出力
電位は、制御入力端子とオフセット入力端子のそれぞれ
に入力される電位の差によって定まり、オフセット入力
端子に付与される電位によって電位設定回路の入力電位
−出力電流特性（以下、Ｉ−■特性という。）を電位の
値に関してシフトさせることができるとともに、減算回
路の抵抗比によってＩ−Ｖ特性の傾きを調整することが
できる。この結果、電位設定回路に入力電位を直接導入
する場合よりも、Ｉ−■特性の傾き及びオフセット量を
調整することにより、設定範囲及び設定精度を向上させ
ることができるので、電流設定の自由度を大幅に拡大す
ることができる。
を導入した場合には、この減算回路の制御入力端子とオ
フセット入力端子に所定の電位を入力することによって
、減算回路の出力電位を変えることができる。この出力
電位は、制御入力端子とオフセット入力端子のそれぞれ
に入力される電位の差によって定まり、オフセット入力
端子に付与される電位によって電位設定回路の入力電位
−出力電流特性（以下、Ｉ−■特性という。）を電位の
値に関してシフトさせることができるとともに、減算回
路の抵抗比によってＩ−Ｖ特性の傾きを調整することが
できる。この結果、電位設定回路に入力電位を直接導入
する場合よりも、Ｉ−■特性の傾き及びオフセット量を
調整することにより、設定範囲及び設定精度を向上させ
ることができるので、電流設定の自由度を大幅に拡大す
ることができる。
次に、本発明の実施例を添付図面を参照して説明する。
第１図に本発明の多出力定電流駆動回路の第１実施例を
示す。この回路は、電源１と、入力端子２を備えた演算
増幅回路３と、この出力側の抵抗Ｒ１と、ＭＯＳトラン
ジスタＦＥＴＩ及びＦＥＴ２からなる電流ミラー回路と
、ＭＯＳトランジスタＦＥＴ２に直列接続されたＭＯＳ
トランジスタＦＥＴ３及びＭＯＳトランジスタＦＥＴ４
からなる電流ミラー回路と、電位形成抵抗Ｒ２と、を構
成要素とする電位設定回路を備えている。この電位設定
回路の設定電流出力部たるＭＯＳトランジスタＦＥＴ２
は、各定電流出力部０ＵＴａ、０ＵＴｂ、−・・のＭＯ
３Ｉ−ランジスタＦＥＴ８ａ。
示す。この回路は、電源１と、入力端子２を備えた演算
増幅回路３と、この出力側の抵抗Ｒ１と、ＭＯＳトラン
ジスタＦＥＴＩ及びＦＥＴ２からなる電流ミラー回路と
、ＭＯＳトランジスタＦＥＴ２に直列接続されたＭＯＳ
トランジスタＦＥＴ３及びＭＯＳトランジスタＦＥＴ４
からなる電流ミラー回路と、電位形成抵抗Ｒ２と、を構
成要素とする電位設定回路を備えている。この電位設定
回路の設定電流出力部たるＭＯＳトランジスタＦＥＴ２
は、各定電流出力部０ＵＴａ、０ＵＴｂ、−・・のＭＯ
３Ｉ−ランジスタＦＥＴ８ａ。
ＦＥＴ８ｂ、 ・・・とともに第１の電流ミラー回路
Ｍ１を構成する。また、ＭＯＳトランジスタＦＥＴ８ａ
、ＦＥＴ８ｂ、−−−は、それぞれ各定電流出力部０Ｕ
Ｔａ、０ＵＴｂ、 ・・・において第２の電流ミラー
回路Ｍａ、Ｍｂの１次側に直列に接続されている。この
第２の電流ミラー回路Ｍａ、Ｍｂは、ＭＯＳトランジス
タＦＥＴ２０ ａ。
Ｍ１を構成する。また、ＭＯＳトランジスタＦＥＴ８ａ
、ＦＥＴ８ｂ、−−−は、それぞれ各定電流出力部０Ｕ
Ｔａ、０ＵＴｂ、 ・・・において第２の電流ミラー
回路Ｍａ、Ｍｂの１次側に直列に接続されている。この
第２の電流ミラー回路Ｍａ、Ｍｂは、ＭＯＳトランジス
タＦＥＴ２０ ａ。
ＦＥＴ２０ｂ及びＦＥＴ２１ａ、２１ｂで構成されてお
り、この第２の電流ミラー回路Ｍａ、Ｍｂの２次側が定
電流を出力する出力端子５ａ、５ｂに接続されている。
り、この第２の電流ミラー回路Ｍａ、Ｍｂの２次側が定
電流を出力する出力端子５ａ、５ｂに接続されている。
第２の電流ミラー回路ＭａＭｂには、並列にバイパス回
路部Ｂａ、Ｂｂが設けられており、この回路部には、ス
イッチング手段たるＭＯＳトランジスタＦＥＴ１０ａ、
ＦＥＴ１０ｂが接続されている。
路部Ｂａ、Ｂｂが設けられており、この回路部には、ス
イッチング手段たるＭＯＳトランジスタＦＥＴ１０ａ、
ＦＥＴ１０ｂが接続されている。
この多出力定電流駆動回路は、制御入力端子２に所定電
位が入力されると、この入力電位に応じて演算増幅回路
３からＭＯＳトランジスタＦＥＴ１に対し所定電流が出
力される。この電流は電流ミラー接続されたＭＯＳトラ
ンジスタＦＥＴ２に所定電流を流し、この設定電流出力
部たるＭＯＳトランジスタＦＥＴ２を１次側として、そ
れぞれに電流ミラー回路Ｍ１の２次側を構成するＭＯＳ
トランジスタＦＥＴ８ａ、ＦＥＴ８ｂに所定電流を流す
。
位が入力されると、この入力電位に応じて演算増幅回路
３からＭＯＳトランジスタＦＥＴ１に対し所定電流が出
力される。この電流は電流ミラー接続されたＭＯＳトラ
ンジスタＦＥＴ２に所定電流を流し、この設定電流出力
部たるＭＯＳトランジスタＦＥＴ２を１次側として、そ
れぞれに電流ミラー回路Ｍ１の２次側を構成するＭＯＳ
トランジスタＦＥＴ８ａ、ＦＥＴ８ｂに所定電流を流す
。
ＭＯＳトランジスタＦＥＴ１０ａ、ＦＥＴｌ０ｂのゲー
トに接続された切換端子４ａ、４ｂに高電位が付与され
ている場合には、ＭＯＳトランジスタＦＥＴ１０ａ、Ｆ
ＥＴ１０ｂは遮断し、電流ミラー回路Ｍａ、Ｍｂが動作
することとなって電流ミラー回路Ｍａ、Ｍｂの１次側の
ＭＯＳトランジスタＦＥＴ２０ａ、２０ｂからＭＯ３！
−ランジスタＦＥＴ８ａ、ＦＥＴ８ｂへ電流が流れる。
トに接続された切換端子４ａ、４ｂに高電位が付与され
ている場合には、ＭＯＳトランジスタＦＥＴ１０ａ、Ｆ
ＥＴ１０ｂは遮断し、電流ミラー回路Ｍａ、Ｍｂが動作
することとなって電流ミラー回路Ｍａ、Ｍｂの１次側の
ＭＯＳトランジスタＦＥＴ２０ａ、２０ｂからＭＯ３！
−ランジスタＦＥＴ８ａ、ＦＥＴ８ｂへ電流が流れる。
この１次側に流れる電流に基づいて、電流ミラー回路Ｍ
ａ、Ｍｂの２次側のＭＯ３Ｉ−ランジスタＦＥ７２１ａ
、２１ｂには、外部端子５ａ、５ｂに負荷を接続すると
、所定値の電流が流れる状態にある。
ａ、Ｍｂの２次側のＭＯ３Ｉ−ランジスタＦＥ７２１ａ
、２１ｂには、外部端子５ａ、５ｂに負荷を接続すると
、所定値の電流が流れる状態にある。
切換端子４ａ、４ｂに低電位が付与されると、ＭＯＳト
ランジスタＦＥＴ１０ａ、ＦＥＴ１０ｂがオン状態とな
り、高電位側から電流が流れて電流ミラー回路のＭＯ３
Ｉ−ランジスタＦＥＴ８ａ。
ランジスタＦＥＴ１０ａ、ＦＥＴ１０ｂがオン状態とな
り、高電位側から電流が流れて電流ミラー回路のＭＯ３
Ｉ−ランジスタＦＥＴ８ａ。
ＦＥＴＢｂ側の電位は上昇する。この結果、ＭＯＳトラ
ンジスタＦＥＴ２０ａ、ＦＥＴ２０ｂ及びＦＥＴ２１
ａ、ＦＥＴ２ ｌ ｂには、高電位のゲート電圧が印加
されることとなり、電流ミラー回路Ｍａ、Ｍｂは完全に
遮断状態となる。
ンジスタＦＥＴ２０ａ、ＦＥＴ２０ｂ及びＦＥＴ２１
ａ、ＦＥＴ２ ｌ ｂには、高電位のゲート電圧が印加
されることとなり、電流ミラー回路Ｍａ、Ｍｂは完全に
遮断状態となる。
電流ミラー回路Ｍａ、Ｍｂが遮断状態となる場合にはＭ
ＯＳトランジスタＦＥＴ１０ａ、１０ｂがオン状態とな
っているので、これらを介して電流がＭＯＳトランジス
タＦＥＴ８ａ、ＦＥＴ８ｂに流れる。したがって、切換
端子４ａ、４ｂに付与される電位に拘わらずＭＯＳトラ
ンジスタＦＥＴ８ａ、ＦＥＴ８ｂには常に一定の電流が
流れ続けることとなる。
ＯＳトランジスタＦＥＴ１０ａ、１０ｂがオン状態とな
っているので、これらを介して電流がＭＯＳトランジス
タＦＥＴ８ａ、ＦＥＴ８ｂに流れる。したがって、切換
端子４ａ、４ｂに付与される電位に拘わらずＭＯＳトラ
ンジスタＦＥＴ８ａ、ＦＥＴ８ｂには常に一定の電流が
流れ続けることとなる。
この結果、ＭＯＳトランジスタＦＥＴ８ａ、ＦＥＴ８ｂ
を含む回路部分の電位は、常に一定となり、電流ミラー
回路Ｍ１に基づいて発生する電流は常時一定となる。電
流ミラー回路Ｍａ、Ｍｂに流れる電流はＭＯＳトランジ
スタＦＥＴ８ａ、ＦＥＴ８ｂに流れる電流と同一値とな
るので、定電流出力部の出力電流も一定となる。
を含む回路部分の電位は、常に一定となり、電流ミラー
回路Ｍ１に基づいて発生する電流は常時一定となる。電
流ミラー回路Ｍａ、Ｍｂに流れる電流はＭＯＳトランジ
スタＦＥＴ８ａ、ＦＥＴ８ｂに流れる電流と同一値とな
るので、定電流出力部の出力電流も一定となる。
特に、一つの定電流出力部において、例えば出力端子５
ａから電流が出力されている場合、他の定電流出力部の
切換端子４ｂに入力される信号が切り換わることによっ
て、出力端子５ｂから出力電流が流出する場合でも、出
力端子５ａからの出力電流は電流ミラー回路Ｍ１のＭＯ
ＳトランジスタＦＥＴｅａに流れる電流によってのみ定
まり、他の定電流出力部の出力電流に影響されないこと
から、従来よりも出力電流の安定性が高まる。
ａから電流が出力されている場合、他の定電流出力部の
切換端子４ｂに入力される信号が切り換わることによっ
て、出力端子５ｂから出力電流が流出する場合でも、出
力端子５ａからの出力電流は電流ミラー回路Ｍ１のＭＯ
ＳトランジスタＦＥＴｅａに流れる電流によってのみ定
まり、他の定電流出力部の出力電流に影響されないこと
から、従来よりも出力電流の安定性が高まる。
更に、電流ミラー回路Ｍａ、Ｍｂに流れる電流値は、電
流ミラー回路Ｍ１に基づいて得られた電流値によって決
定されるので、電流ミラー回路Ｍａ、Ｍｂに印加される
駆動電圧が多少変動した場合でも電流値が影響されるこ
とがなく、従来よりも各定電流出力部間の出力電流値を
均一化することができる。
流ミラー回路Ｍ１に基づいて得られた電流値によって決
定されるので、電流ミラー回路Ｍａ、Ｍｂに印加される
駆動電圧が多少変動した場合でも電流値が影響されるこ
とがなく、従来よりも各定電流出力部間の出力電流値を
均一化することができる。
この多出力定電流駆動回路の電流設定回路部の入力電流
として、減算回路の出力電位を用いる場合を第２図に示
した。この減算回路ＩＮは、演算増幅器３０の反転入力
と非反転入力とのそれぞれに抵抗Ｒ３と抵抗Ｒ５を接続
し、反転入力側には抵抗Ｒ４を介して出力側に接続した
ものである。
として、減算回路の出力電位を用いる場合を第２図に示
した。この減算回路ＩＮは、演算増幅器３０の反転入力
と非反転入力とのそれぞれに抵抗Ｒ３と抵抗Ｒ５を接続
し、反転入力側には抵抗Ｒ４を介して出力側に接続した
ものである。
この演算増幅回路３０の反転入力には、オフセット入力
端子２ａ、非反転入力には制御入力端子２ｂが接続され
ている。
端子２ａ、非反転入力には制御入力端子２ｂが接続され
ている。
オフセット入力端子２ａと制御入力端子２ｂの双方に入
力される電位の差は、演算増幅器３０の出力電位となり
、この電位が電流設定回路に人力される。演算増幅器３
０の出力電位Ｖ０は、Ｖｏ ＝−（Ｖ２ −ｖ、
）−（２）で表される。ここで、■１はオフセント入力
電位であり、ｖ２は制御入力電位である。この出力電位
■。を前記（１）式に代入すると、 となって、制御入力電位■２とオフセット入力電位■１
の差に比例した設定電流Ｉが得られる。これをグラフに
示すと、第３図に示すように、従来のＩ−Ｖ特性とは異
なり、所定のオフセットを持ったＩ−Ｖ特性が得られる
。
力される電位の差は、演算増幅器３０の出力電位となり
、この電位が電流設定回路に人力される。演算増幅器３
０の出力電位Ｖ０は、Ｖｏ ＝−（Ｖ２ −ｖ、
）−（２）で表される。ここで、■１はオフセント入力
電位であり、ｖ２は制御入力電位である。この出力電位
■。を前記（１）式に代入すると、 となって、制御入力電位■２とオフセット入力電位■１
の差に比例した設定電流Ｉが得られる。これをグラフに
示すと、第３図に示すように、従来のＩ−Ｖ特性とは異
なり、所定のオフセットを持ったＩ−Ｖ特性が得られる
。
このように、オフセット量をオフセット入力電位Ｖ、に
よって制御し、Ｉ−Ｖ特性の傾きはＲ１−Ｒ３の抵抗値
によって変えることができることから、設定電流の調整
範囲及び精度に応じたＩ−■特性のオフセット量と傾き
を作り出すことができる。例えば、低電位で設定電流を
大きく変更したい場合には、オフセント量を大きくし、
かつ傾きを大きくするのである。したがって、この減算
回路を設置した場合には、設定電流の調整範囲を自由に
変化させることが可能となり、しかも設定電流の精度を
向上させることができる。
よって制御し、Ｉ−Ｖ特性の傾きはＲ１−Ｒ３の抵抗値
によって変えることができることから、設定電流の調整
範囲及び精度に応じたＩ−■特性のオフセット量と傾き
を作り出すことができる。例えば、低電位で設定電流を
大きく変更したい場合には、オフセント量を大きくし、
かつ傾きを大きくするのである。したがって、この減算
回路を設置した場合には、設定電流の調整範囲を自由に
変化させることが可能となり、しかも設定電流の精度を
向上させることができる。
以上説明したように、本発明は、各定電流出力部の電流
形成部に対して、第２の電流ミラー回路の１次側が直列
に接続され、この第２の電流ミラー回路に対してスイッ
チング手段を備えたバイパス回路を並列に設けたことに
特徴を有し、また、電流設定回路部の前段に減算回路を
設けたことに特徴を有するので、以下の効果を奏する。
形成部に対して、第２の電流ミラー回路の１次側が直列
に接続され、この第２の電流ミラー回路に対してスイッ
チング手段を備えたバイパス回路を並列に設けたことに
特徴を有し、また、電流設定回路部の前段に減算回路を
設けたことに特徴を有するので、以下の効果を奏する。
■ 各定電流出力部の電流形成部には、スイッチング手
段の断続に拘わらず、第２の電流ミラー回路又はバイパ
ス回路のうち、何れか一方から常に一定の電流が流れて
いるので、電流形成部内の電位も常に一定となっている
。この電流形成部に流れる電流値がそのまま第２の電流
ミラー回路の電流値となるので、他の定電流出力部のス
イッチング手段のオンオフに拘わらず、常に一定の安定
した出力電流が得られる。
段の断続に拘わらず、第２の電流ミラー回路又はバイパ
ス回路のうち、何れか一方から常に一定の電流が流れて
いるので、電流形成部内の電位も常に一定となっている
。この電流形成部に流れる電流値がそのまま第２の電流
ミラー回路の電流値となるので、他の定電流出力部のス
イッチング手段のオンオフに拘わらず、常に一定の安定
した出力電流が得られる。
■ 電流設定回路部に減算回路の出力電流を入力する場
合には、制御入力端子とオフセット入力端子の双方に電
位を供給することによって、電流設定の自由度を向上さ
せることができる。
合には、制御入力端子とオフセット入力端子の双方に電
位を供給することによって、電流設定の自由度を向上さ
せることができる。
第１図は本発明の多出力定電流駆動回路の実施例を示す
回路図である。 第２図は本発明の多出力定電流駆動回路の別の実施例を
示す回路図である。 第３図は第２図に示す実施例の出力電流と設定電流回路
部への入力電位との関係を示すグラフ図である。 第４図は従来の多出力定電流駆動回路の回路図である。 第５図は従来の多出力定電流駆動回路における出力電流
と設定電流回路部への入力電位との関係を示すグラフ図
である。 〔符号の説明〕 １・・・電源 ２．２ｂ・・・制御入力端子 ２ａ・・・オフセット入力端子 ３．３１・・・演算増幅器 ４ａ、４ｂ・・・切換入力端子 ５ａ、５ｂ・・・出力端子 ＦＥＴＩ、ＦＥＴ２．ＦＥＴ３．ＦＥＴ４．ＦＥＴ８ａ
、ＦＥＴ８ｂ、ＦＥＴ１０ａ、ＦＥＴｌ０ｂ、ＦＥＴ２
０ａ、ＦＥＴ２０ｂ、ＦＥＴ２１ａ。 ＦＥＴ２ ｌ ｂ・・・ＭＯＳトランジスタＲ１，Ｒ２
，Ｒ３，Ｒ４，Ｒ５・・・抵抗。
回路図である。 第２図は本発明の多出力定電流駆動回路の別の実施例を
示す回路図である。 第３図は第２図に示す実施例の出力電流と設定電流回路
部への入力電位との関係を示すグラフ図である。 第４図は従来の多出力定電流駆動回路の回路図である。 第５図は従来の多出力定電流駆動回路における出力電流
と設定電流回路部への入力電位との関係を示すグラフ図
である。 〔符号の説明〕 １・・・電源 ２．２ｂ・・・制御入力端子 ２ａ・・・オフセット入力端子 ３．３１・・・演算増幅器 ４ａ、４ｂ・・・切換入力端子 ５ａ、５ｂ・・・出力端子 ＦＥＴＩ、ＦＥＴ２．ＦＥＴ３．ＦＥＴ４．ＦＥＴ８ａ
、ＦＥＴ８ｂ、ＦＥＴ１０ａ、ＦＥＴｌ０ｂ、ＦＥＴ２
０ａ、ＦＥＴ２０ｂ、ＦＥＴ２１ａ。 ＦＥＴ２ ｌ ｂ・・・ＭＯＳトランジスタＲ１，Ｒ２
，Ｒ３，Ｒ４，Ｒ５・・・抵抗。
Claims (3)
- （１）第１の電流ミラー回路の１次側たる設定電流出力
部に、入力電位に基づいて所定電流を出力すべき電流設
定回路部と、前記第１の電流ミラー回路の２次側たる電
流形成部を備えた複数の定電流出力部と、を有する多出
力定電流駆動回路において、 前記定電流出力部には、第２の電流ミラー回路を有し、
前記電流形成部に対して該第２の電流ミラー回路の１次
側が直列に接続され、スイッチング手段を備えたバイパ
ス回路を該第２の電流ミラー回路に対して並列に設けた
ことを特徴とする多出力定電流駆動回路。 - （２）前記定電流出力部は、ＭＯＳトランジスタで構成
されていることを特徴とする請求項第１項に記載の多出
力定電流駆動回路。 - （３）制御入力端子及びオフセット入力端子を備えた減
算回路を有し、該減算回路の出力は前記電流設定回路部
の前記入力電位として導入されていることを特徴とする
請求項第１項に記載の多出力定電流駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2232234A JPH04117007A (ja) | 1990-08-31 | 1990-08-31 | 多出力定電流駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2232234A JPH04117007A (ja) | 1990-08-31 | 1990-08-31 | 多出力定電流駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04117007A true JPH04117007A (ja) | 1992-04-17 |
Family
ID=16936079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2232234A Pending JPH04117007A (ja) | 1990-08-31 | 1990-08-31 | 多出力定電流駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04117007A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0603899A2 (en) * | 1992-12-25 | 1994-06-29 | Canon Kabushiki Kaisha | Driver circuit |
| WO2004063827A1 (en) * | 2003-01-08 | 2004-07-29 | Agency For Science, Technology And Research | Apparatus and method for making a constant current source |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59154599A (ja) * | 1983-02-23 | 1984-09-03 | 三菱電機株式会社 | 微少信号の測定装置 |
| JPS6331613B2 (ja) * | 1982-12-27 | 1988-06-24 | Tokyu Kensetsu Kk |
-
1990
- 1990-08-31 JP JP2232234A patent/JPH04117007A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6331613B2 (ja) * | 1982-12-27 | 1988-06-24 | Tokyu Kensetsu Kk | |
| JPS59154599A (ja) * | 1983-02-23 | 1984-09-03 | 三菱電機株式会社 | 微少信号の測定装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0603899A2 (en) * | 1992-12-25 | 1994-06-29 | Canon Kabushiki Kaisha | Driver circuit |
| EP0603899B1 (en) * | 1992-12-25 | 2000-09-27 | Canon Kabushiki Kaisha | Driver circuit |
| WO2004063827A1 (en) * | 2003-01-08 | 2004-07-29 | Agency For Science, Technology And Research | Apparatus and method for making a constant current source |
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