JP2925995B2 - 半導体素子の基板電圧調整装置 - Google Patents

半導体素子の基板電圧調整装置

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JP2925995B2
JP2925995B2 JP8003276A JP327696A JP2925995B2 JP 2925995 B2 JP2925995 B2 JP 2925995B2 JP 8003276 A JP8003276 A JP 8003276A JP 327696 A JP327696 A JP 327696A JP 2925995 B2 JP2925995 B2 JP 2925995B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体素子の基板
電圧調整装置に係り、外部から印加する電源電圧の変化
に拘わらず半導体素子の基板電圧を一定に維持し、素子
のしきい電圧の変化及びこれによる素子の動作時点の変
化を防止して、正確な回路動作を行い得るようにした半
導体素子の基板電圧調整装置に関するものである。
【０００２】
【従来の技術】一般に、半導体素子におけるＤＲＡＭの
性能を向上するためには負の基板電圧ＶＢＢが必要とな
り、このとき該負の電圧（negative voltage）を外部電
源から基板に印加していたが、別の電源を必要とするた
め電源装置が複雑となる。そこで、外部電源電圧の必要
性を除いた基板電圧調整装置が開発され、このような従
来の基板電圧発生装置においては、図３に示すように、
基板１０３と、該基板１０３に印加する基板電圧の制御
用信号を出力する基板電圧調整器１００と、該基板電圧
調整器１００から出力した信号により発振する発振器１
０１と、該発振器１０１の出力信号により基板電圧を発
生し、前記基板１０３に供給する基板電圧発生器１０２
と、から構成されていた。
【０００３】このように構成された基板電圧調整装置の
基板１０３に印加する電圧は、前記基板電圧調整器１０
０の制御信号により発振器１０１及び基板電圧発生器１
０２が順次制御されて発生される。
【０００４】次いで、従来の基板電圧調整装置の回路に
おいては、図４に示すように、ソース端子は電源電圧に
連結され、ゲート端子は接地され、ドレイン端子は後述
するＮＭＯＳトランジスタ１０５のドレイン端子に連結
されるＰＭＯＳトランジスタ１０４と、ドレイン端子は
前記ＰＭＯＳトランジスタ１０４のドレイン端子と共通
接続され、ゲート端子は接地され、ソース端子は後述す
る電圧降下部１０６のＮＭＯＳトランジスタ１００のド
レイン端子に連結されるＮＭＯＳトランジスタ１０５
と、該ＮＭＯＳトランジスタ１０５のソース端子からの
出力信号を所定レベルの電圧に降下し、基板電圧端子に
印加する電圧降下部１０６と、ソース端子は電源電圧に
連結され、ドレイン端子は前記ＰＭＯＳトランジスタ１
０４のドレイン端子と接続され、ゲート端子は後述する
インバーター１０８の出力端子と共通連結されるＰＭＯ
Ｓトランジスタ１０７と、該ＰＭＯＳトランジスタ１０
７と前記ＰＭＯＳトランジスタ１０４とのドレイン端子
から出力する信号を反転するインバーター１０８と、該
インバーター１０８から出力された制御信号により発振
する発振器１０１と、該発振器１０１から出力された信
号により基板電圧を発生し、基板に印加する基板電圧発
生器１０２と、からなっていた。
【０００５】このように構成された従来の基板電圧調整
装置の作用について説明する。先ず、電源電圧がＰＭＯ
Ｓトランジスタ１０４のソース端子に印加されると、該
ＰＭＯＳトランジスタ１０４はターンオンし、前記ＮＭ
ＯＳトランジスタ１０５はターンオフされ、ノードＮＤ
には電源電圧の損失なしに電圧が現われるので、高電位
を維持する。次いで、該高電位の電圧が前記インバータ
ー１０８に印加され、反転された低電位の電圧に変化
し、該低電圧は発振器１０１に印加されて発振動作が行
われ、基板電圧発振器１０２は前記発振器１０１の出力
信号により制御され負の基板電圧ＶＢＢを発生する。次
いで、該負の基板電圧ＶＢＢが図３の基板１０３に印加
されると、その瞬間の基板電圧の変化を感知するため設
置されたＮＭＯＳトランジスタ１０５のゲート端子とソ
ース端子間の電位差はしきい電圧よりも増加するので、
前記ＮＭＯＳトランジスタ１０５はターンオンされる。
【０００６】従って、ノードＮＤから基板電圧間に電流
経路のループ経路が形成され、該ループ経路の形成され
る瞬間ノードＮＤ側から基板方向に放電が起こり、ノー
ドＮＤの電位は高電位から低電位に変化する。次いで、
該ノードＮＤの低電位信号が前記インバーター１０８の
入力端子に印加され、反転されて高電位となる。
【０００７】その後、前記インバーター１０８から出力
された高電位信号は発振器１０１に印加されて該発振器
１０１の動作が停止され、基板電圧発生器１０２の動作
も停止して基板電圧の供給が中断される。
【０００８】しかし、ＤＲＡＭの動作中、多様な要因に
より基板電圧が上昇して前記基板電圧とＮＭＯＳトラン
ジスタ１０５のゲート端子間の電位差がしきい電圧より
も低くなると、ＮＭＯＳトランジスタ１０５はターンオ
フされ、ノードＮＤの電圧ＶＯＵＴは、電源電圧により
再び高電位に変化し、前記インバーター１０８により低
電位に変化して、前記発振器１０１及び基板電圧発生器
１０２が再び動作され、元来の安定な基板電圧が発生さ
れる。即ち、上昇した基板電圧は再び元来の安定な基板
電圧値に変換され、半導体素子の動作が安定化される。
【０００９】且つ、ＰＭＯＳトランジスタ１０７は、ヒ
ステリシス用として設置された素子であって、前記イン
バーター１０８から出力された電圧レベルが変化する過
渡状態における発振器１０１及び電圧発生器１０２の誤
動作を防止する。
【００１０】以下、前記半導体素子の基板電圧調整装置
の作用を数式を用いて説明する。基板電圧調整器１００
が動作して正常レベルの基板電圧が生成されると、ＰＭ
ＯＳトランジスタ１０４とＮＭＯＳトランジスタ１０５
とは全て飽和領域で動作する。即ち、前記ＰＭＯＳトラ
ンジスタ１０４のソース端子とドレイン端子間の電流Ｉ
ＤＳＰは式（１）に、前記ＮＭＯＳトランジスタ１０５
のソース端子とドレイン端子間の電流ＩＤＳＮは式
（２）にて夫々表示される。
【００１１】
【数１】
【００１２】ここで、ＶＴＰ及びＶＴＮは夫々ＰＭＯＳ
トランジスタ１０４及びＮＭＯＳトランジスタ１０５の
しきい電圧であり、ＫＰとＫＮは夫々ＰＭＯＳトランジ
スタ１０４とＮＭＯＳトランジスタ１０５の常数であ
る。
【００１３】前記式（１）、（２）でＩＤＳＰとＩＤＳ
Ｎは同様な値であるため、基板電圧ＶＢＢに対し整理す
ると、式（３）が求められる。
【００１４】
【数２】
【００１５】従って、基板電圧は電源電圧に比例すると
いうことがわかる。この場合、図２中にＡで示したよう
に、基板電圧は線形的に電源電圧に比例し、理想的には
電源電圧が増加しても基板電圧は一定値を維持すべきで
ある。
【００１６】
【発明が解決しようとする課題】然るに、従来のように
ＰＭＯＳトランジスタ１０４とＮＭＯＳトランジスタ１
０５とを用いて基板電圧調節器を構成すると、式（３）
に示したように、基板電圧が電源電圧の増加に従い線形
的に増加し、基板電圧の変動が各素子のしきい電圧を変
化させて回路の動作時点を変化させ、正確な回路動作を
得ることができないという不都合な点があった。
【００１７】それで、本発明の目的は、外部から印加す
る電源電圧の変化に拘わらず半導体素子の基板電圧を一
定に維持し、素子のしきい電圧による素子の動作時点の
変化を防止して正確な回路動作を行い得る基板バイアス
電圧調整装置を提供しようとするものである。
【００１８】
【課題を解決するための手段】そして、このような本発
明の目的を達成するため半導体素子の基板電圧調整装置
においては、印加する電源電圧の電流を制御する抵抗Ｒ
１と、該抵抗Ｒ１の他方側端に複数の抵抗が直列に連結
され所定レベルに電圧を調整する微細抵抗調整部と、該
微細抵抗調整部の他方側端にドレイン端子が連結され、
ゲート端子は接地され、ソース端子が基板に連結され、
該基板の電圧により動作が制御される第１ＮＭＯＳトラ
ンジスタと、前記微細抵抗調整部の他方側端と前記第１
ＮＭＯＳトランジスタとの共通接続点からの出力信号が
前記インバーターに印加して反転された後ゲート端子に
印加し、ソース端子及びドレイン端子は前記微細抵抗調
整部の所定抵抗に間断的に接続し、該微細抵抗調整部の
抵抗値を調整するＰＭＯＳトランジスタと、を備えてい
る。
【００１９】
【発明の実施の形態】以下、本発明に係る基板電圧調整
装置の実施形態について図面を用いて詳細に説明する。
【００２０】即ち、図１に示すように、電源電圧が一方
側端に印加され、電流を制限する抵抗Ｒ１と、該抵抗Ｒ
１の他方側端に接続され、微細に抵抗値を調整する微細
抵抗調整部２０４と、該微細抵抗調整部２０４の出力信
号を反転するインバーター２０１と、該インバーター２
０１の反転された出力信号がゲート端子に印加されるＰ
ＭＯＳトランジスタ２０３と、前記微細抵抗調整部２０
４の出力信号がドレイン端子に印加され、ゲート端子は
接地され、ソース端子は後述する電圧降下部に連結され
る第１ＮＭＯＳトランジスタ２００と、該第１ＮＭＯＳ
トランジスタ２００のソース端子からの出力信号が印加
され、所定レベルに電圧を降下させて基板電圧端子（図
示せず）に出力する電圧降下部２０２と、前記インバー
ター２０１からの制御信号によりリングオシレータが発
振し、該発振された信号を出力する発振器１０１と、該
発振器１０１の出力信号により基板電圧を発生し、基板
に出力する基板電圧発生器１０２と、から構成されてい
る。
【００２１】前記微細抵抗調整部２０４においては、図
１に示すように、抵抗Ｒ１とノードＮｎとの間に直列に
連結された抵抗Ｒ２〜Ｒｎと、前記各抵抗Ｒ２〜Ｒｎと
並列に連結されたスイッチＳＷ１〜ＳＷｎ−１と、から
なっている。
【００２２】また、前記電圧降下部２０２においては、
前記第１ＮＭＯＳトランジスタ２００のソース端子から
の出力信号がドレイン端子とゲート端子とに共通に印加
され、ソース端子は基板電圧端子（図示せず）に接続さ
れた第２ＮＭＯＳトランジスタ２０５とによりなってい
る。
【００２３】このように構成された本発明に係る基板電
圧調整装置の作用を説明する。
【００２４】先ず、電源電圧Ｖｃｃが印加されると、そ
の瞬間第ＮノードＮｎの出力電圧ＶＯＵＴは、ＮＭＯＳ
トランジスタ２００のソース端子の電位がゲート端子の
電位と殆ど同様であるため動作せず、電源電圧はそのま
ま現われる。即ち、出力電圧ＶＯＵＴは、高電位となっ
てインバーター２０１の入力端子に印加され、該インバ
ーター２０１を通って低電位になり、発振器１０１と基
板電圧発生器１０２とを動作させ、負電圧を発生した
後、基板電圧を基板１０３に供給する。
【００２５】このとき、前記基板１０３に基板電圧が供
給される瞬間、ＮＭＯＳトランジスタ２００のゲート端
子とソース端子間の電圧差がしきい電圧よりも大きくな
るのでＮＭＯＳトランジスタ２００が動作し、該ＮＭＯ
Ｓトランジスタ２００の動作により第ＮノードＮｎから
基板電圧間に電流経路の放電ループが形成される。
【００２６】従って、高電位の第ＮノードＮｎから基板
電圧方向に放電が起こり、第ＮノードＮｎの電圧ＶＯＵ
Ｔは低電位になって前記インバーター２０１を通って高
電位に変化し、前記発振器１０１と基板電圧発生器１０
２との動作を停止させ、基板１０３に供給される基板電
圧の発生を中止させる。
【００２７】その後、動作する途中に多様な要因により
基板電圧ＶＢＢが上昇してＮＭＯＳトランジスタ２００
のゲート端子とソース端子との電位差がしきい電圧より
も小さくなると、前記ＮＭＯＳトランジスタ２００は動
作しなくなり、再び第Ｎノードの電圧は電源電圧の高電
位に変換される。
【００２８】即ち、このような動作を反復して基板電圧
発生器１０２を動作させ、上昇した基板電圧を元来の決
められた安定な電圧に降下させる役割を行う。
【００２９】次いで、前記ＰＭＯＳトランジスタ２０３
と微細抵抗調節部２０４との接続関係及び動作について
説明する。
【００３０】前記ＰＭＯＳトランジスタ２０３のソース
端子及びドレイン端子を各スイッチＳＷａ、ＳＷｂを通
って抵抗Ｒ２の両方端子の第１ノードＮ１と第２ノード
Ｎ２とに接続する場合は、抵抗Ｒ２と並列連結されたス
イッチＳＷ１は開放し、残りの各スイッチＳＷ２〜ＳＷ
ｎ−１はショートさせる。また、前記スイッチＳＷａ、
ＳＷｂを第１ノードＮ１と第３ノードＮ３とに接続する
場合は、前記各抵抗Ｒ２、Ｒ３と夫々並列接続された各
スイッチＳＷ１、ＳＷ２は開放し、残りの各スイッチＳ
Ｗ３、ＳＷ４〜ＳＷｎ−１はショートさせる。
【００３１】このようにすると、抵抗値の微細調節が可
能になって半導体設計時にヒステリシス電圧レベルの調
整が容易になり、前記発振器１０１及び基板電圧発生器
１０２の動作時と停止時間の過渡状態における誤動作を
防止するためのヒステリシス電圧レベルの調整が容易に
なる。
【００３２】以下、本発明に係る基板電圧調整装置につ
いて数式を用いて説明する。図１に示したように、正常
状態で基板電圧調整器が動作するとき抵抗Ｒ１、Ｒ２〜
Ｒｎを通って流れる電流Ｉ R は次式（４）に示したよう
になる。（但し、Ｒ＝Ｒ１＋Ｒ２＋…＋Ｒｎ）
【００３３】
【数３】
【００３４】このとき、ＮＭＯＳトランジスタ２００は
飽和領域で動作し、ドレイン端子とソース端子間に流れ
る電流ＩＤＳＮは前記式（２）のようになる。
【００３５】即ち、前記式（２）と式（４）とが同様な
値を有するため、基板電圧に対し整理すると次の式
（５）が得られる。
【００３６】
【数４】
【００３７】従って、基板電圧ＶＢＢは√Ｖｃｃに比例
することが分かる。且つ、本発明に係る電源電圧と基板
電圧との関係においては、図２中のＢに示すように、電
源電圧が増加しても所定の基板電圧値に至ると、基板電
圧の変化はないということが分かる。
【００３８】また、初期状態の電源電圧が増加し始まる
時には、従来装置のグラフＡに比べ、本発明装置のグラ
フＢが理想的な基板電圧に近接されているということが
分かり、この点は半導体チップ内部の初期電源の設定時
に有利である。
【００３９】
【発明の効果】以上説明したように、本発明に係る半導
体素子の基板電圧調整装置は、外部から印加する電源電
圧の不安定な変化に拘わりなく半導体素子の基板電圧を
一定に維持し、半導体素子のしきい電圧変化とこれによ
る半導体素子の動作時点の変化とを防止して、正確な回
路動作を行い得るという効果がある。
【図面の簡単な説明】
【図１】本発明に係る半導体素子の基板電圧調整装置を
示したブロック図である。
【図２】本発明装置と従来装置との外部電源電圧ＶＣＣ
と基板電圧ＶＢＢ間の相関関係比較表示グラフである。
【図３】従来の基板電圧調整装置の概略構成図である。
【図４】従来の半導体素子の基板電圧調整装置を示した
ブロック図である。
【符号の説明】 １００：基板電圧調整器 １０１：発振器 １０２：基板電圧発生器 １０３：基板 ２００、２０５：ＮＭＯＳトランジスタ ２０１：インバーター ２０２：電圧降下部 ２０３：ＰＭＯＳトランジスタ ２０４：微細抵抗調整部 Ｒ１−Ｒｎ：抵抗

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 電源端子に一方端子が接続された第１の
    抵抗と、前記第１の 抵抗の他方端子に接続されかつ互いに直列に
    接続された複数の第２の抵抗を含み、出力電圧を所定レ
    ベルに調整して出力ノードから出力する微細抵抗調整部
    と、前記 微細抵抗調整部の出力ノードにドレイン端子が接続
    され、ゲート端子が接地され、ソース端子が基板に接続
    され、前記基板の電圧により動作が制御される第１のＮ
    ＭＯＳトランジスタと、前記微細抵抗調整部 の出力電圧を反転するインバーター
    と、前記 インバーターの出力電圧により発振する発振器と、前記 発振器の出力電圧により基板電圧を発生する基板電
    圧発生器と、前記インバーターの出力電圧が ゲート端子に印加される
    ＰＭＯＳトランジスタと、前記ＰＭＯＳトランジスタのソース端子を前記複数の第
    ２の抵抗のうちいずれか１つの抵抗の高電圧側端子に接
    続する第１のスイッチと、 前記ＰＭＯＳトランジスタのドレイン端子を前記複数の
    第２の抵抗のうち当該他のいずれか１つの抵抗の高電圧
    側端子に接続する第２のスイッチと、 前記第１のＮＭＯＳトランジスタと前記基板との間に挿
    入され、ドレイン端子及びゲート端子が前記第１のＮＭ
    ＯＳトランジスタのソース端子に共通に接続され、ソー
    ス端子が前記基板に接続され、前記第１のＮＭＯＳトラ
    ンジスタに印加する電圧を所定レベルに降下させる第２
    のＮＭＯＳトランジスタと を備えた半導体素子の基板電
    圧調整装置。
  2. 【請求項２】 前記微細抵抗調整部は、前記複数の第２
    の抵抗にそれぞれ並列に接続された複数の第３のスイッ
    チを含み、前記複数の第３のスイッチのうち、前記ＰＭ
    ＯＳトランジスタに接続されるときに前記ＰＭＯＳトラ
    ンジスタのソース端子とドレイン端子との間に接続され
    る１又は複数の第２の抵抗に並列に接続された１または
    複数の第３のスイッチはオフされ、それ以外の第３のス
    イッチはオンされるようになる請求項１記載の半導体素
    子の基板電圧調整装置。
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