JPH0917180A - 半導体素子の基板電圧調整装置 - Google Patents

半導体素子の基板電圧調整装置

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JPH0917180A
JPH0917180A JP8003276A JP327696A JPH0917180A JP H0917180 A JPH0917180 A JP H0917180A JP 8003276 A JP8003276 A JP 8003276A JP 327696 A JP327696 A JP 327696A JP H0917180 A JPH0917180 A JP H0917180A
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Abstract

(57)【要約】 【課題】外部から印加する電源電圧の変化に拘わらず半
導体素子の基板電圧を一定に維持して正確な回路動作を
行い得る半導体素子の基板電圧調整装置に関するもので
ある。 【解決手段】本発明は、一方側に印加する外部電圧を所
定レベルに降下する複数個の抵抗により構成された抵抗
列と、基板電圧により動作が制御される第1NMOSト
ランジスタと、抵抗列の抵抗値を調節する第2PMOS
トランジスタと、から構成される。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体素子の基板
電圧調整装置に係り、外部から印加する電源電圧の変化
に拘わらず半導体素子の基板電圧を一定に維持し、素子
のしきい電圧の変化及びこれによる素子の動作時点の変
化を防止して、正確な回路動作を行い得るようにした半
導体素子の基板電圧調整装置に関するものである。
【0002】
【従来の技術】一般に、半導体素子におけるDRAMの
性能を向上するためには陰の基板電圧VBBが必要とな
り、このとき該陰の電圧(negative voltage)を外部電
源から基板に印加していたが、別の電源を必要とするた
め電源装置が複雑となる。そこで、外部電源電圧の必要
性を除いた基板電圧調整装置が開発され、このような従
来基板電圧発生装置においては、図3に示すように、基
板103と、該基板103に印加する基板電圧の制御用
信号を出力する基板電圧調整器100と、該基板電圧調
整器100から出力した信号により発振する発振器10
1と、該発振器101の出力信号により基板電圧を発生
し前記基板103に供給する基板電圧発生器102と、
から構成されていた。
【0003】このように構成された基板電圧調整装置の
基板103に印加する電圧は、前記基板電圧調整器10
0の制御信号により発振器101及び基板電圧発生器1
02が順次制御されて発生される。
【0004】次いで、従来基板電圧調整装置の回路にお
いては、図4に示すように、ソース端子は電源電圧に連
結されゲート端子は接地されドレイン端子は後述するN
MOSトランジスタ105のドレイン端子に連結される
PMOSトランジスタ104と、ドレイン端子は前記P
MOSトランジスタ104のドレイン端子と共通接続さ
れゲート端子は接地されソース端子は後述する電圧降下
部106のNMOSトランジスタ100のドレイン端子
に連結されるNMOSトランジスタ105と、該NMO
Sトランジスタ105のソース端子からの出力信号を所
定レベルの電圧に降下し基板電圧端子に印加する電圧降
下部106と、ソース端子は電源電圧に連結されドレイ
ン端子は前記PMOSトランジスタ104のドレイン端
子と接続されゲート端子は後述するインバーター108
の出力端子と共通連結されるPMOSトランジスタ10
7と、該PMOSトランジスタ107と前記PMOSト
ランジスタ104とのドレイン端子から出力する信号を
反転するインバーター108と、該インバーター108
から出力された制御信号により発振する発振器101
と、該発振器101から出力された信号により基板電圧
を発生し基板に印加する基板電圧発生器102と、から
なっていた。
【0005】このように構成された従来基板電圧調整装
置の作用に対し説明する。先ず、電源電圧がPMOSト
ランジスタ104のソース端子に印加すると、該PMO
Sトランジスタ104はターンオンし前記NMOSトラ
ンジスタ105はターンオフされ、ノードNDには電源
電圧の損失なしに電圧が現われるので、高電位を維持す
る。次いで、該高電位の電圧が前記インバーター108
に印加して反転された低電位の電圧に変換され、該低電
圧は発振器101に印加して発振動作が行われ、基板電
圧発振器102は前記発振器101の出力信号により制
御され陰の基板電圧VBBを発生する。次いで、該陰の
基板電圧VBBが図3の基板103に印加すると、その
瞬間の基板電圧の変化を感知するため設置されたNMO
Sトランジスタ105のゲート端子とソース端子間の電
位差はしきい電圧よりも増加するので、前記NMOSト
ランジスタ105はターンオンされる。
【0006】従って、ノードNDから基板電圧間に電流
経路のループ経路が形成され、該ループ経路の形成され
る瞬間ノードND側から基板方向に放電が起こりノード
NDの電位は高電位から低電位に変化する。次いで、該
ノードNDの低電位信号が前記インバーター108の入
力端子に印加し反転されて高電位となる。
【0007】その後、前記インバーター108から出力
された高電位信号は発振器101に印加して該発振器1
01の動作が停止され、基板電圧発生器102の動作も
停止して基板電圧の供給が中断される。
【0008】しかし、DRAMの動作中、多様な要因に
より基板電圧が上昇して前記基板電圧とNMOSトラン
ジスタ105のゲート端子間の電圧差がしきい電圧より
も低くなると、NMOSトランジスタ105はターンオ
フされ、ノードNDの電圧VOUTは、電源電圧により
再び高電位に変換し前記インバーター108により低電
位に変換して、前記発振器101及び基板電圧発生器1
02が再び動作され、元来の安定な基板電圧が発生され
る。即ち、上昇した基板電圧は再び元来の安定な基板電
圧値に変換され半導体素子の動作が安定化される。
【0009】且つ、PMOSトランジスタ107は、ヒ
ステリシス用として設置された素子であって、前記イン
バーター108から出力された電圧レベルが変換する過
度状態における発振器101及び電圧発生器102の誤
動作を防止する。
【0010】以下、前記半導体素子の基板電圧調整装置
の作用を数式を用いて説明する。基板電圧調整器100
が動作して正常的レベルの基板電圧が生成されると、P
MOSトランジスタ104とNMOSトランジスタ10
5とは全て飽和領域で動作する。即ち、前記PMOSト
ランジスタ104のソース端子とドレイン端子間の電流
IDSPは式1に、前記NMOSトランジスタ105の
ソース端子とドレイン端子間の電流IDSNは式2にて
夫々表示される。
【0011】
【数1】
【0012】ここで、VTP及びVTNは夫々PMOS
トランジスタ104及びNMOSトランジスタ105の
しきい電圧であり、KPとKNは夫々PMOSトランジ
スタ104とNMOSトランジスタ105の常数であ
る。
【0013】前記式1、2でIDSPとIDSNは同様
な値であるため、基板電圧VBBに対し整理すると、式
3が求められる。
【0014】
【数2】
【0015】従って、基板電圧は電源電圧に比例すると
いうことがわかる。この場合、図2(A)に示したよう
に、基板電圧は線形的に電源電圧に比例し、理想的には
電源電圧が増加しても基板電圧は一定値を維持すべきで
ある。
【0016】
【発明が解決しようとする課題】然るに、従来のように
PMOSトランジスタ104とNMOSトランジスタ1
05とを用いて基板電圧調節器を構成すると、式3に示
したように、基板電圧が電源電圧の増加に従い線形的に
増加し、基板電圧の変動が各素子のしきい電圧を変化さ
せて回路の動作時点を変化させ、正確な回路動作を得る
ことができないという不都合な点があった。
【0017】それで、本発明の目的は、外部から印加す
る電源電圧の変化に拘わらず半導体素子の基板電圧を一
定に維持し、素子のしきい電圧による素子の動作時点の
変化を防止して正確な回路動作を行い得る基板バイアス
電圧調整装置を提供しようとするものである。
【0018】
【課題を解決するための手段】そして、このような本発
明の目的を達成するため半導体素子の基板電圧調整装置
においては、印加する電源電圧の電流を制御する抵抗R
1と、該抵抗R1の他方側端に複数の抵抗が直列に連結
され所定レベルに電圧を調整する微細抵抗調整部と、該
微細抵抗調整部の他方側端にドレイン端子が連結され、
ゲート端子は接地され、ソース端子が基板に連結され、
該基板の電圧により動作が制御される第1NMOSトラ
ンジスタと、前記微細抵抗調整部の他方側端と前記第1
NMOSトランジスタとの共通接続点からの出力信号が
前記インバーターに印加して反転された後ゲート端子に
印加し、ソース端子及びドレイン端子は前記微細抵抗調
整部の所定抵抗に間断的に接続し、該微細抵抗調整部の
抵抗値を調整するPMOSトランジスタと、を備えてい
る。
【0019】
【発明の実施の形態】以下、本発明に係る基板電圧調整
装置の実施形態に対し図面を用いて詳細に説明する。
【0020】即ち、図1に示すように、電源電圧が一方
側端に印加し電流を制限する抵抗R1と、該抵抗R1の
他方側端に接続し微細に抵抗値を調整する微細抵抗調整
部204と、該微細抵抗調整部204の出力信号を反転
するインバーター201と、該インバーター201の反
転された出力信号がゲート端子に印加するPMOSトラ
ンジスタ203と、前記微細抵抗調整部204の出力信
号がドレイン端子に印加しゲート端子は接地されソース
端子は後述する電圧降下部に連結される第1NMOSト
ランジスタ200と、該第1NMOSトランジスタ20
0のソース端子からの出力信号が印加し所定レベルに電
圧を降下させて基板電圧端子(図示せず)に出力する電
圧降下部202と、前記インバーター201からの制御
信号によりリングオシレータが発振し該発振された信号
を出力する発振器101と、該発振器101の出力信号
により基板電圧を発生し基板に出力する基板電圧発生器
102と、から構成されている。
【0021】前記微細抵抗調整部204においては、図
1に示すように、抵抗R1とノードNnとの間に直列に
連結された抵抗R2〜Rnと、前記各抵抗R2〜Rnと
並列に連結されたスイッチSW1ーSWnー1と、から
なっている。
【0022】叉、前記電圧降下部202においては、前
記第1NMOSトランジスタ200のソース端子からの
出力信号がドレイン端子とゲート端子とに共通印加しソ
ース端子は基板電圧端子(図示せず)に印加する第2N
MOSトランジスタ205とによりなっている。
【0023】このように構成された本発明の作用に係る
基板電圧調整装置の作用を説明する。
【0024】先ず、電源電圧Vccが印加すると、その
瞬間第NノードNnの出力電圧VOUTは、NMOSト
ランジスタ200のソース端子の電位がゲート端子の電
位と殆ど同様であるため動作されず、電源電圧はそのま
ま現われる。即ち、出力電圧VOUTは、高電位となっ
てインバーター201の入力端子に印加し、該インバー
ター201を通って低電位になり、発振器101と基板
電圧発生器102とを動作させ、陰電圧を発生した後、
基板電圧を基板103に供給する。
【0025】このとき、前記基板103に基板電圧が供
給される瞬間、NMOSトランジスタ200のゲート端
子とソース端子間の電圧差がしきい電圧よりも大きくな
るのでNMOSトランジスタ200が動作し該NMOS
トランジスタ200の動作により第NノードNnから基
板電圧間に電流経路の放電ループが形成される。
【0026】従って、高電位の第NノードNnから基板
電圧方向に放電が起こり、第NノードNnの電圧VOU
Tは低電位になって前記インバーター201を通って高
電位に変換し、前記発振器101と基板電圧発生器10
2との動作を停止させ、基板103に供給される基板電
圧の発生を中止させる。
【0027】その後、動作する途中に多様な要因により
基板電圧VBBが上昇してNMOSトランジスタ200
のゲート端子とソース端子との電位差がしきい電圧より
も小さくなると、前記NMOSトランジスタ200は動
作しなくなり、再び第Nノードの電圧は電源電圧の高電
位に変換される。
【0028】即ち、このような動作を反復して基板電圧
発生器102を動作させ、上昇した基板電圧を元来の決
められた安定な電圧に降下させる役割を行う。
【0029】次いで、前記PMOSトランジスタ203
と微細抵抗調節部204との接続関係及び動作に対し説
明する。
【0030】若し、前記PMOSトランジスタ203の
ソース端子及びドレイン端子を各スイッチSWa、SW
bを通って抵抗R2の両方端子の第1ノードN1と第2
ノードN2とに接続する場合は、抵抗R2と並列連結さ
れたスイッチSW1は開放し残りの各スイッチSW2−
SWnー1はショートさせる。且つ、前記スイッチSW
a、SWbを第1ノードN1と第3ノードN3とに接続
する場合は、前記各抵抗R2、R3と夫々並列接続され
た各スイッチSW1、SW2は開放し残りの各スイッチ
SW3、SW4ーーSWnー1はショートさせる方式に
接続する。
【0031】このようにすると抵抗値の微細調節が可能
になって半導体設計時に、ヒステリシス電圧レベルの調
整が容易になり、前記発振器101及び基板電圧発生器
102の動作時と停止時間の過度状態における誤動作を
防止するためのヒステリシス電圧レベルの調整が容易に
なる。
【0032】以下、本発明に係る基板電圧調整装置に対
し数式を用いて説明する。図1に示したように、正常状
態で基板電圧調整器が動作するとき抵抗R1、R2ーー
ーRnを通って流れる電流IRは次式(4)に示したよ
うになる。(但し、R=R1+R2+ーーーRn)
【0033】
【数3】
【0034】このとき、NMOSトランジスタ200は
飽和領域で動作し、ドレイン端子とソース端子間に流れ
る電流IDSNは前記式(2)のようになる。
【0035】即ち、前記式(2)と式(4)とが同様な
値を有するため基板電圧に対し整理すると次の式(5)
が得られる。
【0036】
【数4】
【0037】且つ、本発明に係る電源電圧と基板電圧と
の関係においては、図2Bに示すように、電源電圧が増
加しても所定の基板電圧値に至ると、基板電圧の変化は
ないということが分かる。
【0038】叉、初期状態の電源電圧が増加し始まる時
には、従来装置のグラフAに比べ、本発明装置のグラフ
Bが理想的な基板電圧に近接されているということが分
かり、この点は半導体チップ内部の初期電源の設定時に
有利である。
【0039】
【発明の効果】以上説明したように、本発明に係る半導
体素子の基板電圧調整装置は、外部から印加する電源電
圧の不安定な変化に拘わりなく半導体素子の基板電圧を
一定に維持し、半導体素子のしきい電圧変化とこれによ
る半導体素子の動作時点の変化とを防止して、正確な回
路動作を行い得るという効果がある。
【図面の簡単な説明】
【図1】本発明に係る半導体素子の基板電圧調整装置を
示したブロック図である。
【図2】本発明装置と従来装置との外部電源電圧VCC
と基板電圧VBB間の相関関係比較表示グラフである。
【図3】従来基板電圧調整装置の概略構成図である。
【図4】従来半導体素子の基板電圧調整装置を示したブ
ロック図である。
【符号の説明】
100:基板電圧調整器 101:発振器 102:基板電圧発生器 103:基板 200、205:NMOSトランジスタ 201:インバーター 202:電圧降下部 203:PMOSトランジスタ 204:微細抵抗調整部 R1−Rn:抵抗

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】入力する電源電圧を整流する複数個の抵抗
    と、それら抵抗からの出力電圧を反転するインバーター
    と、該インバーターの出力電圧により発振される発振器
    と、該発振器の出力電圧により基板電圧を発生する基板
    電圧発生器と、を備えた半導体素子の基板電圧調整器で
    あって、 印加する電源電圧の電流を制御する抵抗(R1)と、該
    抵抗(R1)の他方側端に複数の抵抗が直列に連結され
    所定レベルに電圧を調整する微細抵抗調整部と、 該微細抵抗調整部の他方側端にドレイン端子が連結さ
    れ、ゲート端子は接地され、ソース端子が基板に連結さ
    れ、該基板の電圧により動作が制御される第1NMOS
    トランジスタと、 前記微細抵抗調整部の他方側端と前記第1NMOSトラ
    ンジスタとの共通接続点からの出力信号が前記インバー
    ターに印加して反転された後ゲート端子に印加し、ソー
    ス端子及びドレイン端子は前記微細抵抗調整部の所定抵
    抗に間断的に接続し、該微細抵抗調整部の抵抗値を調整
    するPMOSトランジスタと、を備えた半導体素子の基
    板電圧調節装置。
  2. 【請求項2】前記第1NMOSトランジスタと基板との
    間にドレイン端子及びゲート端子が該NMOSトランジ
    スタのソース端子と共通連結されソース端子は基板に連
    結されて、該NMOSトランジスタに印加する電圧を所
    定レベルに降下させる第2NMOSトランジスタが追加
    備えられた請求項1記載の半導体素子の基板電圧調節装
    置。
  3. 【請求項3】前記微細抵抗調整部は、前記抵抗R1以外
    の各抵抗が夫々複数個のスイッチと並列連結され、前記
    PMOSトランジスタに接続されるとき該PMOSトラ
    ンジスタのソース端子とドレイン端子とに連結される抵
    抗と接続するスイッチはオンされ、その以外のスイッチ
    はオフされるようになる請求項1記載の半導体素子の基
    板電圧調整装置。
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