JPH0917180A - 半導体素子の基板電圧調整装置 - Google Patents

半導体素子の基板電圧調整装置

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JPH0917180A
JPH0917180A JP8003276A JP327696A JPH0917180A JP H0917180 A JPH0917180 A JP H0917180A JP 8003276 A JP8003276 A JP 8003276A JP 327696 A JP327696 A JP 327696A JP H0917180 A JPH0917180 A JP H0917180A
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Abstract

(57)【要約】 【課題】外部から印加する電源電圧の変化に拘わらず半
導体素子の基板電圧を一定に維持して正確な回路動作を
行い得る半導体素子の基板電圧調整装置に関するもので
ある。 【解決手段】本発明は、一方側に印加する外部電圧を所
定レベルに降下する複数個の抵抗により構成された抵抗
列と、基板電圧により動作が制御される第１ＮＭＯＳト
ランジスタと、抵抗列の抵抗値を調節する第２ＰＭＯＳ
トランジスタと、から構成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体素子の基板
電圧調整装置に係り、外部から印加する電源電圧の変化
に拘わらず半導体素子の基板電圧を一定に維持し、素子
のしきい電圧の変化及びこれによる素子の動作時点の変
化を防止して、正確な回路動作を行い得るようにした半
導体素子の基板電圧調整装置に関するものである。
【０００２】
【従来の技術】一般に、半導体素子におけるＤＲＡＭの
性能を向上するためには陰の基板電圧ＶＢＢが必要とな
り、このとき該陰の電圧（negative voltage）を外部電
源から基板に印加していたが、別の電源を必要とするた
め電源装置が複雑となる。そこで、外部電源電圧の必要
性を除いた基板電圧調整装置が開発され、このような従
来基板電圧発生装置においては、図３に示すように、基
板１０３と、該基板１０３に印加する基板電圧の制御用
信号を出力する基板電圧調整器１００と、該基板電圧調
整器１００から出力した信号により発振する発振器１０
１と、該発振器１０１の出力信号により基板電圧を発生
し前記基板１０３に供給する基板電圧発生器１０２と、
から構成されていた。
【０００３】このように構成された基板電圧調整装置の
基板１０３に印加する電圧は、前記基板電圧調整器１０
０の制御信号により発振器１０１及び基板電圧発生器１
０２が順次制御されて発生される。
【０００４】次いで、従来基板電圧調整装置の回路にお
いては、図４に示すように、ソース端子は電源電圧に連
結されゲート端子は接地されドレイン端子は後述するＮ
ＭＯＳトランジスタ１０５のドレイン端子に連結される
ＰＭＯＳトランジスタ１０４と、ドレイン端子は前記Ｐ
ＭＯＳトランジスタ１０４のドレイン端子と共通接続さ
れゲート端子は接地されソース端子は後述する電圧降下
部１０６のＮＭＯＳトランジスタ１００のドレイン端子
に連結されるＮＭＯＳトランジスタ１０５と、該ＮＭＯ
Ｓトランジスタ１０５のソース端子からの出力信号を所
定レベルの電圧に降下し基板電圧端子に印加する電圧降
下部１０６と、ソース端子は電源電圧に連結されドレイ
ン端子は前記ＰＭＯＳトランジスタ１０４のドレイン端
子と接続されゲート端子は後述するインバーター１０８
の出力端子と共通連結されるＰＭＯＳトランジスタ１０
７と、該ＰＭＯＳトランジスタ１０７と前記ＰＭＯＳト
ランジスタ１０４とのドレイン端子から出力する信号を
反転するインバーター１０８と、該インバーター１０８
から出力された制御信号により発振する発振器１０１
と、該発振器１０１から出力された信号により基板電圧
を発生し基板に印加する基板電圧発生器１０２と、から
なっていた。
【０００５】このように構成された従来基板電圧調整装
置の作用に対し説明する。先ず、電源電圧がＰＭＯＳト
ランジスタ１０４のソース端子に印加すると、該ＰＭＯ
Ｓトランジスタ１０４はターンオンし前記ＮＭＯＳトラ
ンジスタ１０５はターンオフされ、ノードＮＤには電源
電圧の損失なしに電圧が現われるので、高電位を維持す
る。次いで、該高電位の電圧が前記インバーター１０８
に印加して反転された低電位の電圧に変換され、該低電
圧は発振器１０１に印加して発振動作が行われ、基板電
圧発振器１０２は前記発振器１０１の出力信号により制
御され陰の基板電圧ＶＢＢを発生する。次いで、該陰の
基板電圧ＶＢＢが図３の基板１０３に印加すると、その
瞬間の基板電圧の変化を感知するため設置されたＮＭＯ
Ｓトランジスタ１０５のゲート端子とソース端子間の電
位差はしきい電圧よりも増加するので、前記ＮＭＯＳト
ランジスタ１０５はターンオンされる。
【０００６】従って、ノードＮＤから基板電圧間に電流
経路のループ経路が形成され、該ループ経路の形成され
る瞬間ノードＮＤ側から基板方向に放電が起こりノード
ＮＤの電位は高電位から低電位に変化する。次いで、該
ノードＮＤの低電位信号が前記インバーター１０８の入
力端子に印加し反転されて高電位となる。
【０００７】その後、前記インバーター１０８から出力
された高電位信号は発振器１０１に印加して該発振器１
０１の動作が停止され、基板電圧発生器１０２の動作も
停止して基板電圧の供給が中断される。
【０００８】しかし、ＤＲＡＭの動作中、多様な要因に
より基板電圧が上昇して前記基板電圧とＮＭＯＳトラン
ジスタ１０５のゲート端子間の電圧差がしきい電圧より
も低くなると、ＮＭＯＳトランジスタ１０５はターンオ
フされ、ノードＮＤの電圧ＶＯＵＴは、電源電圧により
再び高電位に変換し前記インバーター１０８により低電
位に変換して、前記発振器１０１及び基板電圧発生器１
０２が再び動作され、元来の安定な基板電圧が発生され
る。即ち、上昇した基板電圧は再び元来の安定な基板電
圧値に変換され半導体素子の動作が安定化される。
【０００９】且つ、ＰＭＯＳトランジスタ１０７は、ヒ
ステリシス用として設置された素子であって、前記イン
バーター１０８から出力された電圧レベルが変換する過
度状態における発振器１０１及び電圧発生器１０２の誤
動作を防止する。
【００１０】以下、前記半導体素子の基板電圧調整装置
の作用を数式を用いて説明する。基板電圧調整器１００
が動作して正常的レベルの基板電圧が生成されると、Ｐ
ＭＯＳトランジスタ１０４とＮＭＯＳトランジスタ１０
５とは全て飽和領域で動作する。即ち、前記ＰＭＯＳト
ランジスタ１０４のソース端子とドレイン端子間の電流
ＩＤＳＰは式１に、前記ＮＭＯＳトランジスタ１０５の
ソース端子とドレイン端子間の電流ＩＤＳＮは式２にて
夫々表示される。
【００１１】
【数１】
【００１２】ここで、ＶＴＰ及びＶＴＮは夫々ＰＭＯＳ
トランジスタ１０４及びＮＭＯＳトランジスタ１０５の
しきい電圧であり、ＫＰとＫＮは夫々ＰＭＯＳトランジ
スタ１０４とＮＭＯＳトランジスタ１０５の常数であ
る。
【００１３】前記式１、２でＩＤＳＰとＩＤＳＮは同様
な値であるため、基板電圧ＶＢＢに対し整理すると、式
３が求められる。
【００１４】
【数２】
【００１５】従って、基板電圧は電源電圧に比例すると
いうことがわかる。この場合、図２（Ａ）に示したよう
に、基板電圧は線形的に電源電圧に比例し、理想的には
電源電圧が増加しても基板電圧は一定値を維持すべきで
ある。
【００１６】
【発明が解決しようとする課題】然るに、従来のように
ＰＭＯＳトランジスタ１０４とＮＭＯＳトランジスタ１
０５とを用いて基板電圧調節器を構成すると、式３に示
したように、基板電圧が電源電圧の増加に従い線形的に
増加し、基板電圧の変動が各素子のしきい電圧を変化さ
せて回路の動作時点を変化させ、正確な回路動作を得る
ことができないという不都合な点があった。
【００１７】それで、本発明の目的は、外部から印加す
る電源電圧の変化に拘わらず半導体素子の基板電圧を一
定に維持し、素子のしきい電圧による素子の動作時点の
変化を防止して正確な回路動作を行い得る基板バイアス
電圧調整装置を提供しようとするものである。
【００１８】
【課題を解決するための手段】そして、このような本発
明の目的を達成するため半導体素子の基板電圧調整装置
においては、印加する電源電圧の電流を制御する抵抗Ｒ
１と、該抵抗Ｒ１の他方側端に複数の抵抗が直列に連結
され所定レベルに電圧を調整する微細抵抗調整部と、該
微細抵抗調整部の他方側端にドレイン端子が連結され、
ゲート端子は接地され、ソース端子が基板に連結され、
該基板の電圧により動作が制御される第１ＮＭＯＳトラ
ンジスタと、前記微細抵抗調整部の他方側端と前記第１
ＮＭＯＳトランジスタとの共通接続点からの出力信号が
前記インバーターに印加して反転された後ゲート端子に
印加し、ソース端子及びドレイン端子は前記微細抵抗調
整部の所定抵抗に間断的に接続し、該微細抵抗調整部の
抵抗値を調整するＰＭＯＳトランジスタと、を備えてい
る。
【００１９】
【発明の実施の形態】以下、本発明に係る基板電圧調整
装置の実施形態に対し図面を用いて詳細に説明する。
【００２０】即ち、図１に示すように、電源電圧が一方
側端に印加し電流を制限する抵抗Ｒ１と、該抵抗Ｒ１の
他方側端に接続し微細に抵抗値を調整する微細抵抗調整
部２０４と、該微細抵抗調整部２０４の出力信号を反転
するインバーター２０１と、該インバーター２０１の反
転された出力信号がゲート端子に印加するＰＭＯＳトラ
ンジスタ２０３と、前記微細抵抗調整部２０４の出力信
号がドレイン端子に印加しゲート端子は接地されソース
端子は後述する電圧降下部に連結される第１ＮＭＯＳト
ランジスタ２００と、該第１ＮＭＯＳトランジスタ２０
０のソース端子からの出力信号が印加し所定レベルに電
圧を降下させて基板電圧端子（図示せず）に出力する電
圧降下部２０２と、前記インバーター２０１からの制御
信号によりリングオシレータが発振し該発振された信号
を出力する発振器１０１と、該発振器１０１の出力信号
により基板電圧を発生し基板に出力する基板電圧発生器
１０２と、から構成されている。
【００２１】前記微細抵抗調整部２０４においては、図
１に示すように、抵抗Ｒ１とノードＮｎとの間に直列に
連結された抵抗Ｒ２〜Ｒｎと、前記各抵抗Ｒ２〜Ｒｎと
並列に連結されたスイッチＳＷ１ーＳＷｎー１と、から
なっている。
【００２２】叉、前記電圧降下部２０２においては、前
記第１ＮＭＯＳトランジスタ２００のソース端子からの
出力信号がドレイン端子とゲート端子とに共通印加しソ
ース端子は基板電圧端子（図示せず）に印加する第２Ｎ
ＭＯＳトランジスタ２０５とによりなっている。
【００２３】このように構成された本発明の作用に係る
基板電圧調整装置の作用を説明する。
【００２４】先ず、電源電圧Ｖｃｃが印加すると、その
瞬間第ＮノードＮｎの出力電圧ＶＯＵＴは、ＮＭＯＳト
ランジスタ２００のソース端子の電位がゲート端子の電
位と殆ど同様であるため動作されず、電源電圧はそのま
ま現われる。即ち、出力電圧ＶＯＵＴは、高電位となっ
てインバーター２０１の入力端子に印加し、該インバー
ター２０１を通って低電位になり、発振器１０１と基板
電圧発生器１０２とを動作させ、陰電圧を発生した後、
基板電圧を基板１０３に供給する。
【００２５】このとき、前記基板１０３に基板電圧が供
給される瞬間、ＮＭＯＳトランジスタ２００のゲート端
子とソース端子間の電圧差がしきい電圧よりも大きくな
るのでＮＭＯＳトランジスタ２００が動作し該ＮＭＯＳ
トランジスタ２００の動作により第ＮノードＮｎから基
板電圧間に電流経路の放電ループが形成される。
【００２６】従って、高電位の第ＮノードＮｎから基板
電圧方向に放電が起こり、第ＮノードＮｎの電圧ＶＯＵ
Ｔは低電位になって前記インバーター２０１を通って高
電位に変換し、前記発振器１０１と基板電圧発生器１０
２との動作を停止させ、基板１０３に供給される基板電
圧の発生を中止させる。
【００２７】その後、動作する途中に多様な要因により
基板電圧ＶＢＢが上昇してＮＭＯＳトランジスタ２００
のゲート端子とソース端子との電位差がしきい電圧より
も小さくなると、前記ＮＭＯＳトランジスタ２００は動
作しなくなり、再び第Ｎノードの電圧は電源電圧の高電
位に変換される。
【００２８】即ち、このような動作を反復して基板電圧
発生器１０２を動作させ、上昇した基板電圧を元来の決
められた安定な電圧に降下させる役割を行う。
【００２９】次いで、前記ＰＭＯＳトランジスタ２０３
と微細抵抗調節部２０４との接続関係及び動作に対し説
明する。
【００３０】若し、前記ＰＭＯＳトランジスタ２０３の
ソース端子及びドレイン端子を各スイッチＳＷａ、ＳＷ
ｂを通って抵抗Ｒ２の両方端子の第１ノードＮ１と第２
ノードＮ２とに接続する場合は、抵抗Ｒ２と並列連結さ
れたスイッチＳＷ１は開放し残りの各スイッチＳＷ２−
ＳＷｎー１はショートさせる。且つ、前記スイッチＳＷ
ａ、ＳＷｂを第１ノードＮ１と第３ノードＮ３とに接続
する場合は、前記各抵抗Ｒ２、Ｒ３と夫々並列接続され
た各スイッチＳＷ１、ＳＷ２は開放し残りの各スイッチ
ＳＷ３、ＳＷ４ーーＳＷｎー１はショートさせる方式に
接続する。
【００３１】このようにすると抵抗値の微細調節が可能
になって半導体設計時に、ヒステリシス電圧レベルの調
整が容易になり、前記発振器１０１及び基板電圧発生器
１０２の動作時と停止時間の過度状態における誤動作を
防止するためのヒステリシス電圧レベルの調整が容易に
なる。
【００３２】以下、本発明に係る基板電圧調整装置に対
し数式を用いて説明する。図１に示したように、正常状
態で基板電圧調整器が動作するとき抵抗Ｒ１、Ｒ２ーー
ーＲｎを通って流れる電流ＩＲは次式（４）に示したよ
うになる。（但し、Ｒ＝Ｒ１＋Ｒ２＋ーーーＲｎ）
【００３３】
【数３】
【００３４】このとき、ＮＭＯＳトランジスタ２００は
飽和領域で動作し、ドレイン端子とソース端子間に流れ
る電流ＩＤＳＮは前記式（２）のようになる。
【００３５】即ち、前記式（２）と式（４）とが同様な
値を有するため基板電圧に対し整理すると次の式（５）
が得られる。
【００３６】
【数４】
【００３７】且つ、本発明に係る電源電圧と基板電圧と
の関係においては、図２Ｂに示すように、電源電圧が増
加しても所定の基板電圧値に至ると、基板電圧の変化は
ないということが分かる。
【００３８】叉、初期状態の電源電圧が増加し始まる時
には、従来装置のグラフＡに比べ、本発明装置のグラフ
Ｂが理想的な基板電圧に近接されているということが分
かり、この点は半導体チップ内部の初期電源の設定時に
有利である。
【００３９】
【発明の効果】以上説明したように、本発明に係る半導
体素子の基板電圧調整装置は、外部から印加する電源電
圧の不安定な変化に拘わりなく半導体素子の基板電圧を
一定に維持し、半導体素子のしきい電圧変化とこれによ
る半導体素子の動作時点の変化とを防止して、正確な回
路動作を行い得るという効果がある。
【図面の簡単な説明】
【図１】本発明に係る半導体素子の基板電圧調整装置を
示したブロック図である。
【図２】本発明装置と従来装置との外部電源電圧ＶＣＣ
と基板電圧ＶＢＢ間の相関関係比較表示グラフである。
【図３】従来基板電圧調整装置の概略構成図である。
【図４】従来半導体素子の基板電圧調整装置を示したブ
ロック図である。
【符号の説明】
１００：基板電圧調整器 １０１：発振器 １０２：基板電圧発生器 １０３：基板 ２００、２０５：ＮＭＯＳトランジスタ ２０１：インバーター ２０２：電圧降下部 ２０３：ＰＭＯＳトランジスタ ２０４：微細抵抗調整部 Ｒ１−Ｒｎ：抵抗

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】入力する電源電圧を整流する複数個の抵抗
    と、それら抵抗からの出力電圧を反転するインバーター
    と、該インバーターの出力電圧により発振される発振器
    と、該発振器の出力電圧により基板電圧を発生する基板
    電圧発生器と、を備えた半導体素子の基板電圧調整器で
    あって、 印加する電源電圧の電流を制御する抵抗（Ｒ１）と、該
    抵抗（Ｒ１）の他方側端に複数の抵抗が直列に連結され
    所定レベルに電圧を調整する微細抵抗調整部と、 該微細抵抗調整部の他方側端にドレイン端子が連結さ
    れ、ゲート端子は接地され、ソース端子が基板に連結さ
    れ、該基板の電圧により動作が制御される第１ＮＭＯＳ
    トランジスタと、 前記微細抵抗調整部の他方側端と前記第１ＮＭＯＳトラ
    ンジスタとの共通接続点からの出力信号が前記インバー
    ターに印加して反転された後ゲート端子に印加し、ソー
    ス端子及びドレイン端子は前記微細抵抗調整部の所定抵
    抗に間断的に接続し、該微細抵抗調整部の抵抗値を調整
    するＰＭＯＳトランジスタと、を備えた半導体素子の基
    板電圧調節装置。
  2. 【請求項２】前記第１ＮＭＯＳトランジスタと基板との
    間にドレイン端子及びゲート端子が該ＮＭＯＳトランジ
    スタのソース端子と共通連結されソース端子は基板に連
    結されて、該ＮＭＯＳトランジスタに印加する電圧を所
    定レベルに降下させる第２ＮＭＯＳトランジスタが追加
    備えられた請求項１記載の半導体素子の基板電圧調節装
    置。
  3. 【請求項３】前記微細抵抗調整部は、前記抵抗Ｒ１以外
    の各抵抗が夫々複数個のスイッチと並列連結され、前記
    ＰＭＯＳトランジスタに接続されるとき該ＰＭＯＳトラ
    ンジスタのソース端子とドレイン端子とに連結される抵
    抗と接続するスイッチはオンされ、その以外のスイッチ
    はオフされるようになる請求項１記載の半導体素子の基
    板電圧調整装置。
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