JPH05120862A - 基板バイアス電圧発生器に対する調節回路 - Google Patents
基板バイアス電圧発生器に対する調節回路Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- G05F3/02—Regulating voltage or current
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- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
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Abstract
(57)【要約】
【目的】 集積半導体回路内で基板バイアス電圧ＶＢＢ
を発生するための基板バイアス電圧発生器に対する調節
回路であって、できるかぎり少数の回路要素およびでき
るかぎり小さい占有面積を有する調節回路を提供する。 【構成】 シュミットトリガ回路ＳＴが半導体回路の第
１の電位Ｖｘと第２の電位Ｖｙとの間に配置されてお
り、シュミットトリガ回路ＳＴの後の出力側に、供給電
圧を受けるために第１の電位Ｖｘおよび半導体回路の第
１の供給電位ＶＳＳに接続されている第１のインバータ
装置Ｉ１が接続されており、各シュミットトリガ回路が
有するヒステリシス機能の制御の役割をするシュミット
トリガ回路ＳＴの入力端が第１のインバータ装置Ｉ１の
出力端と接続されている。
を発生するための基板バイアス電圧発生器に対する調節
回路であって、できるかぎり少数の回路要素およびでき
るかぎり小さい占有面積を有する調節回路を提供する。 【構成】 シュミットトリガ回路ＳＴが半導体回路の第
１の電位Ｖｘと第２の電位Ｖｙとの間に配置されてお
り、シュミットトリガ回路ＳＴの後の出力側に、供給電
圧を受けるために第１の電位Ｖｘおよび半導体回路の第
１の供給電位ＶＳＳに接続されている第１のインバータ
装置Ｉ１が接続されており、各シュミットトリガ回路が
有するヒステリシス機能の制御の役割をするシュミット
トリガ回路ＳＴの入力端が第１のインバータ装置Ｉ１の
出力端と接続されている。
Description
【０００１】
【産業上の利用分野】本発明は、集積半導体回路内で基
板バイアス電圧を発生するための基板バイアス電圧発生
器に対する調節回路に関する。
板バイアス電圧を発生するための基板バイアス電圧発生
器に対する調節回路に関する。
【０００２】
【従来の技術】最近の集積半導体回路では、特に半導体
メモリおよびマイクロプロセッサでは、回路の基板は基
板バイアス電圧により、半導体回路の通常の供給電圧Ｖ
ＤＤ：ＶＳＳと等しくない電位に保たれる。これは今日
では（過去にはたいてい通常であったように）外部から
チップ端子を介して供給されるのではなく、“オンチッ
プ”で基板バイアス電圧発生器により発生される。発生
される基板バイアス電圧ＶＢＢをモジュール仕様により
予め与えられた限度内に保ち得るように、基板バイアス
電圧発生器の調節のために、従ってまた基板バイアス電
圧ＶＢＢの調節のために調節回路が設けられている。
メモリおよびマイクロプロセッサでは、回路の基板は基
板バイアス電圧により、半導体回路の通常の供給電圧Ｖ
ＤＤ：ＶＳＳと等しくない電位に保たれる。これは今日
では（過去にはたいてい通常であったように）外部から
チップ端子を介して供給されるのではなく、“オンチッ
プ”で基板バイアス電圧発生器により発生される。発生
される基板バイアス電圧ＶＢＢをモジュール仕様により
予め与えられた限度内に保ち得るように、基板バイアス
電圧発生器の調節のために、従ってまた基板バイアス電
圧ＶＢＢの調節のために調節回路が設けられている。
【０００３】米国特許第 4,581,546号明細書には付属の
調節回路を有する基板バイアス電圧発生器が開示されて
いる。この調節回路は主として交叉接続されたトランジ
スタおよび付属の膨大な周辺回路から成るフリップフロ
ップ回路を含んでいる。
調節回路を有する基板バイアス電圧発生器が開示されて
いる。この調節回路は主として交叉接続されたトランジ
スタおよび付属の膨大な周辺回路から成るフリップフロ
ップ回路を含んでいる。
【０００４】
【発明が解決しようとする課題】本発明の課題は、冒頭
に記載した種類の調節回路であって、できるかぎり少数
の回路要素およびできるかぎり小さい占有面積を有する
調節回路を提供することである。
に記載した種類の調節回路であって、できるかぎり少数
の回路要素およびできるかぎり小さい占有面積を有する
調節回路を提供することである。
【０００５】
【課題を解決するための手段】この課題は請求項１の特
徴を有する調節回路により解決される。有利な実施態様
は請求項２以下にあげられている。
徴を有する調節回路により解決される。有利な実施態様
は請求項２以下にあげられている。
【０００６】
【実施例】以下、図面により本発明を一層詳細に説明す
る。
る。
【０００７】図１には、調節回路が含まれている半導体
回路の第１の電位Ｖｘに対する端子が示されている。第
１の電位Ｖｘは半導体回路に対して通常の供給電位ＶＤ
Ｄであってよい（一般には５Ｖ、以下では“第２の供給
電位ＶＤＤと呼ばれる）。しかしそれは、第２の供給電
位ＶＤＤよりも低い調節される電位ＶＣＣであってもよ
い。半導体回路としての最近の集積半導体メモリでは、
ますます小さくなる構造に基づいて、半導体回路には確
かにこれまでに既に通常の供給電位ＶＤＤ＝５Ｖを与え
るが、チップ内部では（特にセル領域に対して）第２の
供給電位ＶＤＤから導き出されたこの供給電位ＶＤＤよ
りも低い調節電位ＶＣＣ（たとえばＶＣＣ＝３Ｖ）を使
用するのが通常である。この調節電位ＶＣＣの使用は、
調節回路が供給電位ＶＤＤの場合によっては生ずる変動
から脱結合されており、従って作動中に基板バイアス電
圧ＶＢＢのより正確な調節が行われ得るという利点を有
する。基板バイアス電圧発生器（本発明の構成部分では
ないので図示されていない）から発生すべき基板バイア
ス電圧ＶＢＢはそれによりまた供給電位ＶＤＤおよびそ
の場合によっては生ずる変動に無関係になる。
回路の第１の電位Ｖｘに対する端子が示されている。第
１の電位Ｖｘは半導体回路に対して通常の供給電位ＶＤ
Ｄであってよい（一般には５Ｖ、以下では“第２の供給
電位ＶＤＤと呼ばれる）。しかしそれは、第２の供給電
位ＶＤＤよりも低い調節される電位ＶＣＣであってもよ
い。半導体回路としての最近の集積半導体メモリでは、
ますます小さくなる構造に基づいて、半導体回路には確
かにこれまでに既に通常の供給電位ＶＤＤ＝５Ｖを与え
るが、チップ内部では（特にセル領域に対して）第２の
供給電位ＶＤＤから導き出されたこの供給電位ＶＤＤよ
りも低い調節電位ＶＣＣ（たとえばＶＣＣ＝３Ｖ）を使
用するのが通常である。この調節電位ＶＣＣの使用は、
調節回路が供給電位ＶＤＤの場合によっては生ずる変動
から脱結合されており、従って作動中に基板バイアス電
圧ＶＢＢのより正確な調節が行われ得るという利点を有
する。基板バイアス電圧発生器（本発明の構成部分では
ないので図示されていない）から発生すべき基板バイア
ス電圧ＶＢＢはそれによりまた供給電位ＶＤＤおよびそ
の場合によっては生ずる変動に無関係になる。
【０００８】図１にはさらに第２の電位Ｖｙに対する端
子が示されている。これは一般に基板バイアス電圧ＶＢ
Ｂに等しい。しかし、なお説明される本発明の特別な実
施例では、それは半導体回路の第１の供給電位ＶＳＳ
（たいてい接地と呼ばれる、すなわちＶＳＳ＝０Ｖ）に
等しい。
子が示されている。これは一般に基板バイアス電圧ＶＢ
Ｂに等しい。しかし、なお説明される本発明の特別な実
施例では、それは半導体回路の第１の供給電位ＶＳＳ
（たいてい接地と呼ばれる、すなわちＶＳＳ＝０Ｖ）に
等しい。
【０００９】両電位Ｖｘ、Ｖｙの間にシュミットトリガ
回路ＳＴが配置されている。この後の出力側に、供給電
圧を受けるために第１の電位Ｖｘおよび第１の供給電位
ＶＳＳと接続されている第１のインバータ装置Ｉ１が接
続されている。
回路ＳＴが配置されている。この後の出力側に、供給電
圧を受けるために第１の電位Ｖｘおよび第１の供給電位
ＶＳＳと接続されている第１のインバータ装置Ｉ１が接
続されている。
【００１０】シュミットトリガ回路は周知のようにその
スイッチング挙動にヒステリシスを有する。そのために
その入力端は相応に接続される。この目的でその入力端
は第１のインバータ装置Ｉ１の出力端と接続されてい
る。
スイッチング挙動にヒステリシスを有する。そのために
その入力端は相応に接続される。この目的でその入力端
は第１のインバータ装置Ｉ１の出力端と接続されてい
る。
【００１１】シュミットトリガ回路ＳＴの主な要素は３
つの互いに直列に接続されている抵抗要素Ｒ１、Ｒ２、
Ｒ３（抵抗回路網ＲＮ）であり、これらは、全体的にみ
ると、両電位Ｖｘ、Ｖｙの間に配置されている。その際
に第１および第２の抵抗要素Ｒ１、Ｒ２の間には調節回
路の第１の回路節点１が、また第２および第３の抵抗要
素Ｒ２、Ｒ３の間には調節回路の第２の回路節点２が生
ずる。図１では抵抗要素Ｒ１、Ｒ２、Ｒ３はオーム抵抗
である。
つの互いに直列に接続されている抵抗要素Ｒ１、Ｒ２、
Ｒ３（抵抗回路網ＲＮ）であり、これらは、全体的にみ
ると、両電位Ｖｘ、Ｖｙの間に配置されている。その際
に第１および第２の抵抗要素Ｒ１、Ｒ２の間には調節回
路の第１の回路節点１が、また第２および第３の抵抗要
素Ｒ２、Ｒ３の間には調節回路の第２の回路節点２が生
ずる。図１では抵抗要素Ｒ１、Ｒ２、Ｒ３はオーム抵抗
である。
【００１２】シュミットトリガ回路ＳＴの他の主な要素
は、シュミットトリガ回路のヒステリシス機能の制御の
役割をするヒステリシス‐トランジスタＨＴである。そ
れはそのチャネルパスで第１の抵抗Ｒ１に並列接続され
ている。すなわち、そのチャネルパスは第１の電位Ｖｘ
および第１の回路節点１と接続されている。そのゲート
はシュミットトリガ回路ＳＴの調節入力端として、調節
回路の第３の回路節点３を形成する第１のインバータ装
置Ｉ１の出力端と接続されている。図１ではヒステリシ
ス‐トランジスタＨＴはｐチャネル形式である。この場
合、第１のインバータ装置Ｉ１は奇数のインバータ、す
なわち少なくとも１つのインバータを含んでいる。第１
のインバータ装置Ｉ１に１つよりも多いインバータを設
けることにより一方ではそれに生ずる入力信号が増幅さ
れ、またその出力信号のエッジ急峻度が大きくなるが、
他方ではレベル回路に多くの面積が必要とされる。図１
に示されているヒステリシス‐トランジスタＨＴは同じ
く第１の電位Ｖｘ＝ＶＣＣと接続されている。それによ
ってヒステリシス‐トランジスタＨＴは、Ｖｘ＜ＶＤＤ
であるので、その基板範囲を第２の供給電位ＶＤＤと接
続されている場合よりも低いカットオフ電圧を有する。
は、シュミットトリガ回路のヒステリシス機能の制御の
役割をするヒステリシス‐トランジスタＨＴである。そ
れはそのチャネルパスで第１の抵抗Ｒ１に並列接続され
ている。すなわち、そのチャネルパスは第１の電位Ｖｘ
および第１の回路節点１と接続されている。そのゲート
はシュミットトリガ回路ＳＴの調節入力端として、調節
回路の第３の回路節点３を形成する第１のインバータ装
置Ｉ１の出力端と接続されている。図１ではヒステリシ
ス‐トランジスタＨＴはｐチャネル形式である。この場
合、第１のインバータ装置Ｉ１は奇数のインバータ、す
なわち少なくとも１つのインバータを含んでいる。第１
のインバータ装置Ｉ１に１つよりも多いインバータを設
けることにより一方ではそれに生ずる入力信号が増幅さ
れ、またその出力信号のエッジ急峻度が大きくなるが、
他方ではレベル回路に多くの面積が必要とされる。図１
に示されているヒステリシス‐トランジスタＨＴは同じ
く第１の電位Ｖｘ＝ＶＣＣと接続されている。それによ
ってヒステリシス‐トランジスタＨＴは、Ｖｘ＜ＶＤＤ
であるので、その基板範囲を第２の供給電位ＶＤＤと接
続されている場合よりも低いカットオフ電圧を有する。
【００１３】図１では第１のインバータ装置Ｉ１の後に
第３の回路節点３を介して第２のインバータ装置Ｉ２も
接続されている。それは、図示されているように、少な
くとも１つのインバータを含んでいる。第２のインバー
タ装置Ｉ２は供給電圧を受けるために半導体回路の両供
給電位ＶＳＳ、ＶＤＤと接続されている。その出力端に
制御信号ＳＬＩＭが、基板バイアス電圧ＶＢＢを発生す
る基板バイアス電圧発生器の制御の役割をする調節回路
の出力信号として生ずる。しかし、本発明による調節回
路の作動のために第２のインバータ装置Ｉ２は必ずしも
不可欠ではない。それは単に第３の回路節点における信
号の増幅の役割をする。第２のインバータ装置Ｉ２を省
略した場合には制御信号ＳＬＩＭは（その場合ただし他
の位相位置で、また他の高レベルで）既に第３の回路節
点３に生ずる（図１０参照）。
第３の回路節点３を介して第２のインバータ装置Ｉ２も
接続されている。それは、図示されているように、少な
くとも１つのインバータを含んでいる。第２のインバー
タ装置Ｉ２は供給電圧を受けるために半導体回路の両供
給電位ＶＳＳ、ＶＤＤと接続されている。その出力端に
制御信号ＳＬＩＭが、基板バイアス電圧ＶＢＢを発生す
る基板バイアス電圧発生器の制御の役割をする調節回路
の出力信号として生ずる。しかし、本発明による調節回
路の作動のために第２のインバータ装置Ｉ２は必ずしも
不可欠ではない。それは単に第３の回路節点における信
号の増幅の役割をする。第２のインバータ装置Ｉ２を省
略した場合には制御信号ＳＬＩＭは（その場合ただし他
の位相位置で、また他の高レベルで）既に第３の回路節
点３に生ずる（図１０参照）。
【００１４】以下には図１による調節回路の作動を図１
３の電位図により一層詳細に説明する。半導体回路に供
給電位ＶＳＳ、ＶＤＤが与えられると、先ず調節電位Ｖ
ＣＣが形成され（調節回路の構成部分ではないので図示
されていない）、この電位は次いで第１の電位Ｖｘとし
て調節回路に与えられる。基板バイアス電圧ＶＢＢは先
ず第１の供給電位ＶＳＳの値にある。基板バイアス電圧
発生器は供給電位ＶＳＳ、ＶＤＤにくらべて負の基板バ
イアス電圧ＶＢＢを形成し始める。第３の回路節点３は
最初はなお第１の供給電位ＶＳＳ、すなわち接地の値に
ある。ヒステリシス‐トランジスタＨＴはその結果とし
て導通し、またこうして第１の抵抗要素Ｒ１を短絡す
る。
３の電位図により一層詳細に説明する。半導体回路に供
給電位ＶＳＳ、ＶＤＤが与えられると、先ず調節電位Ｖ
ＣＣが形成され（調節回路の構成部分ではないので図示
されていない）、この電位は次いで第１の電位Ｖｘとし
て調節回路に与えられる。基板バイアス電圧ＶＢＢは先
ず第１の供給電位ＶＳＳの値にある。基板バイアス電圧
発生器は供給電位ＶＳＳ、ＶＤＤにくらべて負の基板バ
イアス電圧ＶＢＢを形成し始める。第３の回路節点３は
最初はなお第１の供給電位ＶＳＳ、すなわち接地の値に
ある。ヒステリシス‐トランジスタＨＴはその結果とし
て導通し、またこうして第１の抵抗要素Ｒ１を短絡す
る。
【００１５】抵抗回路網ＲＮの分圧作用により最初に第
２の回路節点２に電位Ｖ2 ＝Ｖｘ・｛Ｒ３／（Ｒ２＋Ｒ
３）｝が生ずる（基板バイアス電圧ＶＢＢはその初期値
はなお約０Ｖであるので、簡単化のために省略される。
従って正確にはＶ2 ＝（Ｖｘ−ＶＢＢ）・｛Ｒ３／（Ｒ
２＋Ｒ３）｝である）。基板バイアス電圧ＶＢＢはます
ます負になるので、回路節点２における電位Ｖ2 は低下
する（図１３中の破線を参照）。先ず基板バイアス電圧
ＶＢＢは値ＶＢＢmax に達し、基板バイアス電圧ＶＢＢ
は作動中にその後もはやこの値を超過しない。この時点
で電位Ｖ2 はなお、第１のインバータ装置Ｉ１がその相
補性状態を占める（“切換点”）電圧に等しい値ＶI1の
上に位置する値を有する。第３の回路節点３はこうして
低い電位状態（＝第１の供給電位ＶＳＳ）を有し、従っ
て調節回路の出力端における制御信号ＳＬＩＭは第２の
インバータ装置Ｉ２の作用により高い電位値（＝第２の
供給電位ＶＤＤ）を有し、それによって基板バイアス電
圧発生器は引き続き作動状態にとどまるものと仮定され
る。それによって基板バイアス電圧ＶＢＢは常に負にな
り、従って第２の回路節点２における電位Ｖ2 はさらに
値ＶI1の下まで低下する。この時点で基板バイアス電圧
ＶＢＢは最小値ＶＢＢmin を有し、この最小値を基板バ
イアス電圧ＶＢＢは作動中に下回らない。第２の回路節
点２における電位Ｖ2 が値ＶI1を下回ると直ちに、第１
のインバータ装置Ｉ１がその相補性状態に跳躍する。す
なわち第３の回路節点３が第１の電位Ｖｘの値を占める
（第１のインバータ装置Ｉ１は供給電圧を受けるために
第１の電位Ｖｘと接続される）。
２の回路節点２に電位Ｖ2 ＝Ｖｘ・｛Ｒ３／（Ｒ２＋Ｒ
３）｝が生ずる（基板バイアス電圧ＶＢＢはその初期値
はなお約０Ｖであるので、簡単化のために省略される。
従って正確にはＶ2 ＝（Ｖｘ−ＶＢＢ）・｛Ｒ３／（Ｒ
２＋Ｒ３）｝である）。基板バイアス電圧ＶＢＢはます
ます負になるので、回路節点２における電位Ｖ2 は低下
する（図１３中の破線を参照）。先ず基板バイアス電圧
ＶＢＢは値ＶＢＢmax に達し、基板バイアス電圧ＶＢＢ
は作動中にその後もはやこの値を超過しない。この時点
で電位Ｖ2 はなお、第１のインバータ装置Ｉ１がその相
補性状態を占める（“切換点”）電圧に等しい値ＶI1の
上に位置する値を有する。第３の回路節点３はこうして
低い電位状態（＝第１の供給電位ＶＳＳ）を有し、従っ
て調節回路の出力端における制御信号ＳＬＩＭは第２の
インバータ装置Ｉ２の作用により高い電位値（＝第２の
供給電位ＶＤＤ）を有し、それによって基板バイアス電
圧発生器は引き続き作動状態にとどまるものと仮定され
る。それによって基板バイアス電圧ＶＢＢは常に負にな
り、従って第２の回路節点２における電位Ｖ2 はさらに
値ＶI1の下まで低下する。この時点で基板バイアス電圧
ＶＢＢは最小値ＶＢＢmin を有し、この最小値を基板バ
イアス電圧ＶＢＢは作動中に下回らない。第２の回路節
点２における電位Ｖ2 が値ＶI1を下回ると直ちに、第１
のインバータ装置Ｉ１がその相補性状態に跳躍する。す
なわち第３の回路節点３が第１の電位Ｖｘの値を占める
（第１のインバータ装置Ｉ１は供給電圧を受けるために
第１の電位Ｖｘと接続される）。
【００１６】しかし、それによってヒステリシス‐トラ
ンジスタＨＴは遮断され、第１の抵抗要素Ｒ１が有効に
なり、従って第２の回路節点２における電位Ｖ2 は値
（Ｖｘ−ＶＢＢ）・Ｒ３／（Ｒ１＋Ｒ２＋Ｒ３）に低下
する。第３の回路節点３における電位が、前記のよう
に、いまや第１の電位Ｖｘの値を有するので、相応に制
御信号ＳＬＩＭは第２のインバータＩ２の作用により低
い値（＝第１の供給電位ＶＳＳ）を有する。しかし、そ
れによって基板バイアス電圧発生器はスイッチオフされ
る。すなわち基板バイアス電圧ＶＢＢはさらに負になら
ない。
ンジスタＨＴは遮断され、第１の抵抗要素Ｒ１が有効に
なり、従って第２の回路節点２における電位Ｖ2 は値
（Ｖｘ−ＶＢＢ）・Ｒ３／（Ｒ１＋Ｒ２＋Ｒ３）に低下
する。第３の回路節点３における電位が、前記のよう
に、いまや第１の電位Ｖｘの値を有するので、相応に制
御信号ＳＬＩＭは第２のインバータＩ２の作用により低
い値（＝第１の供給電位ＶＳＳ）を有する。しかし、そ
れによって基板バイアス電圧発生器はスイッチオフされ
る。すなわち基板バイアス電圧ＶＢＢはさらに負になら
ない。
【００１７】一般に或る程度まで望まれてさえいる（た
とえば基板バイアス電圧を値ＶＢＢmin に制限する役割
をする）基板バイアス電圧ＶＢＢに関する漏れ電流損失
が各半導体回路内に生ずる（たとえば図１による回路に
おいても抵抗要素Ｒ１、Ｒ２、Ｒ３のディメンジョニン
グに関係して第１の電位Ｖｘと基板バイアス電圧ＶＢＢ
との間に或る程度横断電流が存在する）ので、基板バイ
アス電圧ＶＢＢはいまや再び徐々に上昇する。こうして
第２の回路節点２における電位Ｖ2 も徐々に値ＶI1の上
まで上昇し、この値において第１のインバータ装置Ｉ１
は次いでその元の状態を再び占める。すなわち第３の回
路節点３は再びその低い値を占める（それは一般には第
１の供給電位ＶＳＳの値、すなわち０Ｖに等しい）。こ
の時点で基板バイアス電圧ＶＢＢはその最大値ＶＢＢ
max を有する。しかし、それによってトランジスタＨＴ
は再び導通状態となり、従って第２の回路節点２におけ
る電位Ｖ2 は（Ｖｘ−ＶＢＢ）・｛Ｒ３／（Ｒ２＋Ｒ
３）｝の値をとる。同時に制御信号ＳＬＩＭがその高い
値（＝ＶＤＤ）をとり、またこうして基板バイアス電圧
発生器を再びスイッチオンする。その結果として基板バ
イアス電圧ＶＢＢはますます負になり、前記の過程が新
たに開始する。図１３には第２の回路節点２における電
位Ｖ2 の時間的経過が矢印により示されている。
とえば基板バイアス電圧を値ＶＢＢmin に制限する役割
をする）基板バイアス電圧ＶＢＢに関する漏れ電流損失
が各半導体回路内に生ずる（たとえば図１による回路に
おいても抵抗要素Ｒ１、Ｒ２、Ｒ３のディメンジョニン
グに関係して第１の電位Ｖｘと基板バイアス電圧ＶＢＢ
との間に或る程度横断電流が存在する）ので、基板バイ
アス電圧ＶＢＢはいまや再び徐々に上昇する。こうして
第２の回路節点２における電位Ｖ2 も徐々に値ＶI1の上
まで上昇し、この値において第１のインバータ装置Ｉ１
は次いでその元の状態を再び占める。すなわち第３の回
路節点３は再びその低い値を占める（それは一般には第
１の供給電位ＶＳＳの値、すなわち０Ｖに等しい）。こ
の時点で基板バイアス電圧ＶＢＢはその最大値ＶＢＢ
max を有する。しかし、それによってトランジスタＨＴ
は再び導通状態となり、従って第２の回路節点２におけ
る電位Ｖ2 は（Ｖｘ−ＶＢＢ）・｛Ｒ３／（Ｒ２＋Ｒ
３）｝の値をとる。同時に制御信号ＳＬＩＭがその高い
値（＝ＶＤＤ）をとり、またこうして基板バイアス電圧
発生器を再びスイッチオンする。その結果として基板バ
イアス電圧ＶＢＢはますます負になり、前記の過程が新
たに開始する。図１３には第２の回路節点２における電
位Ｖ2 の時間的経過が矢印により示されている。
【００１８】図２および図４によれば、１つの、多く
の、またはすべての抵抗要素Ｒ１、Ｒ２、Ｒ３はｐチャ
ネル‐トランジスタとして構成されていてよく、それら
のソースは第１の電位Ｖｘ（Ｒ１）と、第１の回路節点
１（Ｒ２）と、または第２の回路節点２（Ｒ３）と接続
されており、またそれらのドレインは第１の回路節点１
（Ｒ１）と、第２の回路節点２（Ｒ２）と、または第２
の電位Ｖｙと接続されており、その際に第２の電位Ｖｙ
は基板バイアス電圧ＶＢＢに等しい。図２による実施例
ではゲートは第１の供給電位ＶＳＳと接続されており、
他方において図４による実施例ではゲートは付属のドレ
インと接続されている。
の、またはすべての抵抗要素Ｒ１、Ｒ２、Ｒ３はｐチャ
ネル‐トランジスタとして構成されていてよく、それら
のソースは第１の電位Ｖｘ（Ｒ１）と、第１の回路節点
１（Ｒ２）と、または第２の回路節点２（Ｒ３）と接続
されており、またそれらのドレインは第１の回路節点１
（Ｒ１）と、第２の回路節点２（Ｒ２）と、または第２
の電位Ｖｙと接続されており、その際に第２の電位Ｖｙ
は基板バイアス電圧ＶＢＢに等しい。図２による実施例
ではゲートは第１の供給電位ＶＳＳと接続されており、
他方において図４による実施例ではゲートは付属のドレ
インと接続されている。
【００１９】しかし、図３および図５による実施例によ
れば、１つの、多くの、またはすべての抵抗要素Ｒ１、
Ｒ２、Ｒ３はｎチャネル‐トランジスタとして構成され
ていてよく、それらのドレインは第１の電位Ｖｘ（Ｒ
１）と、第１の回路節点１（Ｒ２）と、または第２の回
路節点２（Ｒ３）と接続されており、またそれらのソー
スは第１の回路節点１（Ｒ１）と、第２の回路節点２
（Ｒ２）と、または第２の電位Ｖｙと接続されており、
その際に第２の電位Ｖｙは同様に基板バイアス電圧ＶＢ
Ｂに等しい。図３による実施例ではゲートは第１の電位
Ｖｘと接続されており、他方において図５による実施例
ではゲートは付属のドレインと接続されている。
れば、１つの、多くの、またはすべての抵抗要素Ｒ１、
Ｒ２、Ｒ３はｎチャネル‐トランジスタとして構成され
ていてよく、それらのドレインは第１の電位Ｖｘ（Ｒ
１）と、第１の回路節点１（Ｒ２）と、または第２の回
路節点２（Ｒ３）と接続されており、またそれらのソー
スは第１の回路節点１（Ｒ１）と、第２の回路節点２
（Ｒ２）と、または第２の電位Ｖｙと接続されており、
その際に第２の電位Ｖｙは同様に基板バイアス電圧ＶＢ
Ｂに等しい。図３による実施例ではゲートは第１の電位
Ｖｘと接続されており、他方において図５による実施例
ではゲートは付属のドレインと接続されている。
【００２０】図６によれば、第３の抵抗要素Ｒ３は、導
通状態でも有限の抵抗を有するｎチャネル‐トランジス
タＴｎである。それは第２の電位Ｖｙとしての基板バイ
アス電圧ＶＢＢと接続されている。このトランジスタＴ
ｎのゲートは第１の供給電位ＶＳＳと接続されている。
通状態でも有限の抵抗を有するｎチャネル‐トランジス
タＴｎである。それは第２の電位Ｖｙとしての基板バイ
アス電圧ＶＢＢと接続されている。このトランジスタＴ
ｎのゲートは第１の供給電位ＶＳＳと接続されている。
【００２１】しかし抵抗回路網ＲＮを介して第２の電位
Ｖｙ＝ＶＢＢへの第１の電位Ｖｘと基板バイアス電圧Ｖ
ＢＢとの間の前記の横断電流が回避されるべきであれ
ば、そのためには図７による実施例が特に適している。
図７によれば、第２の電位Ｖｙとしての役割を基板バイ
アス電圧ＶＢＢではなく半導体回路の第１の供給電位Ｖ
ＳＳがする。第３の抵抗要素Ｒ３として、導通状態で同
じく有限の抵抗を有するｐチャネル‐トランジスタＴｐ
が設けられている。そのゲートは基板バイアス電圧ＶＢ
Ｂと接続されている。第２の回路節点２における電位関
係への基板バイアス電圧ＶＢＢのそれぞれ現在の値の影
響は、ここでは前記の実施例のように（ここでは固定的
に第１の供給電位ＶＳＳの値を有する）第２の電位Ｖｙ
を介してではなく、ｐチャネル‐トランジスタＴｐのゲ
ートを介して、すなわちそのゲートを介して制御可能で
あるそのつどの導通能力を介して行われる。
Ｖｙ＝ＶＢＢへの第１の電位Ｖｘと基板バイアス電圧Ｖ
ＢＢとの間の前記の横断電流が回避されるべきであれ
ば、そのためには図７による実施例が特に適している。
図７によれば、第２の電位Ｖｙとしての役割を基板バイ
アス電圧ＶＢＢではなく半導体回路の第１の供給電位Ｖ
ＳＳがする。第３の抵抗要素Ｒ３として、導通状態で同
じく有限の抵抗を有するｐチャネル‐トランジスタＴｐ
が設けられている。そのゲートは基板バイアス電圧ＶＢ
Ｂと接続されている。第２の回路節点２における電位関
係への基板バイアス電圧ＶＢＢのそれぞれ現在の値の影
響は、ここでは前記の実施例のように（ここでは固定的
に第１の供給電位ＶＳＳの値を有する）第２の電位Ｖｙ
を介してではなく、ｐチャネル‐トランジスタＴｐのゲ
ートを介して、すなわちそのゲートを介して制御可能で
あるそのつどの導通能力を介して行われる。
【００２２】図８および図９では、図６および図７によ
るｎまたはｐチャネル‐トランジスタＴｎ、Ｔｐと第２
の回路節点２との間にそれぞれ別の抵抗要素Ｒ’が追加
配置されている。これらの実施例では、そのつどの第２
の回路節点２における電位関係が一層容易に調節、従っ
てまた調節回路の必要条件に適合され得る。
るｎまたはｐチャネル‐トランジスタＴｎ、Ｔｐと第２
の回路節点２との間にそれぞれ別の抵抗要素Ｒ’が追加
配置されている。これらの実施例では、そのつどの第２
の回路節点２における電位関係が一層容易に調節、従っ
てまた調節回路の必要条件に適合され得る。
【００２３】図１０による実施例は図１による実施例と
２つの点で相違している。一方では、それは第２のイン
バータ装置Ｉ２を含んでおらず、基板バイアス電圧発生
器に対する制御信号バーＳＬＩＭは既に第３の回路節点
３に生ずる。その結果、それは図１による制御信号ＳＬ
ＩＭにくらべて反対の時間的経過を有するが、このこと
は基板バイアス電圧発生器のスイッチング挙動において
容易に顧慮され得る。
２つの点で相違している。一方では、それは第２のイン
バータ装置Ｉ２を含んでおらず、基板バイアス電圧発生
器に対する制御信号バーＳＬＩＭは既に第３の回路節点
３に生ずる。その結果、それは図１による制御信号ＳＬ
ＩＭにくらべて反対の時間的経過を有するが、このこと
は基板バイアス電圧発生器のスイッチング挙動において
容易に顧慮され得る。
【００２４】他方では、第１の電位Ｖｘは半導体回路の
第２の供給電位ＶＤＤの値を有する。この措置によって
も本発明による調節回路は機能する。しかしながら、第
１の電位Ｖｘとして調節電圧ＶＣＣの代わりに第２の供
給電位ＶＤＤを使用する際には調節回路の調節挙動、従
ってまた制御信号バーＳＬＩＭおよび基板バイアス電圧
発生器の機能が、第２の供給電位ＶＤＤにおいて通常生
ずる変動により影響されている。
第２の供給電位ＶＤＤの値を有する。この措置によって
も本発明による調節回路は機能する。しかしながら、第
１の電位Ｖｘとして調節電圧ＶＣＣの代わりに第２の供
給電位ＶＤＤを使用する際には調節回路の調節挙動、従
ってまた制御信号バーＳＬＩＭおよび基板バイアス電圧
発生器の機能が、第２の供給電位ＶＤＤにおいて通常生
ずる変動により影響されている。
【００２５】図１１による実施例は図１による実施例
と、ヒステリシス‐トランジスタＨＴのソースが第１の
電位Ｖｘ＝ＶＣＣではなく第２の供給電位ＶＤＤと接続
されている点でのみ相違している。これは、しかしなが
ら、一方では図１０で既に述べた欠点を有し、また他方
ではヒステリシス‐トランジスタＨＴが、そのゲートに
第３の回路節点３を介して第２の供給電位ＶＤＤではな
く、最大で第１の電位Ｖｘ＝ＶＣＣ（ここでＶＣＣ＜Ｖ
ＤＤ）が与えられるので、完全には遮断されない。
と、ヒステリシス‐トランジスタＨＴのソースが第１の
電位Ｖｘ＝ＶＣＣではなく第２の供給電位ＶＤＤと接続
されている点でのみ相違している。これは、しかしなが
ら、一方では図１０で既に述べた欠点を有し、また他方
ではヒステリシス‐トランジスタＨＴが、そのゲートに
第３の回路節点３を介して第２の供給電位ＶＤＤではな
く、最大で第１の電位Ｖｘ＝ＶＣＣ（ここでＶＣＣ＜Ｖ
ＤＤ）が与えられるので、完全には遮断されない。
【００２６】図１２による実施例では、第１の電位Ｖｘ
の代わりに定電流源Ｉが使用される。これは、第１の電
位として調節電位ＶＣＣを使用することと同じ利点を有
する（図１参照）。ヒステリシス‐トランジスタＨＴは
ｎチャネル‐トランジスタとして構成されている。従っ
て、第１のインバータ装置Ｉ１は偶数の直列に接続され
ているインバータを含んでいる（図１２には２つのみが
示されている）。第２のインバータ装置Ｉ２も多くのイ
ンバータの直列回路を含んでおり、同じく２つのみが示
されている。それによって第３の回路節点３および調節
回路の出力端において、より大きいエッジ急峻度および
第３の回路節点３の増幅された電位または増幅された制
御信号ＳＬＩＭが得られる。
の代わりに定電流源Ｉが使用される。これは、第１の電
位として調節電位ＶＣＣを使用することと同じ利点を有
する（図１参照）。ヒステリシス‐トランジスタＨＴは
ｎチャネル‐トランジスタとして構成されている。従っ
て、第１のインバータ装置Ｉ１は偶数の直列に接続され
ているインバータを含んでいる（図１２には２つのみが
示されている）。第２のインバータ装置Ｉ２も多くのイ
ンバータの直列回路を含んでおり、同じく２つのみが示
されている。それによって第３の回路節点３および調節
回路の出力端において、より大きいエッジ急峻度および
第３の回路節点３の増幅された電位または増幅された制
御信号ＳＬＩＭが得られる。
【００２７】以上本発明を基板材料がｐ形式である半導
体回路に応用されるものと過程して説明した。しかし本
発明は基板材料がｎ形式である半導体回路にも応用可能
である。このような場合には、基板バイアス電圧ＶＢＢ
はすべての指定された電位の最も正の電位である。その
際に単に、指定された電位の極性が交換され、また指定
されたトランジスタの伝導形式が交換されるだけでよ
い。このことは当業者にとって、本明細書の開示をその
専門知識により容易に相応に置き換え得るので、困難は
ない。
体回路に応用されるものと過程して説明した。しかし本
発明は基板材料がｎ形式である半導体回路にも応用可能
である。このような場合には、基板バイアス電圧ＶＢＢ
はすべての指定された電位の最も正の電位である。その
際に単に、指定された電位の極性が交換され、また指定
されたトランジスタの伝導形式が交換されるだけでよ
い。このことは当業者にとって、本明細書の開示をその
専門知識により容易に相応に置き換え得るので、困難は
ない。
【図１】本発明の有利な一実施例の回路図。
【図２】その一部詳細結線図。
【図３】別の詳細結線図。
【図４】別の詳細結線図。
【図５】別の詳細結線図。
【図６】別の詳細結線図。
【図７】別の詳細結線図。
【図８】別の詳細結線図。
【図９】別の詳細結線図。
【図１０】本発明の別の実施例の回路図。
【図１１】本発明の別の実施例の回路図。
【図１２】本発明の別の実施例の回路図。
【図１３】調節回路の調節特性を示す電位図。
１ 第１の回路節点 ２ 第２の回路節点 ３ 第３の回路節点 ＨＴ ヒステリシス‐トランジスタ Ｉ 定電流源 Ｉ１、Ｉ２ インバータ装置 Ｒ１〜Ｒ３、Ｒ３’ 抵抗要素 ＲＮ 抵抗回路網 ＳＴ シュミットトリガ回路 Ｔｎ ｎチャネル‐トランジスタ Ｔｐ ｐチャネル‐トランジスタ Ｖｘ 第１の電位 Ｖｙ 第２の電位 ＶＢＢ 基板バイアス電圧 ＶＤＤ 第２の供給電位 ＶＳＳ 第１の供給電位
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｇ０６Ｆ 15/78 ５１０ Ｚ 7530−5Ｌ (72)発明者 デイーター グライス ドイツ連邦共和国 8201 グロースカロー リエンフエルト ホツホリースシユトラー セ ５
Claims (22)
- 【請求項１】 集積半導体回路内で基板バイアス電圧
（ＶＢＢ）を発生するための基板バイアス電圧発生器に
対する調節回路において、 シュミットトリガ回路（ＳＴ）が半導体回路の第１の電
位（Ｖｘ）と第２の電位（Ｖｙ）との間に配置されてお
り、 シュミットトリガ回路（ＳＴ）の後の出力側に、供給電
圧を受けるために第１の電位（Ｖｘ）および半導体回路
の第１の供給電位（ＶＳＳ）に接続されている第１のイ
ンバータ装置（Ｉ１）が接続されており、 シュミットトリガ回路が有するヒステリシス機能の制御
の役割をするシュミットトリガ回路（ＳＴ）の入力端が
第１のインバータ装置（Ｉ１）の出力端と接続されてい
ることを特徴とする基板バイアス電圧発生器に対する調
節回路。 - 【請求項２】 第１のインバータ装置（Ｉ１）の後に第
２のインバータ装置（Ｉ２）が接続されていることを特
徴とする請求項１記載の調節回路。 - 【請求項３】 第２のインバータ装置（Ｉ２）が供給電
圧を受けるために第１の供給電位（ＶＳＳ）および半導
体回路の第２の供給電位（ＶＤＤ）に接続されているこ
とを特徴とする請求項２記載の調節回路。 - 【請求項４】 第１の電位（Ｖｘ）が半導体回路の第２
の供給電位（ＶＤＤ）であることを特徴とする請求項１
ないし３の１つに記載の調節回路。 - 【請求項５】 第１の電位（Ｖｘ）が半導体回路の第２
の供給電位（ＶＤＤ）よりも低い調節電位（ＶＣＣ）で
あることを特徴とする請求項１ないし３の１つに記載の
調節回路。 - 【請求項６】 シュミットトリガ回路（ＳＴ）が、少な
くとも３つの互いに直列に配置された抵抗要素（Ｒ１、
Ｒ２、Ｒ３）を有し、また第１の電位（Ｖｘ）と第２の
電位（Ｖｙ）との間に配置されている抵抗回路網（Ｒ
Ｎ）を含んでおり、その際に第１の抵抗要素（Ｒ１）と
第２の抵抗要素（Ｒ２）との間に調節回路の第１の回路
節点（１）が生じており、また第２の抵抗要素（Ｒ２）
と第３の抵抗要素（Ｒ３）との間に調節回路の第２の回
路節点（２）が生じていることを特徴とする請求項１な
いし５の１つに記載の調節回路。 - 【請求項７】 抵抗要素（Ｒ１、Ｒ２、Ｒ３）の少なく
とも１つがトランジスタ回路で構成されていることを特
徴とする請求項６記載の調節回路。 - 【請求項８】 トランジスタとして接続されている抵抗
要素（Ｒ１、Ｒ２、Ｒ３）の少なくとも１つがｐチャネ
ル形式であり、そのゲートが第１の供給電位（ＶＳＳ）
と接続されていることを特徴とする請求項７記載の調節
回路。 - 【請求項９】 トランジスタとして接続されている抵抗
要素（Ｒ１、Ｒ２、Ｒ３）の少なくとも１つがｎチャネ
ル形式であり、そのゲートが第１の電位（Ｖｘ）と接続
されていることを特徴とする請求項７または８記載の調
節回路。 - 【請求項１０】 トランジスタとして接続されている抵
抗要素（Ｒ１、Ｒ２、Ｒ３）の少なくとも１つにおいて
ゲートがそのドレインと接続されていることを特徴とす
る請求項７ないし９の１つに記載の調節回路。 - 【請求項１１】 抵抗要素（Ｒ１、Ｒ２、Ｒ３）の少な
くとも１つがオーム抵抗であることを特徴とする請求項
６ないし１０の１つに記載の調節回路。 - 【請求項１２】 第２の電位（Ｖｙ）が基板バイアス電
圧（ＶＢＢ）であることを特徴とする請求項１ないし１
１の１つに記載の調節回路。 - 【請求項１３】 第３の抵抗要素（Ｒ３）がｎチャネル
トランジスタであり、そのゲートが第１の供給電位（Ｖ
ＳＳ）と接続されていることを特徴とする請求項６ない
し１２の１つに記載の調節回路。 - 【請求項１４】 第２の電位（Ｖｙ）が第１の供給電位
（ＶＳＳ）であり、また第３の抵抗要素（Ｒ３）がｐチ
ャネルトランジスタであり、そのゲートが基板バイアス
電圧（ＶＢＢ）と接続されていることを特徴とする請求
項６ないし１１の１つに記載の調節回路。 - 【請求項１５】 第２の回路節点（２）と第３の抵抗要
素（Ｒ３）との間に少なくとも別の抵抗要素（Ｒ’）が
配置されていることを特徴とする請求項１３または１４
記載の調節回路。 - 【請求項１６】 ヒステリシス機能を制御するためにヒ
ステリシス‐トランジスタ（ＨＴ）が設けられており、
そのゲートがシュミットトリガ回路（ＳＴ）の入力端で
あることを特徴とする請求項６ないし１５の１つに記載
の調節回路。 - 【請求項１７】 ヒステリシス‐トランジスタ（ＨＴ）
がそのチャネルパスで第１の電位（Ｖｘ）と第１の回路
節点（１）との間に配置されていることを特徴とする請
求項１６記載の調節回路。 - 【請求項１８】 ヒステリシス‐トランジスタ（ＨＴ）
がそのチャネルパスで第２の供給電位（ＶＤＤ）と第１
の回路節点（１）との間に配置されていることを特徴と
する請求項１６記載の調節回路。 - 【請求項１９】 ヒステリシス‐トランジスタ（ＨＴ）
が遮断状態で有限の抵抗値を有する第１の抵抗要素（Ｒ
１）としての役割をすることを特徴とする請求項１７ま
たは１８記載の調節回路。 - 【請求項２０】 第１のインバータ装置（Ｉ１）が、ヒ
ステリシス‐トランジスタ（ＨＴ）がｐチャネル形式で
あれば、奇数のインバータを含んでおり、さもなければ
偶数のインバータを含んでいることを特徴とする請求項
１６ないし１９の１つに記載の調節回路。 - 【請求項２１】 第２のインバータ装置（Ｉ２）が少な
くとも１つのインバータを含んでいることを特徴とする
請求項１ないし２０の１つに記載の調節回路。 - 【請求項２２】 第１の電位（Ｖｘ）が定電流源（Ｉ）
により置換されていることを特徴とする請求項１ないし
２１の１つに記載の調節回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| AT91102555.9 | 1991-02-21 | ||
| EP91102555A EP0499673B1 (de) | 1991-02-21 | 1991-02-21 | Regelschaltung für einen Substratvorspannungsgenerator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05120862A true JPH05120862A (ja) | 1993-05-18 |
| JP3193439B2 JP3193439B2 (ja) | 2001-07-30 |
Family
ID=8206435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06970392A Expired - Lifetime JP3193439B2 (ja) | 1991-02-21 | 1992-02-19 | 基板バイアス電圧発生器に対する調節回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5327072A (ja) |
| EP (1) | EP0499673B1 (ja) |
| JP (1) | JP3193439B2 (ja) |
| KR (1) | KR100248169B1 (ja) |
| AT (1) | ATE137872T1 (ja) |
| DE (1) | DE59107793D1 (ja) |
| HK (1) | HK1000925A1 (ja) |
Cited By (1)
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| JPH0917180A (ja) * | 1995-06-28 | 1997-01-17 | Lg Semicon Co Ltd | 半導体素子の基板電圧調整装置 |
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| JP3609185B2 (ja) * | 1996-01-30 | 2005-01-12 | 沖電気工業株式会社 | 信号発生回路及びこれを用いたテストモード設定方法 |
| KR100234713B1 (ko) * | 1996-12-30 | 1999-12-15 | 김영환 | 반도체 메모리 소자의 기판 전압 발생 회로 |
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| DE102016007095A1 (de) * | 2016-06-10 | 2017-12-14 | Frensch Gmbh | Verfahren zur Spannungsversorgung von Verbrauchern |
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