JP3193439B2 - 基板バイアス電圧発生器に対する調節回路 - Google Patents
基板バイアス電圧発生器に対する調節回路Info
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- 239000000758 substrate Substances 0.000 title claims abstract description 62
- 239000004065 semiconductor Substances 0.000 claims description 25
- 230000033228 biological regulation Effects 0.000 claims description 14
- 230000001105 regulatory effect Effects 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 13
- 230000006399 behavior Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 102200091804 rs104894738 Human genes 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000001276 controlling effect Effects 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
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- G—PHYSICS
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- G11C5/146—Substrate bias generators
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Description
【０００１】
【産業上の利用分野】本発明は、集積半導体回路内で基
板バイアス電圧を発生するための基板バイアス電圧発生
器に対する調節回路に関する。
板バイアス電圧を発生するための基板バイアス電圧発生
器に対する調節回路に関する。
【０００２】
【従来の技術】最近の集積半導体回路では、特に半導体
メモリおよびマイクロプロセッサでは、回路の基板は基
板バイアス電圧により、半導体回路の通常の供給電圧Ｖ
ＤＤ：ＶＳＳと等しくない電位に保たれる。これは今日
では（過去にはたいてい通常であったように）外部から
チップ端子を介して供給されるのではなく、“オンチッ
プ”で基板バイアス電圧発生器により発生される。発生
される基板バイアス電圧ＶＢＢをモジュール仕様により
予め与えられた限度内に保ち得るように、基板バイアス
電圧発生器の調節のために、従ってまた基板バイアス電
圧ＶＢＢの調節のために調節回路が設けられている。
メモリおよびマイクロプロセッサでは、回路の基板は基
板バイアス電圧により、半導体回路の通常の供給電圧Ｖ
ＤＤ：ＶＳＳと等しくない電位に保たれる。これは今日
では（過去にはたいてい通常であったように）外部から
チップ端子を介して供給されるのではなく、“オンチッ
プ”で基板バイアス電圧発生器により発生される。発生
される基板バイアス電圧ＶＢＢをモジュール仕様により
予め与えられた限度内に保ち得るように、基板バイアス
電圧発生器の調節のために、従ってまた基板バイアス電
圧ＶＢＢの調節のために調節回路が設けられている。
【０００３】米国特許第 4,581,546号明細書には付属の
調節回路を有する基板バイアス電圧発生器が開示されて
いる。この調節回路は主として交叉接続されたトランジ
スタおよび付属の膨大な周辺回路から成るフリップフロ
ップ回路を含んでいる。
調節回路を有する基板バイアス電圧発生器が開示されて
いる。この調節回路は主として交叉接続されたトランジ
スタおよび付属の膨大な周辺回路から成るフリップフロ
ップ回路を含んでいる。
【０００４】
【発明が解決しようとする課題】本発明の課題は、冒頭
に記載した種類の調節回路であって、できるかぎり少数
の回路要素およびできるかぎり小さい占有面積を有する
調節回路を提供することである。
に記載した種類の調節回路であって、できるかぎり少数
の回路要素およびできるかぎり小さい占有面積を有する
調節回路を提供することである。
【０００５】
【課題を解決するための手段】この課題は請求項１の特
徴を有する調節回路により解決される。有利な実施態様
は請求項２以下にあげられている。
徴を有する調節回路により解決される。有利な実施態様
は請求項２以下にあげられている。
【０００６】
【実施例】以下、図面により本発明を一層詳細に説明す
る。
る。
【０００７】図１には、調節回路が含まれている半導体
回路の第１の電位Ｖｘを持つ第１の電位端子Ｔ１が示さ
れている。なお、図面において端子の符号（例えば、Ｔ
１）の後又は下の括弧内の符号（例えば、Ｖｘ＝ＶＣ
Ｃ）はその端子における電位又は電圧を表す。第１の電
位Ｖｘは半導体回路に対して通常の供給電位ＶＤＤ（一
般には５Ｖ、以下では第２の供給電位ＶＤＤと呼ばれ
る）であってよい。しかしそれは第２の供給電位ＶＤＤ
よりも低い調節される電位ＶＣＣであってもよい。半導
体回路としての最近の集積半導体メモリでは、ますます
小さくなる構造に基づいて、半導体回路には確かにこれ
までに既に通常の供給電位ＶＤＤ＝５Ｖを与えるが、チ
ップ内部では（特にセル領域に対して）第２の供給電位
ＶＤＤから導き出されたこの供給電位ＶＤＤよりも低い
調節電位ＶＣＣ（例えばＶＣＣ＝３Ｖ）を使用するのが
通常である。この調節電位ＶＣＣの使用は、調節回路が
供給電位ＶＤＤの場合によっては生ずる変動から脱結合
されており、従って作動中に基板バイアス電圧ＶＢＢの
より正確な調節が行われ得るという利点を有する。基板
バイアス電圧発生器（本発明の構成部分ではないので図
示されていない）から発生すべき基板バイアス電圧ＶＢ
Ｂはそれによりまた供給電位ＶＤＤおよびその場合によ
っては生ずる変動に無関係になる。
回路の第１の電位Ｖｘを持つ第１の電位端子Ｔ１が示さ
れている。なお、図面において端子の符号（例えば、Ｔ
１）の後又は下の括弧内の符号（例えば、Ｖｘ＝ＶＣ
Ｃ）はその端子における電位又は電圧を表す。第１の電
位Ｖｘは半導体回路に対して通常の供給電位ＶＤＤ（一
般には５Ｖ、以下では第２の供給電位ＶＤＤと呼ばれ
る）であってよい。しかしそれは第２の供給電位ＶＤＤ
よりも低い調節される電位ＶＣＣであってもよい。半導
体回路としての最近の集積半導体メモリでは、ますます
小さくなる構造に基づいて、半導体回路には確かにこれ
までに既に通常の供給電位ＶＤＤ＝５Ｖを与えるが、チ
ップ内部では（特にセル領域に対して）第２の供給電位
ＶＤＤから導き出されたこの供給電位ＶＤＤよりも低い
調節電位ＶＣＣ（例えばＶＣＣ＝３Ｖ）を使用するのが
通常である。この調節電位ＶＣＣの使用は、調節回路が
供給電位ＶＤＤの場合によっては生ずる変動から脱結合
されており、従って作動中に基板バイアス電圧ＶＢＢの
より正確な調節が行われ得るという利点を有する。基板
バイアス電圧発生器（本発明の構成部分ではないので図
示されていない）から発生すべき基板バイアス電圧ＶＢ
Ｂはそれによりまた供給電位ＶＤＤおよびその場合によ
っては生ずる変動に無関係になる。
【０００８】図１にはさらに第２の電位Ｖｙを持つ第２
の電位端子Ｔ２が示されている。この第２の電位Ｖｙは
一般に基板バイアス電圧ＶＢＢに等しい。しかし、なお
説明される本発明の特別な実施例では、それは半導体回
路の第１の供給電位ＶＳＳ（たいてい接地と呼ばれる、
すなわちＶＳＳ＝０Ｖ）に等しい。
の電位端子Ｔ２が示されている。この第２の電位Ｖｙは
一般に基板バイアス電圧ＶＢＢに等しい。しかし、なお
説明される本発明の特別な実施例では、それは半導体回
路の第１の供給電位ＶＳＳ（たいてい接地と呼ばれる、
すなわちＶＳＳ＝０Ｖ）に等しい。
【０００９】第１の電位Ｖｘを持つ第１の電位端子Ｔ１
と第２の電位Ｖｙを持つ第２の電位端子Ｔ２とにシュミ
ットトリガ回路ＳＴが接続されている。このシュミット
トリガ回路ＳＴの出力端子Ａに、供給電圧を受けるため
に第１の電位Ｖｘを持つ第１の電位端子Ｔ１と第１の供
給電位ＶＳＳを持つ第１の供給電位端子Ｔ４とに接続さ
れている第１のインバータ装置Ｉ１が接続されている。
と第２の電位Ｖｙを持つ第２の電位端子Ｔ２とにシュミ
ットトリガ回路ＳＴが接続されている。このシュミット
トリガ回路ＳＴの出力端子Ａに、供給電圧を受けるため
に第１の電位Ｖｘを持つ第１の電位端子Ｔ１と第１の供
給電位ＶＳＳを持つ第１の供給電位端子Ｔ４とに接続さ
れている第１のインバータ装置Ｉ１が接続されている。
【００１０】シュミットトリガ回路は周知のようにその
スイッチング挙動にヒステリシスを有する。そのために
その入力端子Ｅは相応に接続される。この目的でその入
力端子Ｅは第１のインバータ装置Ｉ１の出力端子３と接
続されている。
スイッチング挙動にヒステリシスを有する。そのために
その入力端子Ｅは相応に接続される。この目的でその入
力端子Ｅは第１のインバータ装置Ｉ１の出力端子３と接
続されている。
【００１１】シュミットトリガ回路ＳＴの主な要素は３
つの互いに直列に接続されている抵抗要素Ｒ１、Ｒ２、
Ｒ３（抵抗回路網ＲＮ）であり、これらは、全体的にみ
ると、第１の電位Ｖｘを持つ第１の電位端子Ｔ１と第２
の電位Ｖｙを持つ第２の電位端子Ｔ２とに接続されてい
る。その際に第１および第２の抵抗要素Ｒ１、Ｒ２の間
には調節回路の第１の回路節点１が、また第２および第
３の抵抗要素Ｒ２、Ｒ３の間には調節回路の第２の回路
節点２が形成されている。図１では抵抗要素Ｒ１、Ｒ
２、Ｒ３はオーム抵抗である。
つの互いに直列に接続されている抵抗要素Ｒ１、Ｒ２、
Ｒ３（抵抗回路網ＲＮ）であり、これらは、全体的にみ
ると、第１の電位Ｖｘを持つ第１の電位端子Ｔ１と第２
の電位Ｖｙを持つ第２の電位端子Ｔ２とに接続されてい
る。その際に第１および第２の抵抗要素Ｒ１、Ｒ２の間
には調節回路の第１の回路節点１が、また第２および第
３の抵抗要素Ｒ２、Ｒ３の間には調節回路の第２の回路
節点２が形成されている。図１では抵抗要素Ｒ１、Ｒ
２、Ｒ３はオーム抵抗である。
【００１２】シュミットトリガ回路ＳＴの他の主な要素
は、シュミットトリガ回路のヒステリシス機能の制御の
役割をするヒステリシス‐トランジスタＨＴである。そ
れはそのチャネルパスで第１の抵抗Ｒ１に並列接続され
ている。すなわち、そのチャネルパスは第１の電位Ｖｘ
を持つ第１の電位端子Ｔ１および第１の回路節点１と接
続されている。そのゲートはシュミットトリガ回路ＳＴ
の調節入力端子Ｅとして、調節回路の第３の回路節点３
を形成する第１のインバータ装置Ｉ１の出力端子と接続
されている。図１ではヒステリシス‐トランジスタＨＴ
はｐチャネル形式である。この場合、第１のインバータ
装置Ｉ１は奇数のインバータ、すなわち少なくとも１つ
のインバータを含んでいる。第１のインバータ装置Ｉ１
に１つよりも多いインバータを設けることにより一方で
はそれに生ずる入力信号が増幅され、またその出力信号
のエッジ急峻度が大きくなるが、他方ではレベル回路に
多くの面積が必要とされる。図１に示されているヒステ
リシス‐トランジスタＨＴは同じく第１の電位Ｖｘ＝Ｖ
ＣＣと接続されている。それによってヒステリシス‐ト
ランジスタＨＴは、Ｖｘ＜ＶＤＤであるので、その基板
範囲を第２の供給電位ＶＤＤを持つ第２の供給電位端子
Ｔ３と接続されている場合よりも低いカットオフ電圧を
有する。
は、シュミットトリガ回路のヒステリシス機能の制御の
役割をするヒステリシス‐トランジスタＨＴである。そ
れはそのチャネルパスで第１の抵抗Ｒ１に並列接続され
ている。すなわち、そのチャネルパスは第１の電位Ｖｘ
を持つ第１の電位端子Ｔ１および第１の回路節点１と接
続されている。そのゲートはシュミットトリガ回路ＳＴ
の調節入力端子Ｅとして、調節回路の第３の回路節点３
を形成する第１のインバータ装置Ｉ１の出力端子と接続
されている。図１ではヒステリシス‐トランジスタＨＴ
はｐチャネル形式である。この場合、第１のインバータ
装置Ｉ１は奇数のインバータ、すなわち少なくとも１つ
のインバータを含んでいる。第１のインバータ装置Ｉ１
に１つよりも多いインバータを設けることにより一方で
はそれに生ずる入力信号が増幅され、またその出力信号
のエッジ急峻度が大きくなるが、他方ではレベル回路に
多くの面積が必要とされる。図１に示されているヒステ
リシス‐トランジスタＨＴは同じく第１の電位Ｖｘ＝Ｖ
ＣＣと接続されている。それによってヒステリシス‐ト
ランジスタＨＴは、Ｖｘ＜ＶＤＤであるので、その基板
範囲を第２の供給電位ＶＤＤを持つ第２の供給電位端子
Ｔ３と接続されている場合よりも低いカットオフ電圧を
有する。
【００１３】図１では第１のインバータ装置Ｉ１の出力
端子つまり第３の回路節点３を介して第２のインバータ
装置Ｉ２も接続されている。それは、図示されているよ
うに、少なくとも１つのインバータを含んでいる。第２
のインバータ装置Ｉ２は供給電圧を受けるために半導体
回路の第１の供給電位ＶＳＳを持つ第１の供給電位端子
Ｔ４と第２の供給電位ＶＤＤを持つ第２の供給電位端子
Ｔ３とに接続されている。この第２のインバータ装置Ｉ
２の出力端子に制御信号ＳＬＩＭが本発明による調節回
路の出力信号として生成され、この出力信号つまり制御
信号ＳＬＩＭが基板バイアス電圧ＶＢＢを発生する基板
バイアス電圧発生器を制御するために使われる。しか
し、本発明による調節回路の作動のために第２のインバ
ータ装置Ｉ２は必ずしも必要ではない。それは単に第３
の回路節点における信号の増幅の役割をする。第２のイ
ンバータ装置Ｉ２を省略した場合には制御信号ＳＬＩＭ
は（その場合ただし他の位相位置で、また他の高レベル
で）既に第３の回路節点３に生ずる（図１０参照）。
端子つまり第３の回路節点３を介して第２のインバータ
装置Ｉ２も接続されている。それは、図示されているよ
うに、少なくとも１つのインバータを含んでいる。第２
のインバータ装置Ｉ２は供給電圧を受けるために半導体
回路の第１の供給電位ＶＳＳを持つ第１の供給電位端子
Ｔ４と第２の供給電位ＶＤＤを持つ第２の供給電位端子
Ｔ３とに接続されている。この第２のインバータ装置Ｉ
２の出力端子に制御信号ＳＬＩＭが本発明による調節回
路の出力信号として生成され、この出力信号つまり制御
信号ＳＬＩＭが基板バイアス電圧ＶＢＢを発生する基板
バイアス電圧発生器を制御するために使われる。しか
し、本発明による調節回路の作動のために第２のインバ
ータ装置Ｉ２は必ずしも必要ではない。それは単に第３
の回路節点における信号の増幅の役割をする。第２のイ
ンバータ装置Ｉ２を省略した場合には制御信号ＳＬＩＭ
は（その場合ただし他の位相位置で、また他の高レベル
で）既に第３の回路節点３に生ずる（図１０参照）。
【００１４】以下には図１による調節回路の作動を図１
３の電位図により一層詳細に説明する。半導体回路に供
給電位ＶＳＳ、ＶＤＤが与えられると、先ず調節電位Ｖ
ＣＣが形成され（調節回路の構成部分ではないので図示
されていない）、この電位は次いで第１の電位Ｖｘとし
て調節回路に与えられる。基板バイアス電圧ＶＢＢは先
ず第１の供給電位ＶＳＳの値にある。基板バイアス電圧
発生器は供給電位ＶＳＳ、ＶＤＤにくらべて負の基板バ
イアス電圧ＶＢＢを形成し始める。第３の回路節点３は
最初はなお第１の供給電位ＶＳＳ、すなわち接地電位の
値にある。ヒステリシス‐トランジスタＨＴはその結果
として導通し、またこうして第１の抵抗要素Ｒ１を短絡
する。
３の電位図により一層詳細に説明する。半導体回路に供
給電位ＶＳＳ、ＶＤＤが与えられると、先ず調節電位Ｖ
ＣＣが形成され（調節回路の構成部分ではないので図示
されていない）、この電位は次いで第１の電位Ｖｘとし
て調節回路に与えられる。基板バイアス電圧ＶＢＢは先
ず第１の供給電位ＶＳＳの値にある。基板バイアス電圧
発生器は供給電位ＶＳＳ、ＶＤＤにくらべて負の基板バ
イアス電圧ＶＢＢを形成し始める。第３の回路節点３は
最初はなお第１の供給電位ＶＳＳ、すなわち接地電位の
値にある。ヒステリシス‐トランジスタＨＴはその結果
として導通し、またこうして第１の抵抗要素Ｒ１を短絡
する。
【００１５】抵抗回路網ＲＮの分圧作用により最初に第
２の回路節点２に電位Ｖ2＝Ｖｘ'｛Ｒ３／（Ｒ２＋Ｒ
３）｝が生ずる（基板バイアス電圧ＶＢＢはその初期値
はなお約０Ｖであるので、簡単化のために省略される。
従って正確にはＶ2＝（Ｖｘ−ＶＢＢ）・｛Ｒ３／（Ｒ
２＋Ｒ３）｝である）。基板バイアス電圧ＶＢＢはます
ます負になるので、回路節点２における電位Ｖ2は低下
する（図１３中の破線を参照）。先ず基板バイアス電圧
ＶＢＢは値ＶＢＢmaxに達し、基板バイアス電圧ＶＢＢ
は作動中にその後もはやこの値を超過しない。この時点
で電位Ｖ2はなお、第１のインバータ装置Ｉ１がその相
補性状態を占める（“切換点”）電圧に等しい値ＶI1の
上に位置する値を有する。第３の回路節点３はこうして
低い電位状態（＝第１の供給電位ＶＳＳ）を有し、従っ
て調節回路の出力端子における制御信号ＳＬＩＭは第２
のインバータ装置Ｉ２の作用により高い電位値（＝第２
の供給電位ＶＤＤ）を有し、それによって基板バイアス
電圧発生器は引き続き作動状態にとどまるものと仮定さ
れる。それによって基板バイアス電圧ＶＢＢは常に負に
なり、従って第２の回路節点２における電位Ｖ2はさら
に値ＶI1の下まで低下する。この時点で基板バイアス電
圧ＶＢＢは最小値ＶＢＢminを有し、この最小値を基板
バイアス電圧ＶＢＢは作動中に下回らない。第２の回路
節点２における電位Ｖ2が値ＶI1を下回ると直ちに、第
１のインバータ装置Ｉ１がその相補性状態に跳躍する。
すなわち第３の回路節点３が第１の電位Ｖｘの値を占め
る（第１のインバータ装置Ｉ１は供給電圧を受けるため
に第１の電位Ｖｘを持つ第１の電位端子Ｔ１と接続され
る）。
２の回路節点２に電位Ｖ2＝Ｖｘ'｛Ｒ３／（Ｒ２＋Ｒ
３）｝が生ずる（基板バイアス電圧ＶＢＢはその初期値
はなお約０Ｖであるので、簡単化のために省略される。
従って正確にはＶ2＝（Ｖｘ−ＶＢＢ）・｛Ｒ３／（Ｒ
２＋Ｒ３）｝である）。基板バイアス電圧ＶＢＢはます
ます負になるので、回路節点２における電位Ｖ2は低下
する（図１３中の破線を参照）。先ず基板バイアス電圧
ＶＢＢは値ＶＢＢmaxに達し、基板バイアス電圧ＶＢＢ
は作動中にその後もはやこの値を超過しない。この時点
で電位Ｖ2はなお、第１のインバータ装置Ｉ１がその相
補性状態を占める（“切換点”）電圧に等しい値ＶI1の
上に位置する値を有する。第３の回路節点３はこうして
低い電位状態（＝第１の供給電位ＶＳＳ）を有し、従っ
て調節回路の出力端子における制御信号ＳＬＩＭは第２
のインバータ装置Ｉ２の作用により高い電位値（＝第２
の供給電位ＶＤＤ）を有し、それによって基板バイアス
電圧発生器は引き続き作動状態にとどまるものと仮定さ
れる。それによって基板バイアス電圧ＶＢＢは常に負に
なり、従って第２の回路節点２における電位Ｖ2はさら
に値ＶI1の下まで低下する。この時点で基板バイアス電
圧ＶＢＢは最小値ＶＢＢminを有し、この最小値を基板
バイアス電圧ＶＢＢは作動中に下回らない。第２の回路
節点２における電位Ｖ2が値ＶI1を下回ると直ちに、第
１のインバータ装置Ｉ１がその相補性状態に跳躍する。
すなわち第３の回路節点３が第１の電位Ｖｘの値を占め
る（第１のインバータ装置Ｉ１は供給電圧を受けるため
に第１の電位Ｖｘを持つ第１の電位端子Ｔ１と接続され
る）。
【００１６】しかし、それによってヒステリシス‐トラ
ンジスタＨＴは遮断され、第１の抵抗要素Ｒ１が有効に
なり、従って第２の回路節点２における電位Ｖ2は値
（Ｖｘ−ＶＢＢ）・Ｒ３／（Ｒ１＋Ｒ２＋Ｒ３）に低下
する。第３の回路節点３における電位が、前記のよう
に、いまや第１の電位Ｖｘの値を有するので、相応に制
御信号ＳＬＩＭは第２のインバータＩ２の作用により低
い値（＝第１の供給電位ＶＳＳ）を有する。しかし、そ
れによって基板バイアス電圧発生器はスイッチオフされ
る。すなわち基板バイアス電圧ＶＢＢはさらに負になら
ない。
ンジスタＨＴは遮断され、第１の抵抗要素Ｒ１が有効に
なり、従って第２の回路節点２における電位Ｖ2は値
（Ｖｘ−ＶＢＢ）・Ｒ３／（Ｒ１＋Ｒ２＋Ｒ３）に低下
する。第３の回路節点３における電位が、前記のよう
に、いまや第１の電位Ｖｘの値を有するので、相応に制
御信号ＳＬＩＭは第２のインバータＩ２の作用により低
い値（＝第１の供給電位ＶＳＳ）を有する。しかし、そ
れによって基板バイアス電圧発生器はスイッチオフされ
る。すなわち基板バイアス電圧ＶＢＢはさらに負になら
ない。
【００１７】一般に或る程度まで望まれている（例えば
基板バイアス電圧を値ＶＢＢminに制限する役割をす
る）基板バイアス電圧ＶＢＢに関する漏れ電流損失が各
半導体回路内に生ずる（例えば図１による回路において
も抵抗要素Ｒ１、Ｒ２、Ｒ３のディメンジョニングに関
係して第１の電位Ｖｘと基板バイアス電圧ＶＢＢとの間
に或る程度横断電流が存在する）ので、基板バイアス電
圧ＶＢＢはいまや再び徐々に上昇する。こうして第２の
回路節点２における電位Ｖ2も徐々に値ＶI1の上まで上
昇し、この値において第１のインバータ装置Ｉ１は次い
でその元の状態を再び占める。すなわち第３の回路節点
３は再びその低い値を占める（それは一般には第１の供
給電位ＶＳＳの値、すなわち０Ｖに等しい）。この時点
で基板バイアス電圧ＶＢＢはその最大値ＶＢＢmaxを有
する。しかし、それによってトランジスタＨＴは再び導
通状態となり、従って第２の回路節点２における電位Ｖ
2は（Ｖｘ−ＶＢＢ）・｛Ｒ３／（Ｒ２＋Ｒ３）｝の値
をとる。同時に制御信号ＳＬＩＭがその高い値（＝ＶＤ
Ｄ）をとり、またこうして基板バイアス電圧発生器を再
びスイッチオンする。その結果として基板バイアス電圧
ＶＢＢはますます負になり、前記の過程が新たに開始す
る。図１３には第２の回路節点２における電位Ｖ2の時
間的経過が矢印により示されている。
基板バイアス電圧を値ＶＢＢminに制限する役割をす
る）基板バイアス電圧ＶＢＢに関する漏れ電流損失が各
半導体回路内に生ずる（例えば図１による回路において
も抵抗要素Ｒ１、Ｒ２、Ｒ３のディメンジョニングに関
係して第１の電位Ｖｘと基板バイアス電圧ＶＢＢとの間
に或る程度横断電流が存在する）ので、基板バイアス電
圧ＶＢＢはいまや再び徐々に上昇する。こうして第２の
回路節点２における電位Ｖ2も徐々に値ＶI1の上まで上
昇し、この値において第１のインバータ装置Ｉ１は次い
でその元の状態を再び占める。すなわち第３の回路節点
３は再びその低い値を占める（それは一般には第１の供
給電位ＶＳＳの値、すなわち０Ｖに等しい）。この時点
で基板バイアス電圧ＶＢＢはその最大値ＶＢＢmaxを有
する。しかし、それによってトランジスタＨＴは再び導
通状態となり、従って第２の回路節点２における電位Ｖ
2は（Ｖｘ−ＶＢＢ）・｛Ｒ３／（Ｒ２＋Ｒ３）｝の値
をとる。同時に制御信号ＳＬＩＭがその高い値（＝ＶＤ
Ｄ）をとり、またこうして基板バイアス電圧発生器を再
びスイッチオンする。その結果として基板バイアス電圧
ＶＢＢはますます負になり、前記の過程が新たに開始す
る。図１３には第２の回路節点２における電位Ｖ2の時
間的経過が矢印により示されている。
【００１８】図２および図４によれば、１つの、多く
の、またはすべての抵抗要素Ｒ１、Ｒ２、Ｒ３はｐチャ
ネル‐トランジスタとして構成されていてよく、それら
のソースは第１の電位Ｖｘを持つ第１の電位端子Ｔ１
（抵抗要素Ｒ１の場合）と、第１の回路節点１（抵抗要
素Ｒ２の場合）と、または第２の回路節点２（抵抗要素
Ｒ３の場合）と接続されており、またそれらのドレイン
は第１の回路節点１（抵抗要素Ｒ１の場合）と、第２の
回路節点２（抵抗要素Ｒ２の場合）と、または第２の電
位Ｖｙを持つ第１の電位端子Ｔ２（抵抗要素Ｒ３の場
合）と接続されており、その際に第２の電位Ｖｙは基板
バイアス電圧ＶＢＢに等しい。図２による実施例ではゲ
ートは第１の供給電位ＶＳＳを持つ第１の供給電位端子
Ｔ４と接続されており、他方において図４による実施例
ではゲートは付属のドレインと接続されている。
の、またはすべての抵抗要素Ｒ１、Ｒ２、Ｒ３はｐチャ
ネル‐トランジスタとして構成されていてよく、それら
のソースは第１の電位Ｖｘを持つ第１の電位端子Ｔ１
（抵抗要素Ｒ１の場合）と、第１の回路節点１（抵抗要
素Ｒ２の場合）と、または第２の回路節点２（抵抗要素
Ｒ３の場合）と接続されており、またそれらのドレイン
は第１の回路節点１（抵抗要素Ｒ１の場合）と、第２の
回路節点２（抵抗要素Ｒ２の場合）と、または第２の電
位Ｖｙを持つ第１の電位端子Ｔ２（抵抗要素Ｒ３の場
合）と接続されており、その際に第２の電位Ｖｙは基板
バイアス電圧ＶＢＢに等しい。図２による実施例ではゲ
ートは第１の供給電位ＶＳＳを持つ第１の供給電位端子
Ｔ４と接続されており、他方において図４による実施例
ではゲートは付属のドレインと接続されている。
【００１９】しかし、図３および図５による実施例によ
れば、１つの、多くの、またはすべての抵抗要素Ｒ１、
Ｒ２、Ｒ３はｎチャネル‐トランジスタとして構成され
ていてよく、それらのドレインは第１の電位Ｖｘを持つ
第１の電位端子Ｔ１（抵抗要素Ｒ１の場合）と、第１の
回路節点１（抵抗要素Ｒ２の場合）と、または第２の回
路節点２（抵抗要素Ｒ３の場合）と接続されており、ま
たそれらのソースは第１の回路節点１（抵抗要素Ｒ１の
場合）と、第２の回路節点２（抵抗要素Ｒ２の場合）
と、または第２の電位Ｖｙを持つ第１の電位端子Ｔ２
（抵抗要素Ｒ３の場合）と接続されており、その際に第
２の電位Ｖｙは同様に基板バイアス電圧ＶＢＢに等し
い。図３による実施例ではゲートは第１の電位Ｖｘを持
つ第１の電位端子Ｔ１と接続されており、他方において
図５による実施例ではゲートは付属のドレインと接続さ
れている。
れば、１つの、多くの、またはすべての抵抗要素Ｒ１、
Ｒ２、Ｒ３はｎチャネル‐トランジスタとして構成され
ていてよく、それらのドレインは第１の電位Ｖｘを持つ
第１の電位端子Ｔ１（抵抗要素Ｒ１の場合）と、第１の
回路節点１（抵抗要素Ｒ２の場合）と、または第２の回
路節点２（抵抗要素Ｒ３の場合）と接続されており、ま
たそれらのソースは第１の回路節点１（抵抗要素Ｒ１の
場合）と、第２の回路節点２（抵抗要素Ｒ２の場合）
と、または第２の電位Ｖｙを持つ第１の電位端子Ｔ２
（抵抗要素Ｒ３の場合）と接続されており、その際に第
２の電位Ｖｙは同様に基板バイアス電圧ＶＢＢに等し
い。図３による実施例ではゲートは第１の電位Ｖｘを持
つ第１の電位端子Ｔ１と接続されており、他方において
図５による実施例ではゲートは付属のドレインと接続さ
れている。
【００２０】図６によれば、第３の抵抗要素Ｒ３は、導
通状態でも有限の抵抗を有するｎチャネル‐トランジス
タＴｎである。それは第２の電位Ｖｙとしての基板バイ
アス電圧ＶＢＢを持つ第２の電位Ｔ２と接続されてい
る。このトランジスタＴｎのゲートは第１の供給電位Ｖ
ＳＳを持つ第１の供給電位Ｔ４と接続されている。
通状態でも有限の抵抗を有するｎチャネル‐トランジス
タＴｎである。それは第２の電位Ｖｙとしての基板バイ
アス電圧ＶＢＢを持つ第２の電位Ｔ２と接続されてい
る。このトランジスタＴｎのゲートは第１の供給電位Ｖ
ＳＳを持つ第１の供給電位Ｔ４と接続されている。
【００２１】しかし抵抗回路網ＲＮを介して第２の電位
Ｖｙ＝ＶＢＢへの第１の電位Ｖｘと基板バイアス電圧Ｖ
ＢＢとの間の前記の横断電流が回避されるべきであれ
ば、そのためには図７による実施例が特に適している。
図７によれば、第２の電位Ｖｙとしての役割を基板バイ
アス電圧ＶＢＢではなく半導体回路の第１の供給電位Ｖ
ＳＳがする。第３の抵抗要素Ｒ３として、導通状態で同
じく有限の抵抗を有するｐチャネル‐トランジスタＴｐ
が設けられている。そのゲートは基板バイアス電圧ＶＢ
Ｂを持つ基板バイアス電圧端子Ｔ５と接続されている。
第２の回路節点２における電位関係への基板バイアス電
圧ＶＢＢのそれぞれ現在の値の影響は、ここでは前記の
実施例のように（ここでは固定的に第１の供給電位ＶＳ
Ｓの値を有する）第２の電位Ｖｙを介してではなく、ｐ
チャネル‐トランジスタＴｐのゲートを介して、すなわ
ちそのゲートを介して制御可能であるそのつどの導通能
力を介して行われる。
Ｖｙ＝ＶＢＢへの第１の電位Ｖｘと基板バイアス電圧Ｖ
ＢＢとの間の前記の横断電流が回避されるべきであれ
ば、そのためには図７による実施例が特に適している。
図７によれば、第２の電位Ｖｙとしての役割を基板バイ
アス電圧ＶＢＢではなく半導体回路の第１の供給電位Ｖ
ＳＳがする。第３の抵抗要素Ｒ３として、導通状態で同
じく有限の抵抗を有するｐチャネル‐トランジスタＴｐ
が設けられている。そのゲートは基板バイアス電圧ＶＢ
Ｂを持つ基板バイアス電圧端子Ｔ５と接続されている。
第２の回路節点２における電位関係への基板バイアス電
圧ＶＢＢのそれぞれ現在の値の影響は、ここでは前記の
実施例のように（ここでは固定的に第１の供給電位ＶＳ
Ｓの値を有する）第２の電位Ｖｙを介してではなく、ｐ
チャネル‐トランジスタＴｐのゲートを介して、すなわ
ちそのゲートを介して制御可能であるそのつどの導通能
力を介して行われる。
【００２２】図８および図９では、図６および図７によ
るｎまたはｐチャネル‐トランジスタＴｎ、Ｔｐと第２
の回路節点２との間にそれぞれ別の抵抗要素Ｒ’が追加
配置されている。これらの実施例では、そのつどの第２
の回路節点２における電位関係が一層容易に調節、従っ
てまた調節回路の必要条件に適合され得る。
るｎまたはｐチャネル‐トランジスタＴｎ、Ｔｐと第２
の回路節点２との間にそれぞれ別の抵抗要素Ｒ’が追加
配置されている。これらの実施例では、そのつどの第２
の回路節点２における電位関係が一層容易に調節、従っ
てまた調節回路の必要条件に適合され得る。
【００２３】図１０による実施例は図１による実施例と
２つの点で相違している。一方では、それは第２のイン
バータ装置Ｉ２を含んでおらず、基板バイアス電圧発生
器に対する制御信号バーＳＬＩＭは既に第３の回路節点
３に生ずる。その結果、それは図１による制御信号ＳＬ
ＩＭにくらべて反対の時間的経過を有するが、このこと
は基板バイアス電圧発生器のスイッチング挙動において
容易に顧慮され得る。
２つの点で相違している。一方では、それは第２のイン
バータ装置Ｉ２を含んでおらず、基板バイアス電圧発生
器に対する制御信号バーＳＬＩＭは既に第３の回路節点
３に生ずる。その結果、それは図１による制御信号ＳＬ
ＩＭにくらべて反対の時間的経過を有するが、このこと
は基板バイアス電圧発生器のスイッチング挙動において
容易に顧慮され得る。
【００２４】他方では、第１の電位Ｖｘは半導体回路の
第２の供給電位ＶＤＤの値を有する。この措置によって
も本発明による調節回路は機能する。しかしながら、第
１の電位Ｖｘとして調節電圧ＶＣＣの代わりに第２の供
給電位ＶＤＤを使用する際には調節回路の調節挙動、従
ってまた制御信号バーＳＬＩＭおよび基板バイアス電圧
発生器の機能が、第２の供給電位ＶＤＤにおいて通常生
ずる変動により影響されている。
第２の供給電位ＶＤＤの値を有する。この措置によって
も本発明による調節回路は機能する。しかしながら、第
１の電位Ｖｘとして調節電圧ＶＣＣの代わりに第２の供
給電位ＶＤＤを使用する際には調節回路の調節挙動、従
ってまた制御信号バーＳＬＩＭおよび基板バイアス電圧
発生器の機能が、第２の供給電位ＶＤＤにおいて通常生
ずる変動により影響されている。
【００２５】図１１による実施例は図１による実施例
と、ヒステリシス‐トランジスタＨＴのソースが第１の
電位Ｖｘ＝ＶＣＣを持つ第１の電位端子Ｔ１ではなく第
２の供給電位ＶＤＤを持つ第２の供給電位端子Ｔ３と接
続されている点でのみ相違している。これは、しかしな
がら、一方では図１０で既に述べた欠点を有し、また他
方ではヒステリシス‐トランジスタＨＴが、そのゲート
に第３の回路節点３を介して第２の供給電位ＶＤＤでは
なく、最大で第１の電位Ｖｘ＝ＶＣＣ（ここでＶＣＣ＜
ＶＤＤ）が与えられるので、完全には遮断されない。
と、ヒステリシス‐トランジスタＨＴのソースが第１の
電位Ｖｘ＝ＶＣＣを持つ第１の電位端子Ｔ１ではなく第
２の供給電位ＶＤＤを持つ第２の供給電位端子Ｔ３と接
続されている点でのみ相違している。これは、しかしな
がら、一方では図１０で既に述べた欠点を有し、また他
方ではヒステリシス‐トランジスタＨＴが、そのゲート
に第３の回路節点３を介して第２の供給電位ＶＤＤでは
なく、最大で第１の電位Ｖｘ＝ＶＣＣ（ここでＶＣＣ＜
ＶＤＤ）が与えられるので、完全には遮断されない。
【００２６】図１２による実施例では、第１の電位Ｖｘ
の代わりに定電流源Ｉが使用される。これは、第１の電
位として調節電位ＶＣＣを使用することと同じ利点を有
する（図１参照）。ヒステリシス‐トランジスタＨＴは
ｎチャネル‐トランジスタとして構成されている。従っ
て、第１のインバータ装置Ｉ１は偶数の直列に接続され
ているインバータを含んでいる（図１２には２つのみが
示されている）。第２のインバータ装置Ｉ２も多くのイ
ンバータの直列回路を含んでおり、同じく２つのみが示
されている。それによって第３の回路節点３および調節
回路の出力端子において、より大きいエッジ急峻度およ
び第３の回路節点３の増幅された電位または増幅された
制御信号ＳＬＩＭが得られる。
の代わりに定電流源Ｉが使用される。これは、第１の電
位として調節電位ＶＣＣを使用することと同じ利点を有
する（図１参照）。ヒステリシス‐トランジスタＨＴは
ｎチャネル‐トランジスタとして構成されている。従っ
て、第１のインバータ装置Ｉ１は偶数の直列に接続され
ているインバータを含んでいる（図１２には２つのみが
示されている）。第２のインバータ装置Ｉ２も多くのイ
ンバータの直列回路を含んでおり、同じく２つのみが示
されている。それによって第３の回路節点３および調節
回路の出力端子において、より大きいエッジ急峻度およ
び第３の回路節点３の増幅された電位または増幅された
制御信号ＳＬＩＭが得られる。
【００２７】以上本発明を基板材料がｐ形式である半導
体回路に応用されるものと仮定して説明した。しかし本
発明は基板材料がｎ形式である半導体回路にも応用可能
である。このような場合には、基板バイアス電圧ＶＢＢ
はすべての指定された電位の最も正の電位である。その
際に単に、指定された電位の極性が交換され、また指定
されたトランジスタの伝導形式が交換されるだけでよ
い。このことは当業者にとって、本明細書の開示をその
専門知識により容易に相応に置き換え得るので、困難は
ない。
体回路に応用されるものと仮定して説明した。しかし本
発明は基板材料がｎ形式である半導体回路にも応用可能
である。このような場合には、基板バイアス電圧ＶＢＢ
はすべての指定された電位の最も正の電位である。その
際に単に、指定された電位の極性が交換され、また指定
されたトランジスタの伝導形式が交換されるだけでよ
い。このことは当業者にとって、本明細書の開示をその
専門知識により容易に相応に置き換え得るので、困難は
ない。
【図１】本発明の有利な一実施例の回路図。
【図２】その一部詳細結線図。
【図３】別の詳細結線図。
【図４】別の詳細結線図。
【図５】別の詳細結線図。
【図６】別の詳細結線図。
【図７】別の詳細結線図。
【図８】別の詳細結線図。
【図９】別の詳細結線図。
【図１０】本発明の別の実施例の回路図。
【図１１】本発明の別の実施例の回路図。
【図１２】本発明の別の実施例の回路図。
【図１３】調節回路の調節特性を示す電位図。
１ 第１の回路節点 ２ 第２の回路節点 ３ 第３の回路節点（第１のインバータ装置の出力端
子） ＨＴ ヒステリシス‐トランジスタ Ｉ 定電流源 Ｉ１ 第１のインバータ装置 Ｉ２ 第１のインバータ装置 Ｒ１〜Ｒ３、Ｒ３' 抵抗要素 ＲＮ 抵抗回路網 ＳＴ シュミットトリガ回路 Ｔｎ ｎチャネル‐トランジスタ Ｔｐ ｐチャネル‐トランジスタ Ｖｘ 第１の電位 Ｖｙ 第２の電位 ＶＢＢ 基板バイアス電圧 ＶＳＳ 第１の供給電位 ＶＤＤ 第２の供給電位Ｅ シュミットトリガ回路の入力端子 Ａ シュミットトリガ回路の出力端子 Ｔ１ 第１の電位を持つ第１の電位端子 Ｔ２ 第２の電位を持つ第２の電位端子 Ｔ３ 第２の供給電位を持つ第２の供給電位端子 Ｔ４ 第１の供給電位を持つ第１の供給電位端子 Ｔ５ 基板バイアス電圧を持つ基板バイアス電圧端子
子） ＨＴ ヒステリシス‐トランジスタ Ｉ 定電流源 Ｉ１ 第１のインバータ装置 Ｉ２ 第１のインバータ装置 Ｒ１〜Ｒ３、Ｒ３' 抵抗要素 ＲＮ 抵抗回路網 ＳＴ シュミットトリガ回路 Ｔｎ ｎチャネル‐トランジスタ Ｔｐ ｐチャネル‐トランジスタ Ｖｘ 第１の電位 Ｖｙ 第２の電位 ＶＢＢ 基板バイアス電圧 ＶＳＳ 第１の供給電位 ＶＤＤ 第２の供給電位Ｅ シュミットトリガ回路の入力端子 Ａ シュミットトリガ回路の出力端子 Ｔ１ 第１の電位を持つ第１の電位端子 Ｔ２ 第２の電位を持つ第２の電位端子 Ｔ３ 第２の供給電位を持つ第２の供給電位端子 Ｔ４ 第１の供給電位を持つ第１の供給電位端子 Ｔ５ 基板バイアス電圧を持つ基板バイアス電圧端子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デイーター グライス ドイツ連邦共和国 8201 グロースカロ ーリエンフエルト ホツホリースシユト ラーセ ５ (56)参考文献 特開 昭61−269294（ＪＰ，Ａ) 特開 昭61−294690（ＪＰ，Ａ) 特開 昭61−294693（ＪＰ，Ａ) 特開 昭62−1184（ＪＰ，Ａ) 特開 昭63−211193（ＪＰ，Ａ) 特開 平２−1156（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 5/00 - 8/04 G06F 15/78 G11C 11/40 G11C 16/00 H01L 27/04 ＥＰＡＴ（ＱＵＥＳＴＥＬ)
Claims (21)
- 【請求項１】 集積半導体回路内で基板バイアス電圧
（ＶＢＢ）を発生するための基板バイアス電圧発生器に
対する調節回路であって、 シュミットトリガ回路（ＳＴ）が半導体回路の第１の電
位（Ｖｘ）を持つ第１の電位端子（Ｔ１）と第２の電位
（Ｖｙ）を持つ第２の電位端子（Ｔ２）とに接続され、
シュミットトリガ回路（ＳＴ）の出力端子（Ａ）に、供
給電圧を受けるために第１の電位（Ｖｘ）を持つ第１の
電位端子（Ｔ１）と半導体回路の第１の供給電位（ＶＳ
Ｓ）を持つ第１の供給電位端子（Ｔ４）とに接続されて
いる第１のインバータ装置（Ｉ１）が接続され、シュミ
ットトリガ回路（ＳＴ）の入力端子（Ｅ）が第１のイン
バータ装置（Ｉ１）の出力端子（３）と接続されている
基板バイアス電圧発生器に対する調節回路において、シュミットトリガ回路（ＳＴ）が、少なくとも３つの互
いに直列に配置された抵抗要素（Ｒ１、Ｒ２、Ｒ３）を
備えた抵抗回路網（ＲＮ）を有し、この抵抗回路網（Ｒ
Ｎ）が第１の電位（Ｖｘ）を持つ第１の電位端子（Ｔ
１）と第２の電位（Ｖｙ）を持つ第２の電位端子（Ｔ
２）とに接続され、第１の抵抗要素（Ｒ１）と第２の抵
抗要素（Ｒ２）との間に調節回路の第１の回路節点
（１）が形成され、 シュミットトリガ回路（ＳＴ）のヒステリシス機能を制
御するためにヒステリシス−トランジスタ（ＨＴ）が設
けられ、そのゲートがシュミットトリガ回路（ＳＴ）の
入力端子（Ｅ）を形成し、そのチャネルパスが第１の回
路節点（１）に接続されている ことを特徴とする基板バ
イアス電圧発生器に対する調節回路。 - 【請求項２】 第１のインバータ装置（Ｉ１）の出力端
子（３）に第２のインバータ装置（Ｉ２）が接続されて
いることを特徴とする請求項１記載の調節回路。 - 【請求項３】 第２のインバータ装置（Ｉ２）が供給電
圧を受けるために半導体回路の第１の供給電位（ＶＳ
Ｓ）を持つ第１の供給電位端子（Ｔ４）と半導体回路の
第２の供給電位（ＶＤＤ）を持つ第２の供給電位端子
（Ｔ３）とに接続されていることを特徴とする請求項２
記載の調節回路。 - 【請求項４】 第１の電位（Ｖｘ）が半導体回路の第２
の供給電位（ＶＤＤ）であることを特徴とする請求項１
乃至３の１つに記載の調節回路。 - 【請求項５】 第１の電位（Ｖｘ）が半導体回路の第２
の供給電位（ＶＤＤ）よりも低い調節電位（ＶＣＣ）で
あることを特徴とする請求項１乃至３の１つに記載の調
節回路。 - 【請求項６】 第２の抵抗要素（Ｒ２）と第３の抵抗要
素（Ｒ３）との間に調節回路の第２の回路節点（２）が
形成され、この第２の回路節点（２）がシュミットトリ
ガ回路（ＳＴ）の出力端子（Ａ）を形成することを特徴
とする請求項１乃至５の１つに記載の調節回路。 - 【請求項７】 抵抗要素（Ｒ１、Ｒ２、Ｒ３）の少なく
とも１つがトランジスタ回路で構成されていることを特
徴とする請求項６記載の調節回路。 - 【請求項８】 トランジスタとして接続されている抵抗
要素（Ｒ１、Ｒ２、Ｒ３）の少なくとも１つがｐチャネ
ル形式であり、そのゲートが第１の供給電位（ＶＳＳ）
を持つ第１の供給電位端子（Ｔ４）と接続されているこ
とを特徴とする請求項７記載の調節回路。 - 【請求項９】 トランジスタとして接続されている抵抗
要素（Ｒ１、Ｒ２、Ｒ３）の少なくとも１つがｎチャネ
ル形式であり、そのゲートが第１の電位（Ｖｘ）を持つ
第１の電位端子（Ｔ１）と接続されていることを特徴と
する請求項７又は８記載の調節回路。 - 【請求項１０】 トランジスタとして接続されている抵
抗要素（Ｒ１、Ｒ２、Ｒ３）の少なくとも１つにおいて
ゲートがそのドレインと接続されていることを特徴とす
る請求項７乃至９の１つに記載の調節回路。 - 【請求項１１】 抵抗要素（Ｒ１、Ｒ２、Ｒ３）の少な
くとも１つがオーム抵抗であることを特徴とする請求項
６乃至１０の１つに記載の調節回路。 - 【請求項１２】 第２の電位（Ｖｙ）が基板バイアス電
圧（ＶＢＢ）であることを特徴とする請求項１乃至１１
の１つに記載の調節回路。 - 【請求項１３】 第３の抵抗要素（Ｒ３）がｎチャネル
トランジスタであり、そのゲートが第１の供給電位（Ｖ
ＳＳ）を持つ第１の供給電位端子（Ｔ４）と接続されて
いることを特徴とする請求項６ないし１２の１つに記載
の調節回路。 - 【請求項１４】 第２の電位（Ｖｙ）が第１の供給電位
（ＶＳＳ）であり、第３の抵抗要素（Ｒ３）がｐチャネ
ルトランジスタであり、そのゲートが基板バイアス電圧
（ＶＢＢ）を持つ基板バイアス電圧端子（Ｔ５）と接続
されていることを特徴とする請求項６乃至１１の１つに
記載の調節回路。 - 【請求項１５】 第２の回路節点（２）と第３の抵抗要
素（Ｒ３）との間に少なくとも別の抵抗要素（Ｒ'）が
配置されていることを特徴とする請求項１３又は１４記
載の調節回路。 - 【請求項１６】 ヒステリシス−トランジスタ（ＨＴ）
がそのチャネルパスで第１の電位（Ｖｘ）を持つ第１の
電位端子（Ｔ１）と第１の回路節点（１）とに接続され
ていることを特徴とする請求項１記載の調節回路。 - 【請求項１７】 ヒステリシス−トランジスタ（ＨＴ）
がそのチャネルパスで第２の供給電位（ＶＤＤ）を持つ
第２の供給電位端子（Ｔ３）と第１の回路節点（１）と
に接続されていることを特徴とする請求項１記載の調節
回路。 - 【請求項１８】 ヒステリシス−トランジスタ（ＨＴ）
が遮断状態で有限の抵抗値を有する第１の抵抗要素（Ｒ
１）としての役割をすることを特徴とする請求項１６又
は１７記載の調節回路。 - 【請求項１９】 第１のインバータ装置（Ｉ１）が、ヒ
ステリシス−トランジスタ（ＨＴ）がｐチャネル形式で
あれば、奇数のインバータを含んでおり、さもなければ
偶数のインバータを含んでいることを特徴とする請求項
１乃至１８の１つに記載の調節回路。 - 【請求項２０】 第２のインバータ装置（Ｉ２）が少な
くとも１つのインバータを含んでいることを特徴とする
請求項２乃至１９の１つに記載の調節回路。 - 【請求項２１】 第１の電位（Ｖｘ）を持つ第１の電位
端子（Ｔ１）が定電流源（Ｉ）により置換されているこ
とを特徴とする請求項１乃至２０の１つに記載の調節回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP91102555A EP0499673B1 (de) | 1991-02-21 | 1991-02-21 | Regelschaltung für einen Substratvorspannungsgenerator |
| AT91102555.9 | 1991-02-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05120862A JPH05120862A (ja) | 1993-05-18 |
| JP3193439B2 true JP3193439B2 (ja) | 2001-07-30 |
Family
ID=8206435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06970392A Expired - Lifetime JP3193439B2 (ja) | 1991-02-21 | 1992-02-19 | 基板バイアス電圧発生器に対する調節回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5327072A (ja) |
| EP (1) | EP0499673B1 (ja) |
| JP (1) | JP3193439B2 (ja) |
| KR (1) | KR100248169B1 (ja) |
| AT (1) | ATE137872T1 (ja) |
| DE (1) | DE59107793D1 (ja) |
| HK (1) | HK1000925A1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5485116A (en) * | 1994-06-06 | 1996-01-16 | Csem Centre Suisse D'electronique Et De Microtechnique Sa - Recherche Et Developpement | Power diverting circuit |
| DE69431598D1 (de) * | 1994-11-30 | 2002-11-28 | St Microelectronics Srl | Monolithischer integrierter Generator von verschiedenen Speisespannungswerten |
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- 1991-02-21 AT AT91102555T patent/ATE137872T1/de not_active IP Right Cessation
- 1991-02-21 EP EP91102555A patent/EP0499673B1/de not_active Expired - Lifetime
-
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- 1992-02-19 JP JP06970392A patent/JP3193439B2/ja not_active Expired - Lifetime
- 1992-02-21 KR KR1019920002602A patent/KR100248169B1/ko not_active IP Right Cessation
- 1992-02-21 US US07/839,787 patent/US5327072A/en not_active Expired - Lifetime
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1997
- 1997-12-18 HK HK97102496A patent/HK1000925A1/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05120862A (ja) | 1993-05-18 |
| US5327072A (en) | 1994-07-05 |
| ATE137872T1 (de) | 1996-05-15 |
| HK1000925A1 (en) | 1998-05-08 |
| KR100248169B1 (ko) | 2000-03-15 |
| KR920017239A (ko) | 1992-09-26 |
| DE59107793D1 (de) | 1996-06-13 |
| EP0499673A1 (de) | 1992-08-26 |
| EP0499673B1 (de) | 1996-05-08 |
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