JP3609185B2 - 信号発生回路及びこれを用いたテストモード設定方法 - Google Patents
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Description
【０００１】
【産業上の利用分野】
この発明は、入力端子としての入力ピンに推奨入力電位以上の高電位を印加することによってノーマルモードからテストモードへ切り換わり、テストモード尊号を発生する信号発生回路及びこれを用いたテストモード設定方法に関するものである。
【０００２】
【従来の技術】
従来、ＤＲＡＭの動作状態を確認するためのテスト方法としては、外部から推奨入力電位以上の電位が入力ピンに印加されることによって、テストモード信号を生成し、このテストモード信号を用いて、メモリアレイをテストするというものがあった。
【０００３】
このテストモード信号を発生するための信号発生回路の構成は、入力ピンと、このピンと接続された高インピーダンス回路と、この高インピーダンス回路と接続される電圧発生回路としての信号増幅回路と、この高インピーダンス回路とＶｓｓとの間に接続された抵抗手段とからなる。
【０００４】
このような、信号発生回路において、電源投入時、入力ピンに推奨入力電位以上の１２Ｖの電位を印加することによってテストモード信号を発生し、メモリアレイをテストしていた。
【０００５】
【発明が解決しようとする課題】
近年、ＤＲＡＭの高集積化が進むにつれ、これを構成するトランジスタも小さくなり、これに伴い、ゲート酸化膜も薄くなってきている。このようなＤＲＡＭに対し、従来のＤＲＡＭの動作状態を確認するためのテスト方法を用いて、入力ピンに推奨入力電位以上の電位として例えば１２Ｖをかけると、トランジスタのゲート酸化膜破壊を起こすといった不具合が生じる可能性があった。
【０００６】
本発明は、上述の問題を解決したテストモード信号発生回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、第１の発明の信号発生回路は、入力端子と、前記入力端子と第１のノードとの間に直列接続された複数のトランジスタから構成され、該複数のトランジスタの各々のゲート電極はソース電極あるいはドレイン電極の一方の電極と接続されている高インピーダンス回路と、前記第１のノードの電圧に応じた電圧を有する信号を出力する電圧発生回路と、前記第１のノードと基準電圧源との間に接続された抵抗手段と、前記第１のノードと前記複数のトランジスタのうち所望のトランジスタ間の第２のノードとの間に接続され、前記電圧発生回路からの出力される電圧に応じて、該２つのノード間の電気的な導通状態を制御するトランジスタと、を有するものとしている。
【０００８】
また、第２の発明の信号発生回路は、入力端子と、前記入力端子と第１のノードとの間に直列接続された複数のトランジスタから構成され、該複数のトランジスタの各々のゲート電極はソース電極あるいはドレイン電極の一方の電極と接続されている高インピーダンス回路と、前記第１のノードの電圧に応じた電圧を有する信号を出力する電圧発生回路と、前記第１のノードと基準電圧源との間に接続された抵抗手段と、前記第１のノードと前記複数のトランジスタのうち所望のトランジスタ間の第２のノードとの間に接続され、前記電圧発生回路からの出力される電圧に応じて、該２つのノード間の電気的な導通状態を制御する第１のトランジスタと、前記第１のノードと前記複数のトランジスタのうち前記所望のトランジスタとは異なるトランジスタ間の第３のノードとの間に接続され、制御信号に応じて、該２つのノード間の電気的な導通状態を制御する第２のトランジスタと、を有するものとしている。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態について図を参照しながら詳細に説明する。
【００１０】
第１の実施の形態
図１はテストモード信号を発生するための本発明の第１の実施の形態の信号発生回路を示している。
【００１１】
本発明の第１の実施の形態の信号発生回路は、入力ピン１と、このピン１と接続され、夫々が直列接続されている複数のＮチャネルＭＯＳトランジスタ（Ｑ１〜Ｑ６）からなる高インピーダンス回路と、この複数のＮチャネルＭＯＳトランジスタ（Ｑ１〜Ｑ６）の出力端にあるＮチャネルＭＯＳトランジスタＱ６と接続される複数のインバータからなり、テストモード信号が出力される出力端子ＯＵＴを有している信号増幅回路２と、ＮチャネルＭＯＳトランジスタＱ６とＶｓｓとの間でノードＮ１を介し接続され、常時ゲートに１／２Ｖｃｃが印加されているＮチャネルＭＯＳトランジスタＱ７からなる抵抗手段と、ノードＮ１とノードＮ２との間に接続され、ゲートが信号増幅回路２の出力端子ＯＵＴと接続されているＮチャネルＭＯＳトランジスタＱ８とから構成される。
【００１２】
ここで、ＮチャネルＭＯＳトランジスタＱ８は、信号増幅回路２の出力状態によって制御され、ノードＮ１の電位を保持する。
【００１３】
また、ＮチャネルＭＯＳトランジスタＱ１￣Ｑ６の夫々は、ドレインとゲートとが接続されている。
【００１４】
さらに、抵抗手段として機能するＮチャネルＭＯＳトランジスタＱ７は、常時ゲートに１／２Ｖｃｃが印加されているため、入力ピン１とＮチャネルＭＯＳトランジスタＱ１のドレイン間のノードの電位と、ノードＮ１の電位とは、相関して上がったり、下がったりする。
【００１５】
次に、本発明の第１の実施の形態の信号発生回路の動作について、図１及び本発明の第１の実施の形態の信号発生回路の動作波形を示す図である図２を用いて説明する。
【００１６】
本発明の第１の実施の形態の信号発生回路は、入力ピン１に推奨電位、例えば６．５Ｖ以上の高電位、例えば１２Ｖを印加することによって動作可能な状態になる。
【００１７】
先ず、入力ピン１に１２Ｖが印加されると、順次ＮチャネルＭＯＳトランジスタＱ１、ＮチャネルＭＯＳトランジスタＱ２、ＮチャネルＭＯＳトランジスタＱ３、ＮチャネルＭＯＳトランジスタＱ４、ＮチャネルＭＯＳトランジスタＱ５、ＮチャネルＭＯＳトランジスタＱ６がオン状態になり、ノードＮ１の電位は上がっていき、電位レベルは”Ｈ”となる。
【００１８】
ノードＮ１の電位レベルが”Ｈ”となり、このノードＮ１が信号増幅回路２のしきい値以上の電位として、例えば１．２Ｖまで上がるとこの信号増幅回路２はノードＮ１の電位を増幅し、出力端子ＯＵＴは３．３Ｖまで上昇する。これに応じて、出力端子ＯＵＴから”Ｈ”レベルの信号が出力される。ここで、この”Ｈ”レベルの信号はテストモード信号として用いられる。
【００１９】
次に、この出力端子ＯＵＴの電位レベルが”Ｈ”となったことに応答し、ＮチャネルＭＯＳトランジスタＱ８がオン状態になる。このＮチャネルＭＯＳトランジスタＱ８がオン状態になったことに応答してノードＮ１とノードＮ２間の電路がバイパスされる。これによりこのノードＮ１とノードＮ２間が導通状態になる。
【００２０】
このように、ノードＮ１とノードＮ２間が導通状態になっているため、信号増幅回路２の出力端子からテストモード信号の出力を維持するために必要な入力ピン１に印加される電位は１２Ｖよりも低い電位ですむ。つまり、この低い電位は少なくてもＮチャネルＭＯＳトランジスタＱ１〜Ｑ３のオン状態を維持し、かつノードＮ１が信号増幅回路２のしきい値以上の電位を維持できる程度であればよい。例えば、８Ｖでよい。
【００２１】
次に、入力ピン１に印加される電位が６．５Ｖ以下になると、ＮチャネルＭＯＳトランジスタＱ１〜Ｑ３がオフ状態になり、これを受けて信号増幅回路２もオフ状態となり、さらに、ＮチャネルＭＯＳトランジスタＱ７はノードＮ１を完全にＬレベルにする。
【００２２】
これによって、テストモード信号の出力は停止し、テストモードからノーマルモードに切り替わる。
【００２３】
上述したとおり、本発明の信号発生回路によれば、入力ピン１に印加される電位はＮチャネルＭＯＳトランジスタＱ８がオン状態になるまでは、１２Ｖを印加しておく必要があるが、ＮチャネルＭＯＳトランジスタＱ８がオン状態になってしまえば、その後は電位を８Ｖ程度に低くしたとしても、テストモード信号の出力を維持することができるため、従来の方法のようにテストモード信号の出力を維持するため、入力ピン１に１２Ｖを印加し続ける必要がなくなる。このように、入力ピン１に１２Ｖを印加し続ける必要がなくなるため、テストモード信号発生時に起こるトランジスタのゲート酸化膜破壊を防止することができる。
【００２４】
また、上記本発明の第１の実施の形態の信号発生回路において、ノードＮ１の電位変化に反応しやすいように、信号増幅回路２の入力側の初段の回路のしきい値を低く設定する、つまり初段の回路を構成するＰチャネルＭＯＳトランジスタの駆動能力をＮチャネルＭＯＳトランジスタに比して小さくする。具体的には、ＰチャネルＭＯＳトランジスタのＷをＮチャネルＭＯＳトランジスタに比して小さくする。または、ＰチャネルＭＯＳトランジスタのＬをＮチャネルＭＯＳトランジスタに比して大きくする。これにより、入力ピン１に印加する電位を低く抑さえられ、かつ入力ピン１からＶｓｓへ流れる貫通電流を抑さえることができる。
【００２５】
第２の実施の形態
図２はテストモード信号を発生するための本発明の第２の実施の形態の信号発生回路を示している。
【００２６】
本発明の第２の実施の形態の信号発生回路は、入力ピン１と、このピン１と接続され、夫々が直列接続されている複数のＮチャネルＭＯＳトランジスタ（Ｑ１〜Ｑ６）からなる高インピーダンス回路と、この複数のＮチャネルＭＯＳトランジスタ（Ｑ１〜Ｑ６）のうちＮチャネルＭＯＳトランジスタＱ６と接続される複数のインバータからなる信号増幅回路２と、ＮチャネルＭＯＳトランジスタＱ６とＶｓｓとの間でノードＮ１を介し接続され、常時ゲートに１／２Ｖｃｃが印加されているＮチャネルＭＯＳトランジスタＱ７からなる抵抗手段と、第１のノードＮ１と第２のノードＮ２との間に接続され、信号増幅回路２の出力状態によって制御され、第１のノードＮ１の電位レベルを保持するＮチャネルＭＯＳトランジスタＱ８と、第１のノードＮ１と第３のノードＮ３との間に設けられ、制御信号ＩＮＴＢＢの入力と推奨入力電位以上の電位が入力ピン１に印加されたことに応答し、第１のノードＮ１と第３のノードＮ３とをバイパスし、第１のノードＮ１に所定の電位を供給するＮチャネルＭＯＳトランジスタＱ９とからなる。
【００２７】
また、ＮチャネルＭＯＳトランジスタＱ１￣Ｑ６の夫々は、ドレインとゲートとが接続されている。
【００２８】
さらに、抵抗手段として機能するＮチャネルＭＯＳトランジスタＱ７は、常時ゲートに１／２Ｖｃｃが印加されているため、入力ピン１とＮチャネルＭＯＳトランジスタＱ１のドレイン間のノードの電位と、ノードＮ１の電位とは、相関して上がったり、下がったりする。
【００２９】
次に、本発明の第２の実施の形態の信号発生回路の動作について図３及び本発明の第２の実施の形態の信号発生回路の動作波形を示す図４を用いて説明する。
【００３０】
先ず、入力ピン１に推奨入力電位、例えば６．５Ｖ以上の高電位、例えば８Ｖを印加すると、ＮチャネルＭＯＳトランジスタＱ１とＮチャネルＭＯＳトランジスタＱ２はオン状態となり、この状態でＮチャネルＭＯＳトランジスタＱ９のゲートに制御信号ＩＮＴＢＢとして、３．３Ｖが入力されると、ノードＮ３とノードＮ１間が導通状態になる。これによって、ノードＮ１の電位は上昇し、電位レベルが”Ｈ”となる。このノードＮ１が信号増幅回路２のしきい値以上の電位として、例えば１．２Ｖまで上がるとこの信号増幅回路２はノードＮ１の電位を増幅し、出力端子ＯＵＴは３．３Ｖまで上昇する。これに応じて、出力端子ＯＵＴから”Ｈ”レベルの信号が出力される。ここで、この”Ｈ”レベルの信号はテストモード信号として用いられる。
【００３１】
次に、この出力端子ＯＵＴの電位レベルが”Ｈ”となったことに応答し、ＮチャネルＭＯＳトランジスタＱ８がオン状態になる。このＮチャネルＭＯＳトランジスタＱ８がオン状態になったことに応答してノードＮ１とノードＮ２間の電路がバイパスされる。これによりこのノードＮ１とノードＮ２間が導通状態になる。
【００３２】
このように、ノードＮ１とノードＮ２間が導通状態になっているため、信号増幅回路２の出力端子からテストモード信号の出力を維持するために必要な入力ピン１に印加される電位は少なくてもＮチャネルＭＯＳトランジスタＱ１〜Ｑ３のオン状態を維持し、かつノードＮ１が信号増幅回路２のしきい値以上の電位を維持できる程度であればよい。例えば、８Ｖでよい。
【００３３】
次に、入力ピン１に印加される電位が６．５Ｖ以下になると、ノードＮ１の電位が下がり、信号増幅回路２がオフ状態となる。この信号増幅回路２がオフ状態となったことを受けて、出力端子ＯＵＴの電位レベルも下がり、ＮチャネルＭＯＳトランジスタＱ８がオフ状態になる。
【００３４】
また、ＮチャネルＭＯＳトランジスタＱ７はノードＮ１を完全にＬレベルにする。
【００３５】
これによって、テストモード信号の出力は停止し、テストモードからノーマルモードに切り替わる。
【００３６】
また、制御信号ＩＮＴＢＢがＬレベルになりＮチャネルＭＯＳトランジスタＱ９がオフ状態になってもＮチャネルＭＯＳトランジスタＱ８がオン状態になっていれば、信号増幅回路２の活性化状態は保持される。なお、制御信号ＩＮＴＢＢは、ＮチャネルＭＯＳトランジスタＱ８がオン状態になるまでＨレベルを保持される。
【００３７】
上述したとおり、本発明の第２の実施の形態の信号発生回路によれば、入力ピン１に印加される電位は、出力端子ＯＵＴからテストモード信号が出力されるまでは、少なくてもＮチャネルＭＯＳトランジスタＱ１とＮチャネルＭＯＳトランジスタＱ２とをオン状態し、かつノードＮ１が信号増幅回路２のしきい値以上の電位を維持できる程度、例えば８Ｖでよい。次に、ＮチャネルＭＯＳトランジスタＱ８がオン状態になれば、ＮチャネルＭＯＳトランジスタＱ１とＮチャネルＭＯＳトランジスタＱ２とＮチャネルＭＯＳトランジスタＱ３がオン状態となる程度の電位を入力ピン１に印加しておけばよく、例えば８Ｖを印加しておけばよい。
【００３８】
このように、従来の方法のようにテストモード信号の出力を維持するため、入力ピン１に１２Ｖもの高電位を印加する必要がなくなる。よって、ノーマルモードからテストモードへモードの切り換えを従来に比べて低電位で実現可能であるため、テストモード信号発生時に起こるトランジスタのゲート酸化膜破壊を防止することができる。
【００３９】
また、上記本発明の第２の実施の形態の信号発生回路において、ノードＮ１の電位変化に反応しやすいように、信号増幅回路２の入力側の初段の回路のしきい値を低く設定する、つまり初段の回路を構成するＰチャネルＭＯＳトランジスタの駆動能力をＮチャネルＭＯＳトランジスタに比して小さくする。具体的には、ＰチャネルＭＯＳトランジスタのＷをＮチャネルＭＯＳトランジスタに比して小さくする。または、ＰチャネルＭＯＳトランジスタのＬをＮチャネルＭＯＳトランジスタに比して大きくする。これにより、入力ピン１に印加する電位を低く抑さえられ、かつ入力ピン１からＶｓｓへ流れる貫通電流を抑さえることができる。
【００４０】
なお、本発明は、上記実施の形態に限定されるものではなく、本発明の趣旨の基づいて種々の変形をすることが可能であり、それらを本発明の範囲から排除するものではない。
【００４１】
例えば、上記本発明の第１及び第２の実施の形態ではＮチャネルＭＯＳトランジスタＱ１￣Ｑ６の夫々は、ドレインとゲートとが接続されているとしたが、ソースとゲートとが接続されていてもかまわない。
【００４２】
【発明の効果】
以上、詳細に説明したように、本発明の信号発生回路によれば、以下のような効果を奏することができる。
【００４３】
（１）第１の発明によれば、ノーマルモードからテストモードへモードの切り換えの際、入力ピン１に１２Ｖを印加し続ける必要がなくなるため、トランジスタのゲート膜破壊を抑制できる。
【００４４】
また、制御信号を使用せずに、入力ピン１に印加する電位を切り換えるのみで、ノーマルモードからテストモードへモードの切り換えることが可能になる。
【００４５】
（２）第２の発明によれば、ノーマルモードからテストモードへモードの切り換えを従来に比べて低電圧で実現可能であるため、トランジスタのゲート膜破壊を起こさない。
【００４６】
また、入力ピン１に印加する電位が一定の低電位を印加するだけでよいため、入力電位を切り換えるための外部装置が必要ない。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の信号発生回路の回路構成図である。
【図２】本発明の第１の実施の形態の信号発生回路の回路動作を説明するための図である。
【図３】本発明の第２の実施の形態の信号発生回路の回路構成図である。
【図４】本発明の第２の実施の形態の信号発生回路の回路動作を説明するための図である。
【符号の説明】
１・・・・・・入力ピン
２・・・・・・信号増幅回路
Ｑ１〜Ｑ８・・・ＮチャネルＭＯＳトランジスタ
Ｎ１、Ｎ２・・・ノード
ＯＵＴ・・・・・出力端子
【産業上の利用分野】
この発明は、入力端子としての入力ピンに推奨入力電位以上の高電位を印加することによってノーマルモードからテストモードへ切り換わり、テストモード尊号を発生する信号発生回路及びこれを用いたテストモード設定方法に関するものである。
【０００２】
【従来の技術】
従来、ＤＲＡＭの動作状態を確認するためのテスト方法としては、外部から推奨入力電位以上の電位が入力ピンに印加されることによって、テストモード信号を生成し、このテストモード信号を用いて、メモリアレイをテストするというものがあった。
【０００３】
このテストモード信号を発生するための信号発生回路の構成は、入力ピンと、このピンと接続された高インピーダンス回路と、この高インピーダンス回路と接続される電圧発生回路としての信号増幅回路と、この高インピーダンス回路とＶｓｓとの間に接続された抵抗手段とからなる。
【０００４】
このような、信号発生回路において、電源投入時、入力ピンに推奨入力電位以上の１２Ｖの電位を印加することによってテストモード信号を発生し、メモリアレイをテストしていた。
【０００５】
【発明が解決しようとする課題】
近年、ＤＲＡＭの高集積化が進むにつれ、これを構成するトランジスタも小さくなり、これに伴い、ゲート酸化膜も薄くなってきている。このようなＤＲＡＭに対し、従来のＤＲＡＭの動作状態を確認するためのテスト方法を用いて、入力ピンに推奨入力電位以上の電位として例えば１２Ｖをかけると、トランジスタのゲート酸化膜破壊を起こすといった不具合が生じる可能性があった。
【０００６】
本発明は、上述の問題を解決したテストモード信号発生回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、第１の発明の信号発生回路は、入力端子と、前記入力端子と第１のノードとの間に直列接続された複数のトランジスタから構成され、該複数のトランジスタの各々のゲート電極はソース電極あるいはドレイン電極の一方の電極と接続されている高インピーダンス回路と、前記第１のノードの電圧に応じた電圧を有する信号を出力する電圧発生回路と、前記第１のノードと基準電圧源との間に接続された抵抗手段と、前記第１のノードと前記複数のトランジスタのうち所望のトランジスタ間の第２のノードとの間に接続され、前記電圧発生回路からの出力される電圧に応じて、該２つのノード間の電気的な導通状態を制御するトランジスタと、を有するものとしている。
【０００８】
また、第２の発明の信号発生回路は、入力端子と、前記入力端子と第１のノードとの間に直列接続された複数のトランジスタから構成され、該複数のトランジスタの各々のゲート電極はソース電極あるいはドレイン電極の一方の電極と接続されている高インピーダンス回路と、前記第１のノードの電圧に応じた電圧を有する信号を出力する電圧発生回路と、前記第１のノードと基準電圧源との間に接続された抵抗手段と、前記第１のノードと前記複数のトランジスタのうち所望のトランジスタ間の第２のノードとの間に接続され、前記電圧発生回路からの出力される電圧に応じて、該２つのノード間の電気的な導通状態を制御する第１のトランジスタと、前記第１のノードと前記複数のトランジスタのうち前記所望のトランジスタとは異なるトランジスタ間の第３のノードとの間に接続され、制御信号に応じて、該２つのノード間の電気的な導通状態を制御する第２のトランジスタと、を有するものとしている。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態について図を参照しながら詳細に説明する。
【００１０】
第１の実施の形態
図１はテストモード信号を発生するための本発明の第１の実施の形態の信号発生回路を示している。
【００１１】
本発明の第１の実施の形態の信号発生回路は、入力ピン１と、このピン１と接続され、夫々が直列接続されている複数のＮチャネルＭＯＳトランジスタ（Ｑ１〜Ｑ６）からなる高インピーダンス回路と、この複数のＮチャネルＭＯＳトランジスタ（Ｑ１〜Ｑ６）の出力端にあるＮチャネルＭＯＳトランジスタＱ６と接続される複数のインバータからなり、テストモード信号が出力される出力端子ＯＵＴを有している信号増幅回路２と、ＮチャネルＭＯＳトランジスタＱ６とＶｓｓとの間でノードＮ１を介し接続され、常時ゲートに１／２Ｖｃｃが印加されているＮチャネルＭＯＳトランジスタＱ７からなる抵抗手段と、ノードＮ１とノードＮ２との間に接続され、ゲートが信号増幅回路２の出力端子ＯＵＴと接続されているＮチャネルＭＯＳトランジスタＱ８とから構成される。
【００１２】
ここで、ＮチャネルＭＯＳトランジスタＱ８は、信号増幅回路２の出力状態によって制御され、ノードＮ１の電位を保持する。
【００１３】
また、ＮチャネルＭＯＳトランジスタＱ１￣Ｑ６の夫々は、ドレインとゲートとが接続されている。
【００１４】
さらに、抵抗手段として機能するＮチャネルＭＯＳトランジスタＱ７は、常時ゲートに１／２Ｖｃｃが印加されているため、入力ピン１とＮチャネルＭＯＳトランジスタＱ１のドレイン間のノードの電位と、ノードＮ１の電位とは、相関して上がったり、下がったりする。
【００１５】
次に、本発明の第１の実施の形態の信号発生回路の動作について、図１及び本発明の第１の実施の形態の信号発生回路の動作波形を示す図である図２を用いて説明する。
【００１６】
本発明の第１の実施の形態の信号発生回路は、入力ピン１に推奨電位、例えば６．５Ｖ以上の高電位、例えば１２Ｖを印加することによって動作可能な状態になる。
【００１７】
先ず、入力ピン１に１２Ｖが印加されると、順次ＮチャネルＭＯＳトランジスタＱ１、ＮチャネルＭＯＳトランジスタＱ２、ＮチャネルＭＯＳトランジスタＱ３、ＮチャネルＭＯＳトランジスタＱ４、ＮチャネルＭＯＳトランジスタＱ５、ＮチャネルＭＯＳトランジスタＱ６がオン状態になり、ノードＮ１の電位は上がっていき、電位レベルは”Ｈ”となる。
【００１８】
ノードＮ１の電位レベルが”Ｈ”となり、このノードＮ１が信号増幅回路２のしきい値以上の電位として、例えば１．２Ｖまで上がるとこの信号増幅回路２はノードＮ１の電位を増幅し、出力端子ＯＵＴは３．３Ｖまで上昇する。これに応じて、出力端子ＯＵＴから”Ｈ”レベルの信号が出力される。ここで、この”Ｈ”レベルの信号はテストモード信号として用いられる。
【００１９】
次に、この出力端子ＯＵＴの電位レベルが”Ｈ”となったことに応答し、ＮチャネルＭＯＳトランジスタＱ８がオン状態になる。このＮチャネルＭＯＳトランジスタＱ８がオン状態になったことに応答してノードＮ１とノードＮ２間の電路がバイパスされる。これによりこのノードＮ１とノードＮ２間が導通状態になる。
【００２０】
このように、ノードＮ１とノードＮ２間が導通状態になっているため、信号増幅回路２の出力端子からテストモード信号の出力を維持するために必要な入力ピン１に印加される電位は１２Ｖよりも低い電位ですむ。つまり、この低い電位は少なくてもＮチャネルＭＯＳトランジスタＱ１〜Ｑ３のオン状態を維持し、かつノードＮ１が信号増幅回路２のしきい値以上の電位を維持できる程度であればよい。例えば、８Ｖでよい。
【００２１】
次に、入力ピン１に印加される電位が６．５Ｖ以下になると、ＮチャネルＭＯＳトランジスタＱ１〜Ｑ３がオフ状態になり、これを受けて信号増幅回路２もオフ状態となり、さらに、ＮチャネルＭＯＳトランジスタＱ７はノードＮ１を完全にＬレベルにする。
【００２２】
これによって、テストモード信号の出力は停止し、テストモードからノーマルモードに切り替わる。
【００２３】
上述したとおり、本発明の信号発生回路によれば、入力ピン１に印加される電位はＮチャネルＭＯＳトランジスタＱ８がオン状態になるまでは、１２Ｖを印加しておく必要があるが、ＮチャネルＭＯＳトランジスタＱ８がオン状態になってしまえば、その後は電位を８Ｖ程度に低くしたとしても、テストモード信号の出力を維持することができるため、従来の方法のようにテストモード信号の出力を維持するため、入力ピン１に１２Ｖを印加し続ける必要がなくなる。このように、入力ピン１に１２Ｖを印加し続ける必要がなくなるため、テストモード信号発生時に起こるトランジスタのゲート酸化膜破壊を防止することができる。
【００２４】
また、上記本発明の第１の実施の形態の信号発生回路において、ノードＮ１の電位変化に反応しやすいように、信号増幅回路２の入力側の初段の回路のしきい値を低く設定する、つまり初段の回路を構成するＰチャネルＭＯＳトランジスタの駆動能力をＮチャネルＭＯＳトランジスタに比して小さくする。具体的には、ＰチャネルＭＯＳトランジスタのＷをＮチャネルＭＯＳトランジスタに比して小さくする。または、ＰチャネルＭＯＳトランジスタのＬをＮチャネルＭＯＳトランジスタに比して大きくする。これにより、入力ピン１に印加する電位を低く抑さえられ、かつ入力ピン１からＶｓｓへ流れる貫通電流を抑さえることができる。
【００２５】
第２の実施の形態
図２はテストモード信号を発生するための本発明の第２の実施の形態の信号発生回路を示している。
【００２６】
本発明の第２の実施の形態の信号発生回路は、入力ピン１と、このピン１と接続され、夫々が直列接続されている複数のＮチャネルＭＯＳトランジスタ（Ｑ１〜Ｑ６）からなる高インピーダンス回路と、この複数のＮチャネルＭＯＳトランジスタ（Ｑ１〜Ｑ６）のうちＮチャネルＭＯＳトランジスタＱ６と接続される複数のインバータからなる信号増幅回路２と、ＮチャネルＭＯＳトランジスタＱ６とＶｓｓとの間でノードＮ１を介し接続され、常時ゲートに１／２Ｖｃｃが印加されているＮチャネルＭＯＳトランジスタＱ７からなる抵抗手段と、第１のノードＮ１と第２のノードＮ２との間に接続され、信号増幅回路２の出力状態によって制御され、第１のノードＮ１の電位レベルを保持するＮチャネルＭＯＳトランジスタＱ８と、第１のノードＮ１と第３のノードＮ３との間に設けられ、制御信号ＩＮＴＢＢの入力と推奨入力電位以上の電位が入力ピン１に印加されたことに応答し、第１のノードＮ１と第３のノードＮ３とをバイパスし、第１のノードＮ１に所定の電位を供給するＮチャネルＭＯＳトランジスタＱ９とからなる。
【００２７】
また、ＮチャネルＭＯＳトランジスタＱ１￣Ｑ６の夫々は、ドレインとゲートとが接続されている。
【００２８】
さらに、抵抗手段として機能するＮチャネルＭＯＳトランジスタＱ７は、常時ゲートに１／２Ｖｃｃが印加されているため、入力ピン１とＮチャネルＭＯＳトランジスタＱ１のドレイン間のノードの電位と、ノードＮ１の電位とは、相関して上がったり、下がったりする。
【００２９】
次に、本発明の第２の実施の形態の信号発生回路の動作について図３及び本発明の第２の実施の形態の信号発生回路の動作波形を示す図４を用いて説明する。
【００３０】
先ず、入力ピン１に推奨入力電位、例えば６．５Ｖ以上の高電位、例えば８Ｖを印加すると、ＮチャネルＭＯＳトランジスタＱ１とＮチャネルＭＯＳトランジスタＱ２はオン状態となり、この状態でＮチャネルＭＯＳトランジスタＱ９のゲートに制御信号ＩＮＴＢＢとして、３．３Ｖが入力されると、ノードＮ３とノードＮ１間が導通状態になる。これによって、ノードＮ１の電位は上昇し、電位レベルが”Ｈ”となる。このノードＮ１が信号増幅回路２のしきい値以上の電位として、例えば１．２Ｖまで上がるとこの信号増幅回路２はノードＮ１の電位を増幅し、出力端子ＯＵＴは３．３Ｖまで上昇する。これに応じて、出力端子ＯＵＴから”Ｈ”レベルの信号が出力される。ここで、この”Ｈ”レベルの信号はテストモード信号として用いられる。
【００３１】
次に、この出力端子ＯＵＴの電位レベルが”Ｈ”となったことに応答し、ＮチャネルＭＯＳトランジスタＱ８がオン状態になる。このＮチャネルＭＯＳトランジスタＱ８がオン状態になったことに応答してノードＮ１とノードＮ２間の電路がバイパスされる。これによりこのノードＮ１とノードＮ２間が導通状態になる。
【００３２】
このように、ノードＮ１とノードＮ２間が導通状態になっているため、信号増幅回路２の出力端子からテストモード信号の出力を維持するために必要な入力ピン１に印加される電位は少なくてもＮチャネルＭＯＳトランジスタＱ１〜Ｑ３のオン状態を維持し、かつノードＮ１が信号増幅回路２のしきい値以上の電位を維持できる程度であればよい。例えば、８Ｖでよい。
【００３３】
次に、入力ピン１に印加される電位が６．５Ｖ以下になると、ノードＮ１の電位が下がり、信号増幅回路２がオフ状態となる。この信号増幅回路２がオフ状態となったことを受けて、出力端子ＯＵＴの電位レベルも下がり、ＮチャネルＭＯＳトランジスタＱ８がオフ状態になる。
【００３４】
また、ＮチャネルＭＯＳトランジスタＱ７はノードＮ１を完全にＬレベルにする。
【００３５】
これによって、テストモード信号の出力は停止し、テストモードからノーマルモードに切り替わる。
【００３６】
また、制御信号ＩＮＴＢＢがＬレベルになりＮチャネルＭＯＳトランジスタＱ９がオフ状態になってもＮチャネルＭＯＳトランジスタＱ８がオン状態になっていれば、信号増幅回路２の活性化状態は保持される。なお、制御信号ＩＮＴＢＢは、ＮチャネルＭＯＳトランジスタＱ８がオン状態になるまでＨレベルを保持される。
【００３７】
上述したとおり、本発明の第２の実施の形態の信号発生回路によれば、入力ピン１に印加される電位は、出力端子ＯＵＴからテストモード信号が出力されるまでは、少なくてもＮチャネルＭＯＳトランジスタＱ１とＮチャネルＭＯＳトランジスタＱ２とをオン状態し、かつノードＮ１が信号増幅回路２のしきい値以上の電位を維持できる程度、例えば８Ｖでよい。次に、ＮチャネルＭＯＳトランジスタＱ８がオン状態になれば、ＮチャネルＭＯＳトランジスタＱ１とＮチャネルＭＯＳトランジスタＱ２とＮチャネルＭＯＳトランジスタＱ３がオン状態となる程度の電位を入力ピン１に印加しておけばよく、例えば８Ｖを印加しておけばよい。
【００３８】
このように、従来の方法のようにテストモード信号の出力を維持するため、入力ピン１に１２Ｖもの高電位を印加する必要がなくなる。よって、ノーマルモードからテストモードへモードの切り換えを従来に比べて低電位で実現可能であるため、テストモード信号発生時に起こるトランジスタのゲート酸化膜破壊を防止することができる。
【００３９】
また、上記本発明の第２の実施の形態の信号発生回路において、ノードＮ１の電位変化に反応しやすいように、信号増幅回路２の入力側の初段の回路のしきい値を低く設定する、つまり初段の回路を構成するＰチャネルＭＯＳトランジスタの駆動能力をＮチャネルＭＯＳトランジスタに比して小さくする。具体的には、ＰチャネルＭＯＳトランジスタのＷをＮチャネルＭＯＳトランジスタに比して小さくする。または、ＰチャネルＭＯＳトランジスタのＬをＮチャネルＭＯＳトランジスタに比して大きくする。これにより、入力ピン１に印加する電位を低く抑さえられ、かつ入力ピン１からＶｓｓへ流れる貫通電流を抑さえることができる。
【００４０】
なお、本発明は、上記実施の形態に限定されるものではなく、本発明の趣旨の基づいて種々の変形をすることが可能であり、それらを本発明の範囲から排除するものではない。
【００４１】
例えば、上記本発明の第１及び第２の実施の形態ではＮチャネルＭＯＳトランジスタＱ１￣Ｑ６の夫々は、ドレインとゲートとが接続されているとしたが、ソースとゲートとが接続されていてもかまわない。
【００４２】
【発明の効果】
以上、詳細に説明したように、本発明の信号発生回路によれば、以下のような効果を奏することができる。
【００４３】
（１）第１の発明によれば、ノーマルモードからテストモードへモードの切り換えの際、入力ピン１に１２Ｖを印加し続ける必要がなくなるため、トランジスタのゲート膜破壊を抑制できる。
【００４４】
また、制御信号を使用せずに、入力ピン１に印加する電位を切り換えるのみで、ノーマルモードからテストモードへモードの切り換えることが可能になる。
【００４５】
（２）第２の発明によれば、ノーマルモードからテストモードへモードの切り換えを従来に比べて低電圧で実現可能であるため、トランジスタのゲート膜破壊を起こさない。
【００４６】
また、入力ピン１に印加する電位が一定の低電位を印加するだけでよいため、入力電位を切り換えるための外部装置が必要ない。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の信号発生回路の回路構成図である。
【図２】本発明の第１の実施の形態の信号発生回路の回路動作を説明するための図である。
【図３】本発明の第２の実施の形態の信号発生回路の回路構成図である。
【図４】本発明の第２の実施の形態の信号発生回路の回路動作を説明するための図である。
【符号の説明】
１・・・・・・入力ピン
２・・・・・・信号増幅回路
Ｑ１〜Ｑ８・・・ＮチャネルＭＯＳトランジスタ
Ｎ１、Ｎ２・・・ノード
ＯＵＴ・・・・・出力端子
Claims (5)
- 入力端子と、
第１及び第２のノードと、
前記入力端子と前記第２のノード間に直列接続された第１の複数のトランジスタ群と該第２のノードと前記第１のノード間に直列接続された第２の複数のトランジスタ群とにより構成され、該第１及び第２の複数のトランジスタ群を構成するトランジスタの各々のゲート電極はソース電極あるいはドレイン電極の一方の電極と接続されている高インピーダンス回路と、
前記第１のノードの電圧に応じた電圧を有する信号を出力する電圧発生回路と、
前記第１のノードと基準電圧源との間に接続された抵抗手段と、
前記電圧発生回路からの出力される電圧に応じて、前記第１のノードと前記第２のノードとを電気的に接続するバイパスを形成するトランジスタと、
を有することを特徴とする信号発生回路。 - 入力端子、
第１、第２及び第３のノードと、
前記入力端子と前記第３のノード間に直列接続された第１の複数のトランジスタ群と該第３のノードと前記第２のノード間に接続された第１のトランジスタと該第２のノードと前記第１のノード間に直列接続された第２の複数のトランジスタ群とにより構成され、該第１及び第２の複数のトランジスタ群を構成するトランジスタ及び該第１のトランジスタの各々のゲート電極はソース電極あるいはドレイン電極の一方の電極と接続されている高インピーダンス回路と、
前記第１のノードの電圧に応じた電圧を有する信号を出力する電圧発生回路と、
前記第１のノードと基準電圧源との間に接続された抵抗手段と、
前記電圧発生回路からの出力される電圧に応じて、前記第１のノードと前記第２のノードと電気的に接続する第１のバイパスを形成する第２のトランジスタと、
制御信号に応じて、前記第１のノードと前記第３のノードとを電気的に接続する第２のバイパスを形成する第３のトランジスタと、
を有することを特徴とする信号発生回路。 - 前記電圧発生回路は直列接続された複数のインバータ回路から構成され、該インバータ回路のうち、前記第１のノードと接続されるインバータ回路のしきい値は、他のインバータ回路のしきい値より低いことを特徴とする請求項１または請求項２記載の信号発生回路。
- 請求項１または請求項２記載の信号発生回路を用いて、前記入力端子に、前記第１のノードの電圧が前記電圧発生回路から出力される前記信号の電圧のレベルを変化するのに必要な電圧を印加することにより、テストモードを設定することを特徴とするテストモード設定方法。
- 請求項２記載の信号発生回路を用いて、前記制御信号により前記第２のトランジスタを導通状態とし、前記入力端子に、前記第１のノードの電圧が前記電圧発生回路から出力される前記信号の電圧のレベルを変化するのに必要な電圧を印加することにより、テストモードを設定することを特徴とするテストモード設定方法。
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