JP2874459B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2874459B2 JP2874459B2 JP4175115A JP17511592A JP2874459B2 JP 2874459 B2 JP2874459 B2 JP 2874459B2 JP 4175115 A JP4175115 A JP 4175115A JP 17511592 A JP17511592 A JP 17511592A JP 2874459 B2 JP2874459 B2 JP 2874459B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- supply voltage
- level
- circuit
- reference voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に外部から供給される電源電圧より低い電圧で動作す
る回路を含む半導体記憶装置に関する。
特に外部から供給される電源電圧より低い電圧で動作す
る回路を含む半導体記憶装置に関する。
【０００２】
【従来の技術】従来の半導体記憶装置においては、例え
ば、記憶しているデータを単に保持するだけの期間に
は、消費電力を低減するため、動作電源電圧を外部から
供給される電源電圧より低くして動作させることが多
い。
ば、記憶しているデータを単に保持するだけの期間に
は、消費電力を低減するため、動作電源電圧を外部から
供給される電源電圧より低くして動作させることが多
い。
【０００３】しかし、このような場合でも、内部回路か
らのデータを外部へ出力するデータ出力回路は、外部か
ら供給される電源電圧により動作していた。
らのデータを外部へ出力するデータ出力回路は、外部か
ら供給される電源電圧により動作していた。
【０００４】図４（Ａ），（Ｂ）はそれぞれ従来のこの
種の半導体記憶装置のデータ出力回路の第１及び第２の
例を示す回路図である。
種の半導体記憶装置のデータ出力回路の第１及び第２の
例を示す回路図である。
【０００５】第１の例のデータ出力回路５は、ドレイン
に外部から供給される電源電圧Ｖｃｃを受け、ソースを
外部へのデータ出力端と接続するＮ型のＭＯＳトランジ
スタＱ３と、ソースを接地電位点と接続しドレインをデ
ータ出力端と接続するＮ型のＭＯＳトランジスタＱ４
と、入力端に内部回路からのデータＩＤを受け出力端を
ＭＯＳトランジスタＱ３のゲートと接続し電源電圧Ｖｃ
ｃで動作するインバータＩＶ２と、ドレインをインバー
タＩＶ２の入力端及びＭＯＳトランジスタＱ４のゲート
と接続しソースを接地電位点と接続しゲートに出力イン
ピーダンス制御信号Ｚを入力するＮ型のＭＯＳトランジ
スタＱ５と、ドレインをＭＯＳトランジスタＱ３のゲー
トと接続しソースを接地電位点と接続しゲートに出力イ
ンピーダンス制御信号Ｚを入力するＮ型のＭＯＳトラン
ジスタＱ６とを有する構成となっている。
に外部から供給される電源電圧Ｖｃｃを受け、ソースを
外部へのデータ出力端と接続するＮ型のＭＯＳトランジ
スタＱ３と、ソースを接地電位点と接続しドレインをデ
ータ出力端と接続するＮ型のＭＯＳトランジスタＱ４
と、入力端に内部回路からのデータＩＤを受け出力端を
ＭＯＳトランジスタＱ３のゲートと接続し電源電圧Ｖｃ
ｃで動作するインバータＩＶ２と、ドレインをインバー
タＩＶ２の入力端及びＭＯＳトランジスタＱ４のゲート
と接続しソースを接地電位点と接続しゲートに出力イン
ピーダンス制御信号Ｚを入力するＮ型のＭＯＳトランジ
スタＱ５と、ドレインをＭＯＳトランジスタＱ３のゲー
トと接続しソースを接地電位点と接続しゲートに出力イ
ンピーダンス制御信号Ｚを入力するＮ型のＭＯＳトラン
ジスタＱ６とを有する構成となっている。
【０００６】このデータ出力回路５は、内部回路からの
データＩＤが高レベルのときはＭＯＳトランジスタＱ３
がオフ、Ｑ４がオンとなって出力データＤ０は低レベル
となる。またデータＩＤが低レベルのときはＭＯＳトラ
ンジスタＱ３がオン、Ｑ４がオフとなって出力データＤ
０は電源電圧Ｖｃｃレベルの高レベルとなる。また、出
力インピーダンス制御信号が高レベルになると、ＭＯＳ
トランジスタＱ５，Ｑ６がオンとなるためＭＯＳトラン
ジスタＱ３，Ｑ４は共にオフとなり、データ出力端は高
インピーダンス状態となる。
データＩＤが高レベルのときはＭＯＳトランジスタＱ３
がオフ、Ｑ４がオンとなって出力データＤ０は低レベル
となる。またデータＩＤが低レベルのときはＭＯＳトラ
ンジスタＱ３がオン、Ｑ４がオフとなって出力データＤ
０は電源電圧Ｖｃｃレベルの高レベルとなる。また、出
力インピーダンス制御信号が高レベルになると、ＭＯＳ
トランジスタＱ５，Ｑ６がオンとなるためＭＯＳトラン
ジスタＱ３，Ｑ４は共にオフとなり、データ出力端は高
インピーダンス状態となる。
【０００７】第２の例のデータ出力回路５ａは、ソース
に電源電圧Ｖｃｃを受けドレインを外部へのデータ出力
端と接続しゲートに内部回路からの第１のデータＩＤ１
を入力するＰ型のＭＯＳトランジスタＱ７と、ソースを
接地電位点と接続しドレインをデータ出力端と接続しゲ
ートに内部回路からの第２のデータＩＤ２を入力するＮ
型のＭＯＳトランジスタＱ８と、ソースに電源電圧Ｖｃ
ｃを受けドレインをＭＯＳトランジスタＱ７のゲートと
接続しゲートにインバータＩＶ３を介して出力インピー
ダンス制御信号Ｚを入力するＰ型のＭＯＳトランジスタ
Ｑ９と、ソースを接地電位点と接続しドレインをＭＯＳ
トランジスタＱ８のゲートと接続しゲートに出力インピ
ーダンス制御信号Ｚを入力するＮ型のＭＯＳトランジス
タＱ１０とを有する構成となっている。
に電源電圧Ｖｃｃを受けドレインを外部へのデータ出力
端と接続しゲートに内部回路からの第１のデータＩＤ１
を入力するＰ型のＭＯＳトランジスタＱ７と、ソースを
接地電位点と接続しドレインをデータ出力端と接続しゲ
ートに内部回路からの第２のデータＩＤ２を入力するＮ
型のＭＯＳトランジスタＱ８と、ソースに電源電圧Ｖｃ
ｃを受けドレインをＭＯＳトランジスタＱ７のゲートと
接続しゲートにインバータＩＶ３を介して出力インピー
ダンス制御信号Ｚを入力するＰ型のＭＯＳトランジスタ
Ｑ９と、ソースを接地電位点と接続しドレインをＭＯＳ
トランジスタＱ８のゲートと接続しゲートに出力インピ
ーダンス制御信号Ｚを入力するＮ型のＭＯＳトランジス
タＱ１０とを有する構成となっている。
【０００８】内部回路からのデータＩＤ１，ＩＤ２は同
一データの場合もあり、またＭＯＳトランジスタＱ７，
Ｑ８が同時オンとなるのをさけるためその低レベル，高
レベルになるタイミングを若干ずらす場合もある。基本
的な動作は第１の例と類似しているのでこれ以上の説明
は省略する。
一データの場合もあり、またＭＯＳトランジスタＱ７，
Ｑ８が同時オンとなるのをさけるためその低レベル，高
レベルになるタイミングを若干ずらす場合もある。基本
的な動作は第１の例と類似しているのでこれ以上の説明
は省略する。
【０００９】
【発明が解決しようとする課題】この従来の半導体記憶
装置では、データ出力回路５，５ａが外部から供給され
る電源電圧Ｖｃｃにより動作する構成となっているの
で、他の内部回路が外部からの電源電圧Ｖｃｃを内部降
圧して得た電源電圧で動作させ、高電界によるストレス
を緩和しているような場合でも、特にバーンインテスト
の様な高い外部電源電圧での使用の際には、高電界によ
るストレスによってこのデータ出力回路５，５ａのＭＯ
Ｓトランジスタのゲート絶縁膜の破壊が発生しやすい問
題点があった。
装置では、データ出力回路５，５ａが外部から供給され
る電源電圧Ｖｃｃにより動作する構成となっているの
で、他の内部回路が外部からの電源電圧Ｖｃｃを内部降
圧して得た電源電圧で動作させ、高電界によるストレス
を緩和しているような場合でも、特にバーンインテスト
の様な高い外部電源電圧での使用の際には、高電界によ
るストレスによってこのデータ出力回路５，５ａのＭＯ
Ｓトランジスタのゲート絶縁膜の破壊が発生しやすい問
題点があった。
【００１０】本発明の目的は、高い外部電源電圧で動作
させる場合でもデータ出力回路のＭＯＳトランジスタが
破壊することがない半導体記憶装置を提供することにあ
る。
させる場合でもデータ出力回路のＭＯＳトランジスタが
破壊することがない半導体記憶装置を提供することにあ
る。
【００１１】
【課題を解決するための手段】本発明の半導体記憶装置
は、外部から供給される電源電圧により動作する内部回
路及び内部回路からのデータを外部へ出力するデータ出
力回路からなる半導体記憶装置において、前記データ出
力回路のＭＯＳトランジスタがゲート絶縁膜破壊を起こ
さない前記電源電圧に等しい基準電圧を発生する基準電
圧発生部と、前記外部から供給される電源電圧が前記基
準電圧より低いときに第１のレベルの比較結果信号を出
力し前記外部から供給される電源電圧が前記基準電圧よ
り高いときに第２のレベルの比較結果信号を出力する電
源電圧比較部と、前記比較結果信号が前記第１のレベル
のときに前記外部から供給される電源電圧を選択し前記
比較結果信号が前記第２のレベルのときに前記基準電圧
を選択して出力する切替部と、前記切替部の出力電圧と
対応したレベルの内部電源電圧を発生して前記データ出
力回路に供給する内部電源発生部とを有している。
は、外部から供給される電源電圧により動作する内部回
路及び内部回路からのデータを外部へ出力するデータ出
力回路からなる半導体記憶装置において、前記データ出
力回路のＭＯＳトランジスタがゲート絶縁膜破壊を起こ
さない前記電源電圧に等しい基準電圧を発生する基準電
圧発生部と、前記外部から供給される電源電圧が前記基
準電圧より低いときに第１のレベルの比較結果信号を出
力し前記外部から供給される電源電圧が前記基準電圧よ
り高いときに第２のレベルの比較結果信号を出力する電
源電圧比較部と、前記比較結果信号が前記第１のレベル
のときに前記外部から供給される電源電圧を選択し前記
比較結果信号が前記第２のレベルのときに前記基準電圧
を選択して出力する切替部と、前記切替部の出力電圧と
対応したレベルの内部電源電圧を発生して前記データ出
力回路に供給する内部電源発生部とを有している。
【００１２】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１３】図１は本発明の第１の実施例を示す回路図
である。
である。
【００１４】この実施例は、電流源回路Ｉ１，Ｉ２、Ｐ
型のＭＯＳトランジスタＱ１，Ｑ２、差動増幅器ＯＰ１
及び可変抵抗器Ｒ１を備え、外部から供給される電源電
圧Ｖｃｃが所定のレベルより高いときこの電源電圧Ｖｃ
ｃより低い一定レベルの基準電圧Ｖｒを発生する基準電
圧発生部１と、差動増幅器ＯＰ２及びインバータＩＶ１
を備え、外部から供給される電源電圧Ｖｃｃが基準電圧
Ｖｒより低いとき高レベル、高いとき低レベルとなる比
較結果信号ＣＰＲを出力する電源電圧比較部２と、比較
結果信号ＣＰＲが高レベルのときは外部から供給される
電源電圧Ｖｃｃを選択し低レベルのときは基準電圧Ｖｒ
を選択して出力する切換部３と、差動増幅器ＯＰ３及び
容量素子Ｃ１を備えこの切換部３の出力電圧と対応した
レベルの内部電源電圧Ｖｉｐを発生する内部電源発生部
４と、図４（Ａ）に示された従来の第１の例と同一回路
構成で内部電源電圧Ｖｉｐを受けて動作し内部回路から
のデータＩＤを外部へ出力するデータ出力回路５とを有
する構成となっている。
型のＭＯＳトランジスタＱ１，Ｑ２、差動増幅器ＯＰ１
及び可変抵抗器Ｒ１を備え、外部から供給される電源電
圧Ｖｃｃが所定のレベルより高いときこの電源電圧Ｖｃ
ｃより低い一定レベルの基準電圧Ｖｒを発生する基準電
圧発生部１と、差動増幅器ＯＰ２及びインバータＩＶ１
を備え、外部から供給される電源電圧Ｖｃｃが基準電圧
Ｖｒより低いとき高レベル、高いとき低レベルとなる比
較結果信号ＣＰＲを出力する電源電圧比較部２と、比較
結果信号ＣＰＲが高レベルのときは外部から供給される
電源電圧Ｖｃｃを選択し低レベルのときは基準電圧Ｖｒ
を選択して出力する切換部３と、差動増幅器ＯＰ３及び
容量素子Ｃ１を備えこの切換部３の出力電圧と対応した
レベルの内部電源電圧Ｖｉｐを発生する内部電源発生部
４と、図４（Ａ）に示された従来の第１の例と同一回路
構成で内部電源電圧Ｖｉｐを受けて動作し内部回路から
のデータＩＤを外部へ出力するデータ出力回路５とを有
する構成となっている。
【００１５】基準電圧発生部１において、ＭＯＳトラン
ジスタＱ１，Ｑ２のしきい値電圧をＶｔ１，Ｖｔ２
（〈Ｖｔ１）とすると、差動増幅器ＯＰ１の（−）入力
端の電圧Ｖ１は（Ｖｔ１−Ｖｔ２）となる。この電圧Ｖ
１と帰還量調整用の可変抵抗器Ｒ１の出力電圧とを差動
増幅し、所望のレベルの基準電圧Ｖｒを得る。この基準
電圧Ｖｒのレベルは、データ出力回路５のＭＯＳトラン
ジスタの高電界ストレスを考慮して設定する。
ジスタＱ１，Ｑ２のしきい値電圧をＶｔ１，Ｖｔ２
（〈Ｖｔ１）とすると、差動増幅器ＯＰ１の（−）入力
端の電圧Ｖ１は（Ｖｔ１−Ｖｔ２）となる。この電圧Ｖ
１と帰還量調整用の可変抵抗器Ｒ１の出力電圧とを差動
増幅し、所望のレベルの基準電圧Ｖｒを得る。この基準
電圧Ｖｒのレベルは、データ出力回路５のＭＯＳトラン
ジスタの高電界ストレスを考慮して設定する。
【００１６】内部電源発生部４は、データ出力回路５に
十分な電源電流を与えるために設けられている。
十分な電源電流を与えるために設けられている。
【００１７】図２はこの実施例における外部からの電源
電圧Ｖｃｃに対する内部電源電圧Ｖｉｐの特性図であ
る。
電圧Ｖｃｃに対する内部電源電圧Ｖｉｐの特性図であ
る。
【００１８】外部からの電源電圧Ｖｃｃが基準電圧Ｖｒ
より低いときは内部電源電圧Ｖｉｐは外部からの電源電
圧Ｖｃｃと等しい。外部からの電源電圧Ｖｃｃが基準電
圧Ｖｒより高くなると、内部電源電圧Ｖｉｐは基準電圧
Ｖｒと等しい一定電圧となる。このような内部電源電圧
Ｖｉｐをデータ出力回路５に供給することにより、バー
ンインテストのような高い外部電源電圧Ｖｃｃが供給さ
れるときでも、データ出力回路５のＭＯＳトランジスタ
に対する高電界ストレスを緩和してこれらＭＯＳトラン
ジスタの破壊を防止する。
より低いときは内部電源電圧Ｖｉｐは外部からの電源電
圧Ｖｃｃと等しい。外部からの電源電圧Ｖｃｃが基準電
圧Ｖｒより高くなると、内部電源電圧Ｖｉｐは基準電圧
Ｖｒと等しい一定電圧となる。このような内部電源電圧
Ｖｉｐをデータ出力回路５に供給することにより、バー
ンインテストのような高い外部電源電圧Ｖｃｃが供給さ
れるときでも、データ出力回路５のＭＯＳトランジスタ
に対する高電界ストレスを緩和してこれらＭＯＳトラン
ジスタの破壊を防止する。
【００１９】図３は本発明の第２の実施例のデータ出力
回路部分の回路図である。
回路部分の回路図である。
【００２０】この実施例は、図４（Ｂ）に示された従来
の第２の例に本発明を適用したもので、データ出力回路
５ａの電源電圧が内部電源電圧Ｖｉｐになっている以外
は第１の実施例と同一であるので、これ以上の説明は省
略する。
の第２の例に本発明を適用したもので、データ出力回路
５ａの電源電圧が内部電源電圧Ｖｉｐになっている以外
は第１の実施例と同一であるので、これ以上の説明は省
略する。
【００２１】
【発明の効果】以上説明したように本発明は、外部から
の電源電圧が所定のレベルより高くなったとき一定レベ
ルの基準電圧を発生する基準電圧発生部を設け、外部か
らの電源電圧が基準電圧より低いときは外部からの電源
電圧と等しく高いときは基準電圧と等しい内部電源電圧
を発生し、この内部電源電圧によりデータ出力回路を動
作させる構成とすることにより、バーンインテストの際
でも、データ出力回路の各ＭＯＳトランジスタに対する
高電界ストレスを緩和することができるので、これらＭ
ＯＳトランジスタが破壊するのを防止することができる
効果がある。
の電源電圧が所定のレベルより高くなったとき一定レベ
ルの基準電圧を発生する基準電圧発生部を設け、外部か
らの電源電圧が基準電圧より低いときは外部からの電源
電圧と等しく高いときは基準電圧と等しい内部電源電圧
を発生し、この内部電源電圧によりデータ出力回路を動
作させる構成とすることにより、バーンインテストの際
でも、データ出力回路の各ＭＯＳトランジスタに対する
高電界ストレスを緩和することができるので、これらＭ
ＯＳトランジスタが破壊するのを防止することができる
効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】図１に示された実施例の外部電源電圧対内部電
源電圧の特性図である。
源電圧の特性図である。
【図３】本発明の第２の実施例のデータ出力回路部分の
回路図である。
回路図である。
【図４】従来の半導体記憶装置の第１及び第２の例のデ
ータ出力回路部分の回路図である。
ータ出力回路部分の回路図である。
１ 基準電圧発生部 ２ 電源電圧比較部 ３ 切換部 ４ 内部電源発生部 ５，５ａ データ出力回路 Ｃ１ 容量素子 Ｉ１，Ｉ２ 電流源回路 ＩＶ１〜ＩＶ３ インバータ ＯＰ１〜ＯＰ３ 差動増幅器 Ｑ１〜Ｑ１０ ＭＯＳトランジスタ Ｒ１ 可変抵抗器
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/10 ４８１
Claims (1)
- 【請求項１】 外部から供給される電源電圧により動作
する内部回路及び内部回路からのデータを外部へ出力す
るデータ出力回路からなる半導体記憶装置において、前
記データ出力回路のＭＯＳトランジスタがゲート絶縁膜
破壊を起こさない前記電源電圧に等しい基準電圧を発生
する基準電圧発生部と、前記外部から供給される電源電
圧が前記基準電圧より低いときに第１のレベルの比較結
果信号を出力し前記外部から供給される電源電圧が前記
基準電圧より高いときに第２のレベルの比較結果信号を
出力する電源電圧比較部と、前記比較結果信号が前記第
１のレベルのときに前記外部から供給される電源電圧を
選択し前記比較結果信号が前記第２のレベルのときに前
記基準電圧を選択して出力する切替部と、前記切替部の
出力電圧と対応したレベルの内部電源電圧を発生して前
記データ出力回路に供給する内部電源発生部とを有する
ことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4175115A JP2874459B2 (ja) | 1992-07-02 | 1992-07-02 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4175115A JP2874459B2 (ja) | 1992-07-02 | 1992-07-02 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0620472A JPH0620472A (ja) | 1994-01-28 |
| JP2874459B2 true JP2874459B2 (ja) | 1999-03-24 |
Family
ID=15990536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4175115A Expired - Fee Related JP2874459B2 (ja) | 1992-07-02 | 1992-07-02 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2874459B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100623614B1 (ko) * | 2004-10-29 | 2006-09-19 | 주식회사 하이닉스반도체 | 반도체 기억 소자에서의 내부전원 발생기 |
| JP5512139B2 (ja) | 2009-01-30 | 2014-06-04 | ラピスセミコンダクタ株式会社 | 半導体集積回路装置及び電源供給回路 |
-
1992
- 1992-07-02 JP JP4175115A patent/JP2874459B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0620472A (ja) | 1994-01-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2550480Y2 (ja) | 半導体メモリ装置の内部電源電圧発生回路 | |
| KR100205530B1 (ko) | 감지 증폭기 | |
| JP2925422B2 (ja) | 半導体集積回路 | |
| JP2006236579A (ja) | 半導体メモリ装置 | |
| US6111457A (en) | Internal power supply circuit for use in a semiconductor device | |
| US5396115A (en) | Current-sensing power-on reset circuit for integrated circuits | |
| US6867641B2 (en) | Internal voltage generator for semiconductor device | |
| TW413927B (en) | Bias circuit of semiconductor integrated circuit | |
| JPH07130170A (ja) | 基準電圧発生回路 | |
| KR950024349A (ko) | 외부 파워 서플라이의 전위에 의거하여 내부 파워 서플라이의 전위를 발생시키는 내부 파워 서플라이 회로 | |
| US5786719A (en) | Mode setting circuit and mode setting apparatus used to select a particular semiconductor function | |
| KR900003834B1 (ko) | 반도체 집적회로 | |
| JP2553816B2 (ja) | 半導体装置の内部電源発生回路 | |
| JP2874459B2 (ja) | 半導体記憶装置 | |
| US5469090A (en) | Transistor circuit for holding peak/bottom level of signal | |
| JPS61277227A (ja) | 高電圧絶縁回路 | |
| JP3609185B2 (ja) | 信号発生回路及びこれを用いたテストモード設定方法 | |
| JP3779403B2 (ja) | 半導体メモリ装置の電圧昇圧回路 | |
| JP2000132975A (ja) | 半導体装置およびそれを備えるメモリモジュ―ル | |
| KR0183874B1 (ko) | 반도체 메모리장치의 내부 전원전압 발생회로 | |
| JPH05288782A (ja) | 高電位検知回路 | |
| KR100243263B1 (ko) | Rc 오실레이터용 슈미트트리거 회로 | |
| JP2707825B2 (ja) | 半導体集積回路装置 | |
| JP3303761B2 (ja) | 昇圧回路 | |
| KR100206603B1 (ko) | 반도체 메모리 장치의 데이타 출력 버퍼 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981215 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080114 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090114 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100114 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110114 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |