JPH07130170A - 基準電圧発生回路 - Google Patents

基準電圧発生回路

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JPH07130170A
JPH07130170A JP5272038A JP27203893A JPH07130170A JP H07130170 A JPH07130170 A JP H07130170A JP 5272038 A JP5272038 A JP 5272038A JP 27203893 A JP27203893 A JP 27203893A JP H07130170 A JPH07130170 A JP H07130170A
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JP
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transistor
electrode
reference voltage
power supply
power
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JP5272038A
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Inventor
Jun Nakai
潤 中井
Isato Ikeda
勇人 池田
Takeshi Kajimoto
武志 梶本
Yuichiro Komiya
祐一郎 小宮
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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  • Power Engineering (AREA)
  • Dram (AREA)
  • Control Of Electrical Variables (AREA)
  • Static Random-Access Memory (AREA)

Abstract

(57)【要約】 【目的】 外部電源電圧の立上がり特性に追従して基準
電圧を発生できるような基準電圧発生回路を提供する。 【構成】 トランジスタＴｒ５〜Ｔｒ８によってカレン
トミラー回路を構成し、トランジスタＴｒ６のゲートに
トランジスタＴｒ９のソースを接続し、電源投入時に
「Ｌ」レベルとなり、所定期間経過後に「Ｈ」レベルと
なるゼロパワーオンリセット信号ＺＰＯＲをトランジス
タＴｒ９のゲートに与え、電源投入時に強制的にトラン
ジスタＴｒ６のゲートに外部電源電圧Ｅｘｔ．Ｖｃｃを
与え、カレントミラー回路の出力から外部電源電圧Ｅｘ
ｔ．Ｖｃｃの立上がりに追従した基準電圧を発生させ
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は基準電圧発生回路に関
し、特に、ダイナミックランダムアクセスメモリ（ＤＲ
ＡＭ）などに用いられ、外部電源（Ｅｘｔ．Ｖｃｃ）か
ら内部電源（Ｉｎｔ．Ｖｃｃ）を得るために基準電圧を
発生する基準電圧発生回路に関する。
【０００２】
【従来の技術】図８は従来のＤＲＡＭに内蔵されている
基準電圧発生回路の一例を示す回路図である。図８を参
照して、抵抗Ｒ１を介して外部電源電圧Ｅｘｔ．Ｖｃｃ
がｐチャネルトランジスタＴｒ１のソースに与えられ
る。トランジスタＴｒ１のドレインはｎチャネルトラン
ジスタＴｒ２のドレインとゲートとに接続される。トラ
ンジスタＴｒ２のソースは接地される。抵抗Ｒ１とトラ
ンジスタＴｒ１のソースとの接続点はｐチャネルトラン
ジスタＴｒ３のゲートに接続される。トランジスタＴｒ
３のソースには外部電源電圧Ｅｘｔ．Ｖｃｃが与えら
れ、トランジスタＴｒ３のドレインはトランジスタＴｒ
１のゲートとｎチャネルトランジスタＴｒ４のドレイン
とに接続される。トランジスタＴｒ４のゲートには外部
電源電圧Ｅｘｔ．Ｖｃｃが与えられ、このトランジスタ
Ｔｒ４のソースは接地される。
【０００３】さらに、トランジスタＴｒ２のドレインは
ｎチャネルトランジスタＴｒ６のゲートに接続される。
トランジスタＴｒ６のドレインはｐチャネルトランジス
タＴｒ５のドレインとゲートとｐチャネルトランジスタ
Ｔｒ７のゲートに接続され、トランジスタＴｒ６のソー
スは接地される。トランジスタＴｒ５のソースとトラン
ジスタＴｒ７のソースには外部電源電圧Ｅｘｔ．Ｖｃｃ
が与えられ、このトランジスタＴｒ７のドレインは電流
駆動力の小さいｐチャネルトランジスタＴｒ８のソース
に接続され、トランジスタＴｒ８のドレインとソースは
接地される。トランジスタＴｒ７のドレインとトランジ
スタＴｒ８のソースとの接続点から基準電圧が出力され
る。
【０００４】次に、図８に示した従来の基準電圧発生回
路の動作について説明する。電源が投入され、外部電源
電圧Ｅｘｔ．Ｖｃｃが上昇してあるレベルに達すると、
抵抗Ｒ１，トランジスタＴｒ１，Ｔｒ２の経路にＩ＝Ｖ
ｔｐ／Ｒの電流が流れる。ここで、Ｖｔｐはトランジス
タＴｒ３のしきい値電圧であり、Ｒは抵抗Ｒ１の抵抗値
である。上述のごとく、電流が流れることによって、ト
ランジスタＴｒ３，Ｔｒ４の経路にも電流が流れる。ト
ランジスタＴｒ２が導通したことによって、トランジス
タＴｒ６も導通し、トランジスタＴｒ５とＴｒ６の経路
にも電流が流れ、それによってトランジスタＴｒ７が導
通し、トランジスタＴｒ７とＴｒ８の経路を電流が流
れ、トランジスタＴｒ７とＴｒ８の接続点から基準電圧
が出力される。
【０００５】
【発明が解決しようとする課題】図９は外部電源電圧Ｅ
ｘｔ．Ｖｃｃと図８に示した基準電圧発生回路に基づい
て出力される内部電源電圧Ｉｎｔ．Ｖｃｃとの立上がり
特性を示す図である。図８に示した従来の基準電圧発生
回路では、電源投入時に外部電源電圧Ｅｘｔ．Ｖｃｃが
あるレベルに達すると、Ｉ＝Ｖｔｎ／Ｒの電流が流れる
ため、基準電圧が急上昇し、内部電源電圧Ｉｎｔ．Ｖｃ
ｃが図９に示すように急に立上がってしまい、ラッチア
ップの原因になるという欠点があった。
【０００６】それゆえに、この発明の主たる目的は、外
部電源電圧の立上がり特性に追従して基準電圧を発生で
きるような基準電圧発生回路を提供することである。
【０００７】
【課題を解決するための手段】請求項１に係る発明は、
抵抗と第１の導電形式の第１のトランジスタと第２の導
電形式の第２のトランジスタとが電源と接地間に接続さ
れた第１の回路と、第１の導電形式の第３および第４の
トランジスタを含み、第３および第４のトランジスタの
第１の電極が電源に接続されるカレントミラー回路と、
その入力電極が第１の回路に含まれる第２のトランジス
タの第１の電極に接続され、その第１の電極がカレント
ミラー回路に含まれる第３のトランジスタの第２の電極
に接続され、その第２の電極が接地される第２の導電形
式の第５のトランジスタと、その入力電極が接地され、
その第１の電極がカレントミラー回路に含まれる第４の
トランジスタの第２の電極に接続されるとともに、第１
の電極から基準電圧を出力し、その第２の電極が接地さ
れる第１の導電形式の第６のトランジスタと、電源の投
入時に、第６のトランジスタの第１の電極から出力され
る基準電圧が電源の立上がり特性に追従するように制御
するための制御手段を備えて構成される。
【０００８】請求項２に係る発明では、請求項１の制御
手段は電源の立上がり特性に応じて、第６のトランジス
タが導通するように制御する制御素子を含む。
【０００９】請求項３に係る発明では、請求項２の制御
素子は、第５のトランジスタの入力電極と電源との間に
接続され、電源投入後の所定の期間だけ導通して、第５
のトランジスタの入力電極に電源電圧を与える第１の導
電形式の第７のトランジスタを含む。
【００１０】請求項４に係る発明では、請求項２の制御
素子は、カレントミラー回路に含まれる第４のトランジ
スタの入力電極と接地間に接続され、電源投入後の所定
期間だけ導通して第４のトランジスタを導通させるため
の第２の導電形式の第８のトランジスタを含む。
【００１１】請求項５に係る発明では、請求項１の制御
手段は、第１の電極に電源電圧の半分の電圧が与えら
れ、その第２の電極が第６のトランジスタの第１の電極
に接続され、電源投入後の所定の期間だけ導通して、半
分の電源電圧の立上がりに応じて立上がる基準電圧を出
力するための第１の導電形式の第９のトランジスタを含
む。
【００１２】請求項６に係る発明では、請求項１の制御
手段は、電源と第６のトランジスタの第１の電極との間
に直列接続される第１の導電形式の第１０および第１１
のトランジスタを含み、第１０のトランジスタは電源投
入後所定の期間だけ導通して、電源電圧から第１１のト
ランジスタのしきい値電圧だけ低い電圧を第６のトラン
ジスタの第１の電極に与える。
【００１３】
【作用】この発明に係る基準電圧発生回路は、電源投入
時に、カレントミラー回路から出力される基準電圧が電
源の立上がり特性に追従するように制御する。
【００１４】
【実施例】図１はこの発明の一実施例の電気回路図であ
る。図１において、この実施例は以下の点を除いて従来
例の図８に示した基準電圧発生回路と同様にして構成さ
れる。すなわち、新たにｐチャネルトランジスタＴｒ９
が設けられる。このトランジスタＴｒ９のゲートには電
源投入時は所定の期間だけ「Ｌ」レベルになり、その期
間を経過すると「Ｈ」レベルに立上がるゼロパワーオン
リセット信号ＺＰＯＲが与えられる。このゼロパワーオ
ンリセット信号ＺＰＯＲは図示しないがＤＲＡＭに内蔵
されているゼロパワーオンリセット信号発生回路から出
力される。トランジスタＴｒ９のドレインには外部電源
電圧Ｅｘｔ．Ｖｃｃが与えられ、トランジスタＴｒ９の
ソースはトランジスタＴｒ１のドレインとトランジスタ
Ｔｒ２のゲートに接続される。
【００１５】図２は図１に示した実施例によって発生さ
れた基準電圧に基づいて発生される内部電源電圧Ｉｎ
ｔ．Ｖｃｃと外部電源電圧Ｅｘｔ．Ｖｃｃの立上がり特
性を示す図である。
【００１６】図１に示した基準電圧発生回路において、
電源が投入されると、ゼロパワーオンリセット信号ＺＰ
ＯＲは電源投入時に「Ｌ」レベルになる。このため、ト
ランジスタＴｒ９は導通し、ノードａ，ｂにはそれぞれ
外部電源電圧Ｅｘｔ．Ｖｃｃが与えられる。このため、
トランジスタＴｒ６が導通し、トランジスタＴｒ５とＴ
ｒ６の経路に電流が流れ、トランジスタＴｒ７とＴｒ８
にも電流が流れるので、基準電圧は外部電源電圧Ｅｘ
ｔ．Ｖｃｃの立上がりに追従してその電位が上昇する。
そして、ゼロパワーオンリセット信号ＺＰＯＲは所定期
間経過後に「Ｈ」レベルになるため、トランジスタＴｒ
９が非導通になる。外部電源電圧Ｅｘｔ．Ｖｃｃが上昇
してあるレベルに達すると、それ以降の動作は前述の図
８と同じ動作になる。
【００１７】したがって、この実施例によれば、外部電
源電圧Ｅｘｔ．Ｖｃｃが電源投入後に、図２の点線で示
すように上昇すると、基準電圧もそれに追従して滑らか
に上昇するので、この基準電圧に基づいて発生される内
部電源電圧Ｉｎｔ．Ｖｃｃも図２の実線で示すように、
外部電源電圧Ｅｘｔ．Ｖｃｃの上昇に追従して滑らかに
上昇して所定時間後に一定電圧となる。
【００１８】図３は図１に示した実施例の改良例を説明
するための図である。図１に示した実施例においては、
電源投入後は「Ｌ」レベルとなり、所定期間経過後に
「Ｈ」となるゼロパワーオンリセット信号ＺＰＯＲをト
ランジスタＴｒ９のゲートに与えるようにした。このた
め、図２の実線に示すように、内部電源電圧Ｉｎｔ．Ｖ
ｃｃがオーバーシュートしてしまう。そこで、トランジ
スタＴｒ９のゲートに基準電圧を入力すれば、図３に示
すように、内部電源電圧Ｖｎｔ．Ｖｃｃがオーバーシュ
ートすることはない。
【００１９】図４はこの発明の他の実施例を示す回路図
であり、図５は図４の実施例に使用されるパワーオンリ
セット信号ＰＯＲの波形図である。
【００２０】図４に示した実施例は、図８に示した従来
例にｎチャネルトランジスタＴｒ１０を追加したもので
ある。すなわち、Ｔｒ１０のドレインはトランジスタＴ
ｒ５のドレインとゲートとに接続され、ソースは接地さ
れる。トランジスタＴｒ１０のゲートにはパワーオンリ
セット信号ＰＯＲが与えられる。パワーオンリセット信
号ＰＯＲは図１で説明したゼロパワーオンリセット信号
ＺＰＯＲを反転した信号であり、図５に示すように、電
源投入後、所定の期間になるまでは「Ｈ」レベルにな
り、その期間経過後は「Ｌ」になる。電源投入後トラン
ジスタＴｒ１０は導通し、トランジスタＴｒ７のゲート
を「Ｌ」レベルにするため、このトランジスタＴｒ７が
導通し、トランジスタＴｒ７は外部電源電圧Ｅｘｔ．Ｖ
ｃｃの上昇に追従して基準電圧を滑らかに上昇させる。
したがって、この実施例で発生された基準電圧に基づい
て、外部電源電圧Ｅｘｔ．Ｖｃｃから内部電源電圧Ｉｎ
ｔ．Ｖｃｃを発生させると、外部電源電圧Ｅｘｔ．Ｖｃ
ｃの立上がりに追従して、内部電源電圧Ｉｎｔ．Ｖｃｃ
を滑らかに立上げることができ、ラッチアップを防止で
きる。
【００２１】なお、図１に示した実施例では、電源投入
時に接地レベルとなるゼロパワーオンリセット信号をｎ
チャネルトランジスタＴｒ９のゲートに与えて、ノード
ｂを外部電源電圧Ｅｘｔ．Ｖｃｃレベルにしてトランジ
スタＴｒ６を強制的に導通させるようにした。この方法
では、トランジスタＴｒ９はそのゲートが接地レベルで
あるため完全に導通し、トランジスタＴｒ６のゲートに
外部電源電圧Ｅｘｔ．Ｖｃｃレベルの電位を与えるた
め、トランジスタＴｒ６も完全に導通するため、トラン
ジスタＴｒ９からトランジスタＴｒ６の経路で外部電源
電圧Ｅｘｔ．Ｖｃｃと接地間に貫通電流が流れる。これ
に対して、図４に示した実施例では、トランジスタＴｒ
６のゲートを外部電源電圧Ｅｘｔ．Ｖｃｃのレベルに固
定することはないため、トランジスタＴｒ６に貫通電流
が流れることはない。この実施例においても、トランジ
スタＴｒ７とＴｒ８に貫通電流が流れるが、トランジス
タＴｒ８は電流駆動力が小さいため、貫通電流はそれほ
ど大きな電流にはならない。
【００２２】図６はこの発明のさらに他の実施例を示す
回路図である。この実施例は、基準電圧の出力端と１／
２Ｖｃｃラインとの間にｐチャネルトランジスタ４のソ
ースとドレインとを接続し、ゲートにゼロパワーオンリ
セット信号ＺＰＯＲを与えるようにしたものである。ト
ランジスタＴｒ１１はゼロパワーオンリセット信号ＺＰ
ＯＲが電源投入時に「Ｌ」レベルになると導通し、１／
２Ｖｃｃを基準電圧として与えることがき、図１に示し
た実施例のように貫通電流が流れることはない。しか
も、１／２Ｖｃｃを基準電圧として与えるようにしたの
で、図１に示した実施例のようにオーバーシュートを生
じることもない。なお、１／２Ｖｃｃとして、ＶBLやＶ
CPを用いることもできる。
【００２３】図７はこの発明のさらに他の実施例を示す
図である。この図７に示した実施例は、図６のトランジ
スタＴｒ１１に代えて、トランジスタＴｒ１２とＴｒ１
３とを直列接続して、外部電源電圧Ｅｘｔ．Ｖｃｃと基
準電圧の出力端との間に接続したものであり、トランジ
スタＴｒ１２のゲートにはゼロパワーオンリセット信号
ＺＰＯＲが与えられ、トランジスタＴｒ１３のゲートは
接地される。
【００２４】この実施例では、電源投入時にゼロパワー
オンリセット信号ＺＰＯＲによってトランジスタＴｒ１
２が導通し、トランジスタＴｒ１３のしきい値電圧だけ
外部電源電圧Ｅｘｔ．Ｖｃｃよりも低い電圧が基準電圧
として出力される。また、この実施例では、トランジス
タＴｒ１２とＴｒ８のレシオにより、基準電圧の初期値
を自由に設定できるという利点がある。
【００２５】
【発明の効果】以上のように、この発明によれば、電源
投入時に、カレントミラー回路から出力される基準電圧
が電源の立上がり特性に追従するように制御するように
したので、たとえばＤＲＡＭの内部電源電圧を発生する
ために用いた場合に、ラッチアップを生じることはな
い。
【図面の簡単な説明】
【図１】この発明の一実施例の電気回路図である。
【図２】外部電源電圧Ｅｘｔ．Ｖｃｃと図１に示した実
施例で発生された基準電圧に基づいて発生した内部電源
電圧Ｉｎｔ．Ｖｃｃとの波形を示す図である。
【図３】図１に示した実施例の改良例を説明するための
図である。
【図４】この発明の他の実施例を示す電気回路図であ
る。
【図５】図４に示した実施例の動作を説明するための波
形図である。
【図６】この発明のさらに他の実施例を示す電気回路図
である。
【図７】この発明のその他の実施例の要部を示す電気回
路図である。
【図８】従来の基準電圧発生回路を示す電気回路図であ
る。
【図９】図８に示した基準電圧発生回路から発生された
基準電圧に基づいて、外部電源電圧Ｅｘｔ．Ｖｃｃから
内部電源電圧Ｉｎｔ．Ｖｃｃを発生したときの波形図で
ある。
【符号の説明】
Ｔｒ１〜Ｔｒ１２ トランジスタ Ｒ１ 電源 ＺＰＯＲ ゼロパワーオンリセット信号 ＰＯＲ パワーオンリセット信号
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/413 (72)発明者 小宮 祐一郎 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社北伊丹製作所内

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 抵抗と第１の導電形式の第１のトランジ
    スタと第２の導電形式の第２のトランジスタとが電源と
    接地間に接続された第１の回路、 第１の導電形式の第３および第４のトランジスタを含
    み、該第３および第４のトランジスタの第１の電極が前
    記電源に接続されるカレントミラー回路、 その入力電極が前記第１の回路に含まれる第２のトラン
    ジスタの第１の電極に接続され、その第１の電極が前記
    カレントミラー回路に含まれる第３のトランジスタの第
    ２の電極に接続され、その第２の電極が接地される第２
    の導電形式の第５のトランジスタ、 その入力電極が接地され、その第１の電極が前記カレン
    トミラー回路に含まれる第４のトランジスタの第２の電
    極に接続されるとともに、該第１の電極から基準電圧を
    出力し、その第２の電極が接地される第１の導電形式の
    第６のトランジスタ、および前記電源の投入時に、前記
    第６のトランジスタの第１の電極から出力される基準電
    圧が該電源の立上がり特性に追従するように制御するた
    めの制御手段を備えた、基準電圧発生回路。
  2. 【請求項２】 前記制御手段は、前記電源の立上がり特
    性に応じて、前記第６のトランジスタが導通するように
    制御する制御素子を含む、請求項１の基準電圧発生回
    路。
  3. 【請求項３】 前記制御素子は、前記第５のトランジス
    タの入力電極と前記電源との間に接続され、電源投入後
    の所定の期間だけ導通して、該第５のトランジスタの入
    力電極に電源電圧を与える第１の導電形式の第７のトラ
    ンジスタを含む、請求項２の基準電圧発生回路。
  4. 【請求項４】 前記制御素子は、前記カレントミラー回
    路に含まれる第４のトランジスタの入力電極と接地間に
    接続され、電源投入後の所定期間だけ導通して前記第４
    のトランジスタを導通させるための第２の導電形式の第
    ８のトランジスタを含む、請求項２の基準電圧発生回
    路。
  5. 【請求項５】 前記制御手段は、その第１の電極に前記
    電源電圧の半分の電圧が与えられ、その第２の電極が前
    記第６のトランジスタの第１の電極に接続され、電源投
    入後の所定の期間だけ導通して、前記半分の電源電圧の
    立上がりに応じて立上がる基準電圧を出力するための第
    １の導電形式の第９のトランジスタを含む、請求項２の
    基準電圧発生回路。
  6. 【請求項６】 前記制御手段は、前記電源と前記第６の
    トランジスタの第１の電極との間に直列接続される第１
    の導電形式の第１０および第１１のトランジスタを含
    み、前記第１０のトランジスタは電源投入後所定の期間
    だけ導通し、電源電圧から前記第１１のトランジスタの
    しきい値電圧だけ低い電圧を前記第６のトランジスタの
    第１の電極に与える、請求項２の基準電圧発生回路。
JP5272038A 1993-10-29 1993-10-29 基準電圧発生回路 Withdrawn JPH07130170A (ja)

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US08/280,971 US5530397A (en) 1993-10-29 1994-07-27 Reference voltage generating circuit of semiconductor memory device
DE4434053A DE4434053C2 (de) 1993-10-29 1994-09-23 Referenzspannungserzeugungsschaltung für Halbleiterspeichervorrichtung
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