KR950012456A - 반도체 기억장치의 기준전압 발생회로 - Google Patents
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Abstract
DRAM의 기준전압 발생회로는 제 1 에서 제 4 까지의 트랜지스터(Tr5-Tr8)에 의해 구성된 전류미러회로를 포함한다.
제 3 트랜지스터(Tr6)의 게이트(gate)는 제 5 트랜지스터(Tr9)의 소오스 (source)에 접속된다.
전원투입시에 L이다가 소정 기간후에 H가 되는 ZPOR(zeropower on reset signal)이 제 5 트랜지스터(Tr9)의 게이트(gate)에 주어지고, 외부전원이 전원투입시에 제 3 트랜지스터(Tr5)의 게이트(gate)에 강제적으로 주어지면, 외부 전원전압의 증가를 따르는 기준전압이 전류미러회로(current mirror circuit)의 출력에서 발생된다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 본 발명의 일실시예의 회로 구성도이다.
제 4 도는 본 발명의 다른 실시예의 회로 구성도이다,
제 6 도는 본 발명의 또다른 실시예의 회로 구성도이다.
Claims (7)
- 저항(R1)과 제 1 도전형(conductivity type)의 제 1 트랜지스터(Tr1)와 제 2 도전형의 제 2 트랜지스터가 전원과 그라운드간에 연결된 제 1 회로와; 제 1 도전형의 제3 및 제 4 트랜지스터(Tr5,Tr7)를 포함하고, 상기 제3 및 제 4 트랜지스터의 제 1 전극이 상기 전원에 접속된 전류미러회로(current mirror circuit)와; 그의 입력전극이 제 1 회로에 포함된 제 2 트랜지스터의 제 1 전극에 접속되어 있고, 그의 제 1 전극이 상기 전류미러회로에 포함된 제 3 트랜지스터의 제 2 전극에 접속되어 있고, 그의 제 2 전극은 접지되어 있는 제 2 도 전형의 제 5 트랜지스터(Tr6)와; 그의 입력전극에 접속되어 있으며, 그의 제1전극은 상기 전류미러회로에 포함된 제4트랜지스터의 제 2 전극에 접속되어 있고, 기준전압을 출력하며, 그의 제 2 전극은 접지되어 있는 제 1 도전형의 제 6 트랜지스터(Tr8)와; 그리고 상기 전원의 투입시에 상기 제6 트랜지스터의 제 1 전극으로 부터 출력되는 기준전압이 해당 전원의 상승특성을 추종하도록 제어하기 위한 제어수단을 구비한 반도체 기억장치의 기준전압 발생회로.
- 제 1 항에 있어서, 상기 제어수단은 상기 전원의 상승특성에 응하여 상기 제 6 트랜지스터가 도통하도록 제어하는 제어소자(Tr9)를 포함하는 반도체 기억장치의 기준전압 발생회로.
- 제 2 항에 있어서, 상기 제어소자는 상기 제 5 트랜지스터의 입력전극과 상기 전원사이에 접속되어 있고, 전원투입후의 소정의 기간 동안 도통하여 해당 제 5 트랜지스터의 입력전극에 전원전압을 주는 제 1 도전형의 제 7 트랜지스터(Tr9)를 포함하는 반도체 기억장치의 기준전압 발생회로.
- 제 2 항에 있어서, 상기 제어소자는 상기 전류미러회로에 포함된 제 4 트랜지스터의 입력전극과 그라운드 사이에 접속되고 전원투입후의 소정기간 동안 도통하여 상기 제 4 트랜지스터를 도통시키기 위한 제 2 도전형의 제 8 트랜지스터 (Tr10)를 포함하는 반도체 기억장치의 기준전압 발생회로.
- 제 2 항에 있어서, 상기 제어수단은 제 1 전극에 상기 전원전압의 중간에 해당하는 전압이 주어지고, 제 2 전극은 상기 제 6 트랜지스터의 제 1 전극에 접속되고, 전원전압의 중간에 해당하는 전압의 증가에 따라 상승하는 기준전압을 공급하기 위하여 전원투입후의 소정의 기간 동안 도통하는 제 9 트랜지스터(Tr11) 포함하는 반도체 기억장치의 기준전압 발생회로.
- 제 2 항에 있어서, 상기 제어수단은 상기 전원과 상기 제 6 트랜지스터의 제 1 전극간에 직렬 접속된 제 1 도전형의 제10 및 제11트랜지스터(Tr12,Tr13)를 포함하고, 당해 제10트랜지스터는 전원투입후 소정의 기간 동안 도통하여 전원전압보다 상기 제11트랜지스터의 임계전압(threshold voltage)만큼 낮은 전압을 상기 제 6 트랜지스터의 제 1 전극에 주는 반도체 기억장치의 기준전압 발생회로.
- 제 2 항에 있어서, 상기 제어소자가 전원투입후 소정기간 동안 도통하게 하기 위한 제어신호를 발생하는 제어신호 발생수단을 또한 포함하는 반도체 기억장치의 기준전압 발생회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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