JPH1116395A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 電源投入時において、電源投入検出信号が不
完全に発生される場合においても、内部状態がテストモ
ード状態に設定されるのを防止する。 【解決手段】 モード設定信号発生回路（５ａ）は、外
部信号ＺＲＡＳ，ＺＣＡＳおよびＺＷＥに従ってモード
設定信号ＭＳＥＴおよびＺＭＳＥＴを活性化する。テス
トモード活性化信号発生回路（５ｂ）は、このモード設
定信号の活性化に従って外から与えられるアドレス信号
Ａｄｄを取込み、その状態に従ってテストモード活性化
信号ＴＭＥを活性状態へ駆動する。電源投入検出回路
（３）からの電源投入検出信号ＺＰＯＲの活性化に従っ
てテストモード活性化信号ＴＭＥが初期状態にリセット
され、また初期化回路（５ｃ）は、この電源投入検出信
号ＺＰＯＲの不完全な活性化に従ってそのテストモード
活性化信号ＴＭＥを非活性状態に保持する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特にこの半導体記憶装置をテストモードにおく
テストモード活性化信号を発生する部分の構成に関し、
より特定的には、この発明は、テストモード活性化信号
発生部の電源投入時における初期設定のための構成に関
する。

【０００２】

【従来の技術】同期型半導体記憶装置などの半導体記憶
装置においては、製品の信頼性を保証するための種々の
テストが行なわれる。このようなテストには、製品出荷
時において潜在的な不良を顕在化させて初期不良による
欠陥製品を弁別するスクリーニングテストおよびメモリ
セルの良／不良を短時間で検出するために、複数ビット
のメモリセルを同時にテストするマルチビットテストモ
ードなどがある。このスクリーニングテストには、通常
動作条件よりも高温および高圧の条件下で半導体記憶装
置を動作させるバーンインモードがある。これらのテス
トモードは、製品出荷前に行なわれる動作モードであ
り、実際にユーザが使用するシステムにおいてはこれら
のテストモードは使用されない。

【０００３】実際に半導体記憶装置が使用されるシステ
ムにおいてこの半導体記憶装置がテストモードに入ると
半導体記憶装置の内部状態は、通常動作モード時のそれ
と異なる状態となり、動作不良を生じる可能性がある。
このような実使用時において半導体記憶装置がテストモ
ードに入らないようにするために、通常、実使用時の通
常動作モード時に用いられない複数の外部信号の状態の
組合せでテストモードにセットされる。しかしながら、
電源投入時（半導体記憶装置への電源電圧の印加開始
時）においては、内部回路において、たとえばラッチ回
路やフリップフロップのように初期出力電圧を予め決定
することができないノードまたはフローティング状態と
なる内部ノードが存在し、これらの内部ノードの電圧が
電源投入時において不定となる。この場合、これらの電
圧レベルが不定（電源投入後その電圧レベルを予め確定
することのできない）のノードにおける電圧レベルによ
り、テストモードに入るようなタイミング条件が設定さ
れると、この半導体記憶装置がテストモードに入る可能
性がある。このような不定な内部ノードの電圧レベルを
確実に初期設定するために、電源投入時にこの不定なノ
ードを所定の電圧レベルに初期設定する（リセットす
る）ために電源投入検出信号ＰＯＲが用いられる。

【０００４】図１３は、従来のテストモード活性化信号
発生回路の構成を概略的に示す図である。図１３におい
て、テストモード活性化信号発生回路１００は、モード
セット指示信号ＭＳＥＴおよびＺＭＳＥＴの活性化時イ
ネーブル状態とされ、外部から与えられる特定のアドレ
ス信号ビットＡｄｄを反転しかつバッファ処理して内部
ノードＮＡへ伝達するトライステートインバータバッフ
ァ１００ａと、この内部ノードＮＡの電圧に従ってテス
トモード活性化信号ＴＭＥを出力しかつモードセット指
示信号ＭＳＥＴおよびＺＭＳＥＴの活性化時このテスト
モード活性化信号ＴＭＥをラッチするテストモード活性
化信号出力回路１００ｂを含む。トライステートインバ
ータバッファ１００ａは、モードセット指示信号ＭＳＥ
ＴおよびＺＭＳＥＴが非活性状態となると出力ハイイン
ピーダンス状態となる。

【０００５】テストモード活性化信号出力回路１００ｂ
は、ノードＮＡ上の信号を反転してノードＮＢに伝達し
てテストモード活性化信号ＴＭＥを発生するインバータ
１００ｂａと、モードセット指示信号ＭＳＥＴおよびＺ
ＭＳＥＴの活性化時活性化され、ノードＮＢ上の信号を
ノードＮＡへ伝達するトライステートインバータバッフ
ァ１００ｂｂを含む。このトライステートインバータバ
ッファ１００ｂｂも、モードセット指示信号ＭＳＥＴお
よびＺＭＳＥＴの非活性化時出力ハイインピーダンス状
態となる。

【０００６】テストモード活性化信号発生回路１００
は、さらに、電源投入検出信号ＺＰＯＲの活性化に応答
して電源ノードＮＶと内部ノードＮＡと電気的に接続す
るｐチャネルＭＯＳトランジスタ１０２を含む。この電
源投入検出信号ＺＰＯＲは、電源ノードＮＶに電源電圧
Ｖｃｃが印加されてその電圧レベルが所定の電圧レベル
に到達するかまたは安定状態となるまでＬレベルの活性
状態とされる。

【０００７】次に、この図１３に示すテストモード活性
化信号発生回路１００の動作を、そのタイミングチャー
ト図である図１４を参照して説明する。

【０００８】同期型半導体記憶装置においては、動作モ
ードは、クロック信号ＣＬＫの立上がりのときの外部信
号の状態の組合せにより指定される。クロックサイクル
♯ａにおいて、クロック信号ＣＬＫの立上がりエッジ
で、ロウアドレスストローブ信号ＺＲＡＳ、コラムアド
レスストローブ信号ＺＣＡＳ、およびライトイネーブル
信号ＺＷＥをすべてＬレベルに設定する。この状態はモ
ードセットコマンドと呼ばれ、通常動作モードと異なる
モードが指定される。このモードセットコマンドが与え
られたとき、特定のアドレス信号ビットＡｄｄをＨレベ
ルに設定する。

【０００９】モードセットコマンドが与えられるとモー
ドセット指示信号ＭＳＥＴが所定期間Ｈレベルとなり、
図１３に示すトライステートインバータバッファ１００
ａが動作し、このアドレス信号ビットＡｄｄを反転して
内部ノードＮＡに伝達する。この内部ノードＮＡに伝達
された信号は、インバータ回路１００ｂａにより反転さ
れて内部ノードＮＢに伝達され、テストモード活性化信
号ＴＭＥがＨレベルとなる。このテストモード活性化信
号発生回路１００ｂにおいて、トライステートインバー
タバッファ１００ｂｂが、トライステートインバータバ
ッファ１００ａと相補的に動作し、モードセット指示信
号ＭＳＥＴがＬレベルの非活性状態となると、トライス
テートインバータバッファ１００ｂｂが作動状態とさ
れ、このインバータ１００ｂａとトライステートインバ
ータバッファ１００ｂｂが、ラッチ回路を構成する。こ
れにより、テストモード活性化信号ＴＭＥがＨレベルの
活性状態に保持される。

【００１０】このテストモード活性化信号ＴＭＥがクロ
ックサイクル♯ａにおいてＨレベルの活性状態とされる
と、この半導体記憶装置はテストモードに入る（テスト
モードエントリ）。次いで次のクロックサイクル♯ｂか
ら、所定のテスト動作が実行される（テストサイクル期
間）。このテストサイクル期間においては、トライステ
ートインバータバッファ１００ａは出力ハイインピーダ
ンス状態であり、一方、トライステートインバータバッ
ファ１００ｂｂが、インバータとして動作しており、し
たがってテストモード活性化信号ＴＭＥはＨレベルに保
持される。

【００１１】クロックサイクル♯ｃにおいて、このテス
トモード活性化信号ＴＭＥにより活性化されるテスト動
作が完了すると、クロックサイクル♯ｄにおいて再びモ
ードセットコマンドが与えられ、モードセット指示信号
ＭＳＥＴが所定期間Ｈレベルとなる。トライステートイ
ンバータバッファ１００ａが作動状態となり、一方トラ
イステートインバータバッファ１００ｂｂが出力ハイイ
ンピーダンス状態となる。これにより、内部ノードＮＡ
には、Ｈレベルの信号が伝達され、応じてテストモード
活性化信号ＴＭＥがＬレベルの非活性状態となる。モー
ドセット指示信号ＭＳＥＴがＬレベルに立下がると、ト
ライステートインバータバッファ１００ａが出力ハイイ
ンピーダンス状態となり、一方トライステートインバー
タバッファ１００ｂｂが作動状態となり、テストモード
活性化信号ＴＭＥはＬレベルに保持される。これによ
り、テストモードがリセットされ、以降、別のモードの
動作が行なわれる。

【００１２】上述の動作は、電源電圧Ｖｃｃが投入され
て、電源電圧Ｖｃｃが安定状態となったときに行なわれ
る。次に、この電源投入時のテストモード活性化信号発
生回路１００の動作について説明する。

【００１３】電源投入時において、トライステートイン
バータバッファ１００ａは、出力ハイインピーダンス状
態にあり、またテストモード活性化信号発生回路１００
ｂは、ラッチ回路を構成する。この状態においては、内
部ノードＮＡの初期状態における電圧レベルは、電源投
入時におけるラッチ回路（インバータ１００ｂａおよび
トライステートインバータバッファ１００ｂｂ）の状態
により決定される。今、図１５に示すように、時刻ｔ０
において、電源電圧を投入すると、ノードＮＶ上の電源
電圧Ｖｃｃが徐々に上昇する。テストモード活性化信号
発生回路１００ｂのラッチ状態は電源投入時において不
定であり、したがって内部ノードＮＡおよびテストモー
ド活性化信号ＴＭＥの電圧レベルも不定状態となる（図
１５においては破線でその電圧レベルが徐々に上昇する
ように示される）。初期状態においてインバータ１００
ｂａおよびトライステートインバータバッファ１００ｂ
ｂがともに過渡領域にあり貫通電流を消費して、その出
力電圧レベルが不定状態となっているためである。

【００１４】時刻ｔ１において、電源電圧Ｖｃｃが所定
の電圧レベルに到達するまでの間、電源投入検出信号Ｚ
ＰＯＲがＬレベルに保持され、応じてｐチャネルＭＯＳ
トランジスタ１０２が導通し、内部ノードＮＡが電源ノ
ードＮＶに電気的に接続される。このＭＯＳトランジス
タ１０２の導通により、内部ノードＮＡの電圧レベルが
Ｈレベルに設定され、テストモード活性化信号発生回路
１００ｂのラッチ状態の初期状態が設定され、内部ノー
ドＮＡがＨレベル、内部ノードＮＢがＬレベルとなる。

【００１５】時刻ｔ１において、この電源投入検出信号
ＺＰＯＲがＨレベルに立上がり、ＭＯＳトランジスタ１
０２が非導通状態となっても、インバータ１００ｂａお
よびトライステートインバータバッファ１００ｂｂのラ
ッチ回路により、内部ノードＮＡおよびＮＢの電圧レベ
ルが変化し、内部ノードＮＡは、電源電圧Ｖｃｃの電圧
レベル上昇に従ってＨレベルに上昇し、一方、ノードＮ
Ｂからのテストモード活性化信号ＴＭＥは、この内部ノ
ードＮＡの電圧レベルの上昇に従ってＬレベルに立下が
る。これにより、最終的に電源電圧Ｖｃｃが所定の電圧
レベルＶａに到達した場合に、内部ノードＮＡが電圧Ｖ
ａレベルのＨレベルとなり、テストモード活性化信号Ｔ
ＭＥが接地電圧ＧＮＤレベルのＬレベルに保持される。
電源投入時において、テストモード活性化信号発生回路
を所望の初期状態にリセットすることができ、電源投入
時において、誤ってテストモード活性化信号ＴＭＥが活
性状態となるのを防止することができる。

【００１６】

【発明が解決しようとする課題】図１６は、従来の電源
投入検出回路の構成の一例を示す図である。図１６にお
いて、電源投入検出回路は、ノードＳ１と電源ノードＮ
Ｖの間に接続され、かつそのゲートがノードＳ２に接続
されるｐチャネルＭＯＳトランジスタＰ１と、ノードＳ
１に一方端が接続される抵抗素子Ｚ１と、抵抗素子Ｚ１
の他方端と接地ノードの間に接続されかつそのゲートが
ノードＳ２に接続されるｎチャネルＭＯＳトランジスタ
Ｑ１と、電源ノードＮＶとノードＳ１の間に接続される
結合容量ＣＰ１と、ノードＳ２と接地ノードの間に接続
されかつそのゲートがノードＳ１に接続されるｎチャネ
ルＭＯＳトランジスタＱ２と、電源ノードＮＶとノード
Ｓ２の間に直列に接続されるｐチャネルＭＯＳトランジ
スタＰ２と抵抗素子Ｚ２を含む。ｐチャネルＭＯＳトラ
ンジスタＰ２のゲートはノードＳ１に接続される。ノー
ドＳ２と接地ノードの間に、さらに、ノードＳ２の電圧
レベルを安定化するための容量素子ＣＰ２が設けられ
る。

【００１７】電源投入検出回路は、さらに、ノードＳ２
上の信号を受けて反転してノードＳ３へ伝達する３段の
縦続接続されるインバータＩＶ１、ＩＶ２およびＩＶ３
と、ノードＳ３と電源ノードＮＶの間に接続される結合
容量ＣＰ３と、ノードＳ３上の信号電位を反転してノー
ドＳ４へ伝達するインバータＩＶ４と、ノードＳ４上の
信号電位に従って電源投入検出信号ＺＰＯＲを出力する
２段の縦続接続されるインバータＩＶ５およびＩＶ６を
含む。

【００１８】電源投入検出回路は、さらに、電源ノード
ＮＶとノードＳ５の間に直列に接続されるｐチャネルＭ
ＯＳトランジスタＰ３および抵抗素子Ｚ３を含む。ｐチ
ャネルＭＯＳトランジスタＰ３のゲートはノードＳ４に
接続される。

【００１９】この電源投入検出回路は、さらに、ノード
Ｓ５と接地ノードの間に接続されかつそのゲートがノー
ドＳ４に接続されるｎチャネルＭＯＳトランジスタＱ３
と、ノードＳ５と接地ノードの間に接続される容量素子
ＣＰ４と、ノードＳ５とノードＳ６の間に直列に接続さ
れるｐチャネルＭＯＳトランジスタＰ４およびＰ５と、
ノードＳ６と接地ノードの間に接続されかつそのゲート
がノードＳ４に接続されるｎチャネルＭＯＳトランジス
タＱ４と、ノードＳ１と接地ノードの間に接続されかつ
そのゲートがノードＳ６に接続されるｎチャネルＭＯＳ
トランジスタＱ５を含む。ｐチャネルＭＯＳトランジス
タＰ４およびＰ５の各々は、そのゲートおよびドレイン
が接続され、電圧降下素子として作用する。次に、この
図１６に示す電源投入検出回路の動作を図１７および図
１８に示す動作波形図を参照して説明する。

【００２０】まず、図１７を参照して、電源投入検出信
号ＺＰＯＲが正常に発生される場合の動作について説明
する。時刻ｔ０において電源投入が行なわれ、電源ノー
ドＮＶの電源電圧Ｖｃｃの電圧レベルが上昇する。この
電源投入に従って、容量素子ＣＰ１の容量結合により、
ノードＳ１の電圧レベルが応じて上昇し、ｎチャネルＭ
ＯＳトランジスタＱ２が導通状態へ移行し、またｐチャ
ネルＭＯＳトランジスタＰ２が非導通状態となる。この
ｎチャネルＭＯＳトランジスタＱ２の導通状態への移行
により、ノードＳ２が接地電圧レベルに保持される。こ
れにより、インバータＩＶ１〜ＩＶ３により、ノードＳ
３の電圧レベルがＨレベルへと電源電圧のレベルに応じ
て上昇する。ノードＳ３は、また容量素子ＣＰ３の容量
結合により、電源投入時その電圧レベルがＨレベルに初
期設定され、応じてインバータＩＶ４により、ノードＳ
４に出力される信号レベルはＬレベルとなり、応じて電
源投入検出信号ＺＰＯＲはＬレベルを保持する。

【００２１】このノードＳ４がＬレベルの間、ｐチャネ
ルＭＯＳトランジスタＰ３が導通状態にあり、抵抗素子
Ｚ３および容量素子ＣＰ４による時定数に従ってノード
Ｓ５の電圧レベルが緩やかに上昇する。このノードＳ５
の電圧レベルがＭＯＳトランジスタＰ４およびＰ５の有
するしきい値電圧を超えると、ノードＳ６の電圧レベル
が上昇し始める。ノードＳ６の電圧レベルが、ＭＯＳト
ランジスタＱ５のしきい値電圧より高くなると、ＭＯＳ
トランジスタＱ５が導通し、ノードＳ１をＬレベルへ放
電する。

【００２２】このノードＳ１の電圧レベルの低下に従っ
て、ｐチャネルＭＯＳトランジスタＰ２が導通し、ノー
ドＳ２の電圧レベルが抵抗素子Ｚ２および容量素子ＣＰ
２により決定される時定数に従って上昇する。ノードＳ
２の電圧レベルの上昇に従って、ｐチャネルＭＯＳトラ
ンジスタＰ１が非導通状態となり、確実にノードＳ１の
電圧レベルがＬレベルへ放電される。このノードＳ１の
電圧レベルの低下に従ってＭＯＳトランジスタＱ２が非
導通状態となり、ノードＳ２は、Ｈレベルに電源電圧Ｖ
ｃｃの電圧レベルの上昇に従って上昇する。このノード
Ｓ２の電圧レベルがインバータＩＶ１の入力論理しきい
値よりも高くなると、ノードＳ３が放電され、その電圧
レベルが低下し、応じてノードＳ４の電圧レベルが上昇
する。このノードＳ４の電圧レベルの上昇に従って、電
源投入検出信号ＺＰＯＲがＨレベルに立上がる。

【００２３】このノードＳ４の電圧レベルが上昇する
と、ｐチャネルＭＯＳトランジスタＰ３が非導通状態と
なり、一方ｎチャネルＭＯＳトランジスタＱ３およびＱ
４が導通し、ノードＳ５およびＳ６が接地電圧レベルへ
放電され、ＭＯＳトランジスタＱ５が非導通状態とな
る。これにより、ノードＳ２の電圧レベルの上昇に従っ
て、ＭＯＳトランジスタＱ１が導通し、ノードＳ１はＬ
レベルに保持される。このＭＯＳトランジスタＰ２、Ｑ
１および抵抗素子Ｚ１およびＺ２のループにより、ノー
ドＳ２は、電源電圧Ｖｃｃの電圧レベルに応じたＨレベ
ルに保持され、応じて電源投入検出信号ＺＰＯＲもＨレ
ベルに保持される。

【００２４】電源投入が行なわれる時刻ｔ０から電源投
入検出信号ＺＰＯＲがＨレベルに立上がる時刻ｔ１の
間、電源投入検出信号ＺＰＯＲはＬレベルであり、この
間において内部ノードの初期設定（リセット）が行なわ
れる。すなわち、電源投入検出信号ＺＰＯＲは、電源電
圧Ｖｃｃが所定の電圧レベルに到達するかまたは一定の
電圧レベルに到達して、かつ安定状態となったときにＨ
レベルの非活性状態とされる。

【００２５】次に、図１８を参照して、電源投入検出信
号ＺＰＯＲが不完全に出力される（活性状態が０回）場
合の動作について説明する。

【００２６】図１８に示すように、時刻ｔ０において電
源投入が行なわれ、電源電圧Ｖｃｃの電圧レベルが上昇
する。この電源電圧Ｖｃｃの電圧レベルの上昇速度は緩
やかである。この場合、ノードＳ１〜Ｓ６の電圧レベル
は不定状態となる。ＭＯＳトランジスタの導通／非導通
状態が不確定状態であり、また容量素子ＣＰ１およびＣ
Ｐ３による容量結合による電圧レベルの上昇速度も極め
て緩やかであり、各内部ノードも電圧レベルの不定状態
を確定状態へ保持することができない。したがって、こ
の状態において、内部ノードＳ４の不定状態の電圧レベ
ルが、Ｈレベルと判定された場合、インバータＩＶ５お
よびＩＶ６を介して出力される電源投入検出信号ＺＰＯ
Ｒが、電源電圧Ｖｃｃの電圧レベルの上昇に従ってその
レベルが上昇する。電源電圧Ｖｃｃの電圧レベルがある
一定の電圧レベルに到達すると、内部ノードＳ１〜Ｓ６
のＨレベルとなったノードの電圧レベルが確実に上昇
し、ノードＳ１〜Ｓ６はそれぞれ所定の電圧レベルへ駆
動される。各ノードの駆動される電圧レベルは、そのと
きのＭＯＳトランジスタの導通／非導通状態により決定
される。図１８においては、ノードＳ１は、ノードＳ２
の電圧レベルの上昇に従ってＭＯＳトランジスタＱ１が
接地電位レベルへ放電される動作シーケンスが一例とし
て示される。この状態においては、ノードＳ２が、ＭＯ
ＳトランジスタＰ２を介して充電され、その電圧レベル
がＨレベルへと上昇し、応じてノードＳ３が レベルへ
駆動されノードＳ４の電圧レベルもＨレベルへ駆動され
る。このノードＳ４がＨレベルへ駆動されると、ノード
Ｓ５およびノードＳ６もＬレベルに駆動される。

【００２７】したがって、この図１８に示す動作シーケ
ンスの場合、電源投入検出信号ＺＰＯＲは、電源電圧Ｖ
ｃｃに同期してその電圧レベルが上昇する。したがっ
て、電源投入検出信号ＺＰＯＲがＬレベルに保持される
期間はなく、内部の不定ノードを所定の初期電圧レベル
に保持するリセット動作を行なうことができなくなる。

【００２８】この図１８に示すように、電源電圧Ｖｃｃ
の立上がり速度が遅く、電源投入検出信号ＺＰＯＲが不
完全な形で発生される場合、以下の問題が生じる。

【００２９】すなわち、図１９に示すように、時刻ｔ０
において、電源投入が行なわれ、応じて電源投入検出信
号ＺＰＯＲの電圧レベルが上昇する。一方、図１３に示
すノードＮＡおよびノードＮＢは、初期状態の電圧レベ
ルは不定であり、テストモード活性化信号発生回路１０
０ｂのラッチ状態によりその電圧レベルが決定される。
したがって、図１９に示すように、電源投入検出信号Ｚ
ＰＯＲが電源電圧Ｖｃｃに従ってその電圧レベルが上昇
する場合、ＭＯＳトランジスタ１０２は非導通状態にあ
り、ノードＮＡおよびノードＮＢの電圧レベルは、Ｈレ
ベルおよびＬレベルいずれをとるかは、そのときのノー
ドＮＡおよびノードＮＢの電圧レベルに応じて定められ
る。したがって、電源電圧Ｖｃｃが所定電圧レベル以上
に到達し、テストモード活性化信号発生回路１００ｂの
ラッチ回路がラッチ状態に入るときには、ノードＮＡの
信号はＨレベル、ノードＮＢの信号はテストモード活性
化信号ＴＭＥがＬレベルとなる状態と、ノードＮＡの電
圧レベルがＬレベルとなり、一方テストモード活性化信
号ＴＭＥがＨレベルとなる状態と２つの状態とがある。

【００３０】テストモード活性化信号ＴＭＥがＨレベル
となると、この半導体記憶装置においてテストモードが
行なわれることになり、通常動作を行なう場合、誤動作
を生じる可能性がある。

【００３１】標準ＤＲＡＭ（ダイナミック・ランダム・
アクセス・メモリ）においては、内部信号線および内部
ノードを所定の初期状態に設定するために、ダミーサイ
クルが行なわれる。しかしながら、このダミーサイクル
は、ロウアドレスストローブ信号／ＲＡＳを複数回トグ
ルしているだけであり、ＲＡＳ系回路（信号ＲＡＳに関
連する回路であり、行選択に関連する回路群）が動作す
るだけであり、テストモード活性化信号発生部などの周
辺回路の初期設定は行なわれない。

【００３２】また、ＳＤＲＡＭ（同期型ＤＲＡＭ）にお
いては、ノーマルモードセットサイクルが行なわれ、通
常動作モード（データの読出／書込を行なう動作モー
ド）とは異なる特殊動作モードはすべてリセットされ
る。したがって、このような特別なノーマルモードセッ
トサイクルが準備されている場合には、誤ってセットさ
れたテストモード活性化信号ＴＭＥを初期状態にリセッ
トすることは可能である。しかしながら、テストモード
の１つに、半導体基板領域にバイアス電圧ＶＢＢを外部
から印加し、動作マージンおよび動作特性をテストする
モードがあるが、このノーマルモードセットサイクルに
よってもこのＶＢＢ印加モードはリセットすることがで
きない。

【００３３】図２０は、ＶＢＢ印加モードを行なうため
の回路構成を概略的に示す図である。図２０において、
ＶＢＢ印加モード実現回路は、テストモード活性化信号
ＴＭＥの非活性化時作動状態となり、所定の電圧レベル
のバイアス電圧を発生するＶＢＢ発生回路１２０と、テ
ストモード活性化信号ＴＭＥに従ってＶＢＢ発生回路１
２０からのバイアス電圧および外部端子１２１から与え
られる外部電圧Ｅｘの一方を選択するセレクタ１２２を
含む。セレクタ１２２からの電圧は、この半導体記憶装
置の基板領域１２３に印加される。基板領域１２３はＰ
型半導体基板領域であり、その基板領域１２３表面に、
間をおいて高濃度Ｎ型不純物領域１２４ａおよび１２４
ｂが形成され、これらの不純物領域１２４ａおよび１２
４ｂの間にゲート絶縁膜を介してゲート電極層１２５が
形成される。これにより１つのＭＯＳトランジスタが形
成される。

【００３４】通常、この基板領域１２３は、ウェル領域
またはエピタキシャル層に形成され、負のバイアス電圧
が印加される。

【００３５】セレクタ回路１２２は、テストモード活性
化信号ＴＭＥの非活性状態のときには、ＶＢＢ発生回路
１２０が発生するバイアス電圧を選択して基板領域１２
３へ与える。一方、テストモード活性化信号ＴＭＥの活
性状態のときには、セレクタ１２２は外部端子１２１か
ら与えられる外部電圧Ｅｘを選択して基板領域１２３へ
与える。基板バイアス電圧ＶＢＢは、この基板領域表面
に形成されるＭＯＳトランジスタ（不純物領域１２４ａ
および１２４ｂならびにゲート電極層１２５で形成され
るトランジスタ）のしきい値電圧の安定化および不純物
領域１２４ａおよび１２４ｂと基板領域１２３の間の接
合容量の低減による高速動作化などを実現する。

【００３６】ＭＯＳトランジスタのしきい値電圧は、基
板バイアス電圧ＶＢＢの絶対値の平方根の関数で表わさ
れる。バイアス電圧ＶＢＢの絶対値が大きくなると、こ
のＭＯＳトランジスタのしきい値電圧が大きくなる。一
方、このバイアス電圧ＶＢＢの絶対値が小さくなると、
ＭＯＳトランジスタのしきい値電圧は小さくなる。

【００３７】この基板領域１２３上表面には、この半導
体記憶装置を構成するＭＯＳトランジスタが形成され
る。電源投入時において、テストモード活性化信号ＴＭ
Ｅが活性状態となると、セレクタ１２２は外部端子１２
１の外部電圧Ｅｘを選択する。この外部端子１２１は、
通常動作モード時においては外部制御信号（たとえばロ
ウアドレスストローブ信号ＺＲＡＳまたはコラムアドレ
スストローブ信号ＺＣＡＳなど）が印加される。したが
って、電源投入時において、この外部電圧Ｅｘは、接地
電圧レベルまたは電源電圧Ｖｃｃの電圧レベルである。
接地電圧レベルの外部電圧Ｅｘが選択されて基板領域１
２３へ印加された場合、このＭＯＳトランジスタのしき
い値電圧は小さくなり、オフ状態となるべきＭＯＳトラ
ンジスタがオン状態となる。したがって、たとえ仮に同
期型半導体記憶装置においてノーマルモードセットサイ
クルを実行しても、トランジスタの特性が異なっている
ため、内部ノードおよび内部信号線が所定の初期電圧レ
ベルに設定することができなくなり（内部回路が正常に
動作せず、誤動作する）、データの書込および読出を行
なうことが正確に行なうことができなくなる。また、場
合によっては、外部から与えられるノーマルモードセッ
トコマンドをデコードするコマンドデコーダが正常に動
作せず、ノーマルモードセット信号を出力することがで
きず、内部リセットを行なうことができなくなることも
考えられる。

【００３８】また、この図２０に示す外部端子１２１の
外部電圧ＥｘがＨレベルに設定されている場合、この電
圧レベルは電源電圧Ｖｃｃの電圧レベルであり、したが
って不純物領域１２４ａおよび１２４ｂの一方が接地ノ
ードに接続されている場合、この基板領域１２３と不純
物領域１２４ａまたは１２４ｂが順方向にバイアスさ
れ、外部端子１２１からセレクタ１２２、基板領域１２
３および不純物領域１２４ａまたは１２４ｂを介して大
きな基板電流が流れ、この大きな基板電流により、図示
しない部分におけるラッチアップ現象によりさらに大き
な電流が流れ、この半導体記憶装置が暴走状態になるこ
とも考えられる。さらにこの大きな電流により、発熱に
より配線の断線（エレクトロンマイグレーションによ
る）が生じ、記憶装置が破壊されることになる可能性も
存在する。

【００３９】それゆえ、この発明の目的は、電源投入時
において、たとえ電源投入検出信号が活性状態へ正確に
駆動されない場合においても、テストモードに半導体記
憶装置が入るのを防止することである。

【００４０】

【課題を解決するための手段】請求項１に係る半導体記
憶装置は、外部からの信号に従ってテスト動作モードを
活性化するテストモード活性化信号発生手段と、電源ノ
ードに結合され、この電源ノードへの電源電圧印加に応
答して所定時間活性状態となるべき電源投入検出信号を
出力する電源投入検出手段と、テストモード活性化信号
発生手段に結合され、電源投入検出信号の０回の活性化
に応答してテストモード活性化信号を非活性状態に設定
する初期化手段とを備える。

【００４１】請求項２に係る半導体記憶装置は、外部か
らの信号に従って予め定められたテストモード動作を可
能にするテストモード活性化信号を発生するテストモー
ド活性化信号発生手段と、電源ノードに結合され、外部
からの電源電圧の電源ノードへの投入に応答して所定期
間活性状態となるべき電源投入検出信号を出力する電源
投入検出手段と、テストモード活性化信号発生手段と電
源投入検出手段とに結合され、電源投入検出信号の活性
化に応答してテストモード活性化信号発生手段をイネー
ブルし、かつテストモード活性化信号が１回も活性化さ
れないときテストモード活性化信号発生手段をディスエ
ーブルする初期化手段とを備える。

【００４２】請求項３に係る半導体記憶装置は、請求項
１または２の初期化手段が、電源投入検出信号の活性化
に応答してテストモード活性化信号を非活性状態にリセ
ットするリセット手段と、電源投入検出信号の０回の活
性化に応答してテストモード活性化信号を活性状態に保
持する保持手段とを備える。

【００４３】請求項４に係る半導体記憶装置は、請求項
１または２のテストモード活性化信号発生手段が、外部
からの信号に従って内部ノードへテストモードを特定す
るモード特定信号を伝達するテストモード信号伝達手段
と、この内部ノード上の信号に従ってテストモード活性
化信号を発生するモード信号出力手段とを含む。また初
期化手段が、電源投入検出信号の活性化に応答して内部
ノードを所定電圧レベルの初期状態にリセットするリセ
ット手段と、電源投入検出信号をラッチする手段を含み
かつこのラッチした信号に従ってテストモード信号出力
手段を選択的にイネーブルまたはディスエーブルする保
持手段とを含む。この保持手段は、電源投入検出信号の
０回の活性化に応答してラッチした信号をテストモード
活性化信号出力手段をディスエーブル状態に設定する論
理レベルの信号に設定する手段を含む。

【００４４】請求項５に係る半導体記憶装置は、請求項
４のラッチ手段が、電源投入検出信号を第１の入力に受
ける論理ゲートと、この論理ゲートの出力する信号を反
転して論理ゲートの第２の入力に伝達するインバータと
を含む。この論理ゲートの出力の信号に従ってテストモ
ード活性化信号出力手段がイネーブルまたはディスエー
ブルされる。

【００４５】請求項６に係る半導体記憶装置は、請求項
５の装置において、論理ゲートとインバータとは、電源
投入検出信号の０回の活性化時、論理ゲートの出力にテ
ストモード活性化信号出力手段がディスエーブル状態と
なる信号が出力されるようにトランジスタサイズが調整
される。

【００４６】請求項７に係る半導体記憶装置は、請求項
５のラッチ手段が、論理ゲートの出力ノードと所定の電
圧レベルを供給する基準電圧源との間に結合される容量
素子を含む。

【００４７】請求項８に係る半導体記憶装置は、請求項
５のラッチ手段が、インバータの出力と所定の電圧レベ
ルを伝達する基準電源源との間に結合される容量素子を
さらに含む。

【００４８】請求項９に係る半導体記憶装置は、請求項
５のラッチ手段が、論理ゲートの出力ノードと所定の電
圧レベルの基準電圧を伝達する基準電圧源との間に接続
される抵抗素子をさらに含む。

【００４９】請求項１０に係る半導体記憶装置は、請求
項５のラッチ手段が、インバータの出力と所定の電圧レ
ベルを伝達する基準電圧源との間に結合される抵抗素子
をさらに含む。

【００５０】請求項１１に係る半導体記憶装置は、請求
項１または１０のいずれかの装置における、活性化信号
により活性化されるテストモードは、半導体記憶装置に
おいて使用される通常動作時に予め定められた一定電圧
レベルとなる電圧レベルを変更するモードである。

【００５１】請求項１２に係る半導体記憶装置は、請求
項１１の一定電圧レベルの電圧は、この半導体記憶装置
が形成される基板領域へ印加される基板バイアス電圧で
ある。

【００５２】請求項１３に係る半導体記憶装置は、外部
からの信号に従って特定テストモードと異なるテストモ
ードを活性化するための信号を出力する手段をさらに備
える。

【００５３】電源投入時において、電源投入検出信号が
１回も活性状態とされない場合においても、テストモー
ド活性化信号を非活性状態に設定することにより、半導
体記憶装置が誤ってテストモードに入るのを防止するこ
とができる。したがって、半導体記憶装置を実際に使用
する場合において、テストモードへの移行による動作不
良を防止することができる。

【００５４】

【発明の実施の形態】

［実施の形態１］図１は、この発明の実施の形態１に従
う半導体記憶装置の全体の構成を概略的に示す図であ
る。図１において、半導体記憶装置１は、電源端子２に
印加される電源電圧Ｖｃｃを受け、この半導体記憶装置
１への電源投入を検出する電源投入検出回路３と、この
電源投入検出回路３からの電源投入検出信号ＺＰＯＲに
よりその内部ノードの電圧が初期設定され、かつ外部か
ら与えられるロウアドレスストローブ信号ＺＲＡＳ、コ
ラムアドレスストローブ信号ＺＣＡＳ、ライトイネーブ
ル信号ＺＷＥおよび所定のアドレス信号ビットＡＤＤを
受けて内部制御信号を発生する制御信号発生回路４を含
む。この制御信号発生回路４においては、本発明に関係
のあるテストモード制御回路５を代表的に示す。このテ
ストモード制御回路５は、外部からの信号ＺＲＡＳ、Ｚ
ＣＡＳおよびＺＷＥおよびＡＤＤが所定の状態に設定さ
れたときに、特定のテストモードを活性化するテストモ
ード活性化信号を出力する。

【００５５】半導体記憶装置１は、さらに、この制御信
号発生回路４の制御の下に所定の動作を行なう内部メモ
リ回路６を含む。図１においては、内部メモリ回路６
は、テストモード制御回路５からのテストモード活性化
信号ＴＭＥに従って所定のテストモードを実行する状態
に設定されるように示される。テストモード活性化信号
ＴＭＥは、特定の内部ノードへ外部からの信号を印加す
るモード、または複数のメモリセルが同時に選択される
動作モードなどいずれのテスト動作モードが指定しても
よく、特定のテスト動作モードを実現するように、内部
メモリ回路６において回路接続が切換えられればよい。

【００５６】この内部メモリ回路６は、メモリセルを含
み、データ入出力端子７を介してデータＤＱの入出力を
行なう。この半導体記憶装置１は、またクロック入力端
子８を介して与えられるクロック信号ＣＬＫに同期して
データの入出力、および外部信号の取込を行なう。

【００５７】このテストモード制御回路５は、後に詳細
に説明するが、電源投入検出信号ＺＰＯＲが１回も活性
状態とされないときまたは不完全な活性状態のときにお
いては、テストモード活性化信号ＴＭＥを非活性状態に
保持する機能を備える。

【００５８】また、電源投入検出回路３は、先の図１６
に示す構成と同様の構成を備え、電源端子２に与えられ
る電源電圧Ｖｃｃが所定の電圧レベル以上になると、Ｈ
レベルに立上がる信号を出力する。

【００５９】図２は、図１に示すテストモード制御回路
５の構成を概略的に示す図である。図２において、テス
トモード制御回路５は、クロック信号ＣＬＫの立上がり
エッジにおいて外部制御信号ＺＲＡＳ、ＺＣＡＳおよび
ＺＷＥが所定の状態（Ｌレベル）にセットされたとき、
モード設定信号ＭＳＥＴおよびＺＭＳＥＴを活性状態へ
駆動するモード設定信号発生回路５ａと、このモード設
定信号発生回路５ａからのモード設定信号ＭＳＥＴおよ
びＺＭＳＥＴの活性化に応答して外部からの特定のアド
レス信号ビットＡｄｄを取込み、テストモード活性化信
号ＴＭＥを出力するテストモード活性化信号発生回路５
ｂと、電源投入検出回路３からの電源投入検出信号ＺＰ
ＯＲが一度も活性化されない（０回の活性化）ときこの
テストモード活性化信号発生回路５ｂの出力するテスト
モード活性化信号ＴＭＥを非活性状態に保持する初期化
回路５ｃを含む。テストモード活性化信号発生回路５ｂ
は、また電源投入検出回路３からの電源投入検出信号Ｚ
ＰＯＲの活性化に従ってその内部ノードを所定の初期状
態に設定して、テストモード活性化信号ＴＭＥを非活性
状態の初期状態にリセットする。モード設定信号発生回
路５ａは、通常、同期型半導体記憶装置においてコマン
ドデコーダと呼ばれる論理ゲートにより構成され、クロ
ック信号ＣＬＫの立上がりエッジで、ロウアドレススト
ローブ信号ＺＲＡＳ、コラムアドレスストローブ信号Ｚ
ＣＡＳ、およびライトイネーブル信号ＺＷＥがすべてＬ
レベルに設定されると、ワンショットのパルス信号を出
力する。

【００６０】図３は、図２に示すテストモード活性化信
号発生回路５ｂおよび初期化回路５ｃの構成の一例を示
す図である。図３において、テストモード活性化信号発
生回路５ｂは、特定のアドレス信号ビットＡｄｄを受け
るインバータ５ｂａと、モード設定信号ＭＳＥＴおよび
ＺＭＳＥＴの活性化時作動状態とされ、インバータ５ｂ
ａの出力信号を反転して内部ノードＮＸへ伝達するトラ
イステートインバータバッファ５ｂｂと、内部ノードＮ
Ｘ上の信号電位と初期化回路５ｃから与えられる内部ノ
ードＮＹ上の信号電位とを受けるＮＡＮＤ回路５ｂｃ
と、ＮＡＮＤ回路５ｂｃの出力信号を反転してテストモ
ード活性化信号ＴＭＥを出力するインバータ５ｂｄと、
モード設定信号ＭＳＥＴおよびＺＭＳＥＴの非活性時作
動状態とされ、テストモード活性化信号ＴＭＥをインバ
ータ５ｂｄの入力部へ伝達するトライステートインバー
タバッファ５ｂを含む。これらのインバータバッファ５
ｂｄおよび５ｂｅは、非活性化時（非作動状態時）出力
ハイインピーダンス状態となる。

【００６１】テストモード活性化信号発生回路５ｂは、
さらに、電源投入検出信号ＺＰＯＲを受けるインバータ
５ｂｆと、インバータ５ｂｆの出力信号がＨレベルのと
き導通し、内部ノードＮＸを接地ノードに電気的に接続
するｎチャネルＭＯＳトランジスタ５ｂｇを含む。電源
投入検出信号ＺＰＯＲが活性状態のＬレベルのとき、Ｍ
ＯＳトランジスタ５ｂｇが導通し、内部ノードＮＸは、
接地電圧ＧＮＤレベルに初期設定される。

【００６２】初期化回路５ｃは、内部ノードＮＹ上の信
号を受けるインバータ５ｃａと、インバータ５ｃａの出
力信号と電源投入検出信号ＺＰＯＲを受けて出力信号を
内部ノードＮＹへ伝達するＮＡＮＤ回路５ｃｂを含む。
この初期化回路５ｃは、後に詳細にその構成については
説明するが、電源投入検出信号ＺＰＯＲが１回も活性化
されないときには、電源投入時、この内部ノードＮＹを
Ｌレベルに初期設定するようにそのトランジスタサイズ
などが調整される。これは、電源投入検出信号ＺＰＯＲ
がＨレベルのとき、インバータ５ｃａおよびＮＡＮＤ回
路５ｃｂにより、ラッチ回路が構成され、ラッチのとり
やすい状態を、内部ノードＮＹがＬレベルとなるように
設定することにより実現される（これについては後に詳
細に説明する）。

【００６３】次に、この図３に示すテストモード活性化
信号発生回路５ｂおよび初期化回路５ｃの動作について
図４および図５に示す動作波形を参照して説明する。

【００６４】まず、図４を参照して、電源投入検出信号
ＺＰＯＲが確実に活性状態とされる場合の動作について
説明する。

【００６５】電源投入前においては、放電により、内部
ノードはすべてＬレベルであり、同様内部信号もＬレベ
ルである。時刻ｔ０において、電源投入が行なわれ、電
源電圧Ｖｃｃの電圧レベルが上昇する。この電源投入に
従って、電源投入検出信号ＺＰＯＲの電圧レベルは接地
電圧レベルのＬレベルを保持する。ノードＮＸは、トラ
イステートインバータバッファ５ｂｂが、非作動状態に
あり、出力ハイインピーダンス状態にあり、フローティ
ング状態にある。同様、内部ノードＮＹも、初期化回路
５ｃのラッチ回路により、そのラッチ状態が不定であ
り、電源投入時、その電源電圧レベルは不定である。図
４においては、ノードＮＸおよびＮＹが、その電圧レベ
ルが不定を示すために、変動しているように示される。
この状態においては、また、インバータ５ｂｂが出力す
るテストモード活性化信号ＴＭＥの電圧レベルも不定で
ある。しかしながら、インバータ５ｂｆの出力信号が電
源電圧Ｖｃｃの上昇に従って上昇するとＭＯＳトランジ
スタ５ｂｇが導通し、ノードＮＸがＬレベルに初期設定
され、またテストモード活性化信号ＴＭＥも応じてＬレ
ベルに初期設定される。

【００６６】時刻ｔ１において、電源電圧Ｖｃｃが所定
の電圧レベルに応答すると、電源投入検出信号ＺＰＯＲ
がＨレベルに駆動される。これにより、インバータ５ｂ
ｆの出力信号がＬレベルとなり、ＭＯＳトランジスタ５
ｂｇが非導通となり、内部ノードＮＸの初期設定が終了
する。この内部ノードＮＸの電圧レベルに従って、ＮＡ
ＮＤ回路５ｂｃの出力信号がＨレベルに設定され、電源
電圧Ｖｃｃの電圧上昇とともにその出力信号の電圧レベ
ルが上昇する。応じて、インバータ５ｂｄから出力され
るテストモード活性化信号ＴＭＥがＬレベルの非活性状
態に保持される。このテストモード活性化信号ＴＭＥが
Ｌレベルに設定されると、インバータ５ｂｄおよびトラ
イステートインバータバッファ５ｂｂによりラッチされ
る。

【００６７】一方、ノードＮＹは、この電源投入検出信
号ＺＰＯＲの活性化に従って、ＮＡＮＤ回路５ｃｂの出
力信号がＨレベルとなり、内部ノードＮＹが電源電圧Ｖ
ｃｃレベルに上昇する。この状態において、インバータ
５ｃａの出力信号がＬレベルとなり、内部ノードＮＹの
電圧レベルがＨレベルに設定される。以上のように、内
部ノードＮＸおよびＮＹの電圧レベルが不定状態から確
定状態となると、電源投入検出信号ＺＰＯＲがＨレベル
に立上がっても、内部ノードＮＸは、Ｌレベルに固定さ
れ、一方、内部ノードＮＹはＶａの電圧レベルに設定さ
れ、安定に、テストモード活性化信号ＴＭＥは接地電圧
ＧＮＤレベルのＬレベルに保持される。

【００６８】なお、リセット用のＭＯＳトランジスタ５
ｂｇは、その電流駆動力を大きくしておけば、電源電圧
Ｖｃｃが、所定の電圧レベルＶａに到達する前に導通状
態とされても、大きな電流駆動力をもって確実に内部ノ
ードＮＸを接地電圧レベルへ放電することができる。ま
た、内部ノードＮＹは、電源投入検出信号ＺＰＯＲの電
圧レベルがＨレベルに立上がるため、ラッチ回路（イン
バータ５ｃａおよびＮＡＮＤ回路５ｃｂにより構成され
るラッチ回路）により電源電圧Ｖｃｃの電圧レベルの上
昇に従って所定の電圧レベルＶａに到達する。

【００６９】この電源投入検出信号ＺＰＯＲが活性化さ
れた場合、ＮＡＮＤ回路５ｂｃは、インバータとして作
用する。したがって、テストモードに入るとき、外部か
ら与えられるアドレス信号Ａｄｄに従って、テストモー
ド活性化信号ＴＭＥを発生することができる。

【００７０】次に、図５を参照して、電源投入検出信号
ＺＰＯＲが完全に活性化されず不完全にしか発生されな
い場合の動作について説明する。

【００７１】時刻ｔ０において電源投入が行なわれ、電
源電圧Ｖｃｃの電圧レベルが上昇する。この電源電圧Ｖ
ｃｃのレベル上昇に従って電源投入検出信号ＺＰＯＲは
同様にその電圧レベルが上昇し、インバータ５ｂｆの出
力信号はＬレベルとなる。この電源電圧Ｖｃｃの電圧レ
ベルの上昇に従って、ノードＮＸおよびノードＮＹの電
圧レベルが不定状態となり、大きく変動しながら、その
電圧レベルが少し上昇する。この電圧上昇は、リーク電
流および容量結合などに起因する。また、初期化回路５
ｃのラッチ状態の不安定さに起因する。

【００７２】時刻ｔ１において、電源電圧Ｖｃｃが所定
の電圧レベルに到達しても、電源投入検出信号ＺＰＯＲ
が急激に立上がらす電源電圧Ｖｃｃと同様の電圧レベル
にある。この状態においては、この電源投入検出信号Ｚ
ＰＯＲの電位変化は、インバータ５ｂｆにおいては、Ｌ
レベルとは判定されず、したがってインバータ５ｂｆの
出力信号はＬレベルを維持する。また、ＭＯＳトランジ
スタ５ｂｇは、非導通状態を維持し、内部ノードＮＸ
は、電圧レベルが不定な状態を保持する。したがって、
ノードＮＸは、そのフローティング状態により、最終的
に、電源電圧レベルまたは接地電圧レベルに安定化する
（リーク電流または容量結合による）。

【００７３】一方、初期化回路５ｃにおいては、電源投
入検出信号ＺＰＯＲが非活性状態を維持する場合には、
このＮＡＮＤ回路５ｃｂの出力信号は、Ｌレベルとなる
傾向にされている。したがって、電源投入検出信号ＺＰ
ＯＲが不完全にしか出力されず、活性化が１回もされな
い場合には、内部ノードＮＹは、このインバータ５ｃａ
およびＮＡＮＤ回路５ｃｂのラッチ回路により、Ｌレベ
ルへと駆動される。この内部ノードＮＹのＬレベルの駆
動に従って、ＮＡＮＤ回路５ｂｃの出力信号がＨレベル
に立上がり、応じてインバータ５ｂｄからのテストモー
ド活性化信号ＴＭＥがＬレベルに駆動される。このテス
トモード活性化信号ＴＭＥのＬレベルは、インバータ５
ｂｄおよびトライステートインバータバッファ５ｂｅに
よりラッチされる。

【００７４】したがって、電源投入検出信号ＺＰＯＲが
出力されず、内部ノードＮＸの電圧レベルが不定の場合
においても、テストモード活性化信号ＴＭＥは確実に非
活性状態のＬレベルに保持することができ、半導体記憶
装置における内部動作不良が生じるのを防止することが
できる。

【００７５】図６は、図３に示す初期化回路５ｃに含ま
れるインバータ５ｃａおよびＮＡＮＤ回路５ｃｂの構成
要素であるトランジスタのサイズの関係を概略的に示す
図である。

【００７６】図６において、インバータ５ｃａは、電源
ノードＮＶと内部ノードＮＺの間に接続されかつそのゲ
ートが内部ノードＮＹに接続されるｐチャネルＭＯＳト
ランジスタＰＱ１と、内部ノードＮＺと接地ノードの間
に接続されかつそのゲートが内部ノードＮＹに接続され
るｎチャネルＭＯＳトランジスタＮＱ１を含む。ｐチャ
ネルＭＯＳトランジスタＰＱ１のサイズ（ゲート幅とゲ
ート長の比Ｗ／Ｌ、図においてはＷで示す）Ｗ１は、ｎ
チャネルＭＯＳトランジスタＮＱ１のサイズＷ２よりも
大きく設定される。したがって、このインバータ５ｃａ
は、電源投入時、内部ノードＮＺをＨレベルに駆動する
傾向がある。

【００７７】ＮＡＮＤ回路５ｃｂは、電源ノードＮＶと
内部ノードＮＹの間に接続されかつそのゲートに電源投
入検出信号ＺＰＯＲを受けるｐチャネルＭＯＳトランジ
スタＰＱ２と、電源ノードＮＶと内部ノードＮＹの間に
接続されかつそのゲートが内部ノードＮＺに接続される
ｐチャネルＭＯＳトランジスタＰＱ３と、内部ノードＮ
Ｙと接地ノードの間に直列に接続されるｎチャネルＭＯ
ＳトランジスタＮＱ２およびＮＱ３を含む。ｎチャネル
ＭＯＳトランジスタＮＱ２のゲートは、内部ノードＮＺ
に接続され、またｎチャネルＭＯＳトランジスタＮＱ３
のゲートへは、電源投入検出信号ＺＰＯＲが与えられ
る。ｐチャネルＭＯＳトランジスタＰＱ２およびＰＱ３
のサイズＷ３は、ｎチャネルＭＯＳトランジスタＮＱ２
およびＮＱ３のサイズＷ４よりも小さく設定される。こ
のｎチャネルＭＯＳトランジスタＮＱ２およびＮＱ３の
サイズＷ４は、ｐチャネルＭＯＳトランジスタＰＱ１の
サイズよりも大きくされ、このｎチャネルＭＯＳトラン
ジスタＮＱ２およびＮＱ３の電流駆動力は、ｐチャネル
ＭＯＳトランジスタＰＱ１の電流駆動力よりも大きく設
定される。このＮＡＮＤ回路５ｃｂは、電源投入時にお
いては、大きな電流駆動力を有するｎチャネルＭＯＳト
ランジスタＮＱ２およびＮＱ３により、内部ノードＮＹ
をＬレベルに駆動する傾向がある。次に動作について簡
単に説明する。

【００７８】今、内部ノードＮＹが、電源投入に従って
その電圧レベルが不定状態となり、変動した場合を考え
る。この状態において、インバータ回路５ｃａにおい
て、ＭＯＳトランジスタＰＱ１およびＮＱ１がともに導
通状態となり（弱い導通状態）、電流を供給する。ｎチ
ャネルＭＯＳトランジスタＮＱ１の電流駆動力よりも、
ｐチャネルＭＯＳトランジスタＰＱ１の電流駆動力が大
きく、内部ノードＮＺの電圧レベルは、Ｈレベルへ駆動
される傾向にある。一方、ＮＡＮＤ回路５ｃｂにおい
て、電源投入検出信号ＺＰＯＲが活性状態を維持する場
合においては、この電源投入検出信号ＺＰＯＲは電源電
圧Ｖｃｃの電圧上昇に従ってその電圧レベルが上昇す
る。したがって、ｎチャネルＭＯＳトランジスタＮＱ３
は導通状態、ｐチャネルＭＯＳトランジスタＰＱ２が非
導通状態となる。一方、ｐチャネルＭＯＳトランジスタ
ＰＱ３は、内部ノードＮＺの電圧レベルがＨレベルへ駆
動される傾向のため、その導通状態が弱い状態に設定さ
れる。したがって、内部ノードＮＹは、Ｌレベルへ駆動
される傾向にある。電源投入検出信号ＺＰＯＲが所定の
電圧レベル以上に到達すると、ＭＯＳトランジスタＮＱ
３の駆動力も大きくなり、内部ノードＮＹを、接地電位
レベルへ向かって放電する。次いで、ＭＯＳトランジス
タＰＱ１が導通状態となり、内部ノードＮＺをＨレベル
へ駆動する。これにより、ＮＡＮＤ回路５ｃｂおよびイ
ンバータ５ｃａによるインバータのラッチ状態が確定
し、内部ノードＮＹが接地電圧レベルのＬレベル、内部
ノードＮＺが、電源電圧ＶｃｃレベルのＨレベルとな
る。

【００７９】電源投入検出信号ＺＰＯＲが活性状態とさ
れる場合には、ＭＯＳトランジスタＮＱ３が非導通状態
となり、一方、ＭＯＳトランジスタＰＱ２が導通し、内
部ノードＮＹへ、電源ノードＮＶから電流を供給し、内
部ノードＮＹの電圧レベルをＨレベルへ駆動する。これ
により、インバータ５ｃａの出力信号がＬレベルに立下
がり、応じてＭＯＳトランジスタＰＱ３が導通し、内部
ノードＮＹの電圧レベルがさらにＨレベルへ高速で駆動
される。電源投入検出信号ＺＰＯＲがＨレベルの非活性
状態とされると、このＮＡＮＤ回路５ｃｂおよびインバ
ータ５ｃａにより、内部ノードＮＹのＨレベルが確実に
ラッチされる。

【００８０】以上のように、この発明の実施の形態１に
従えば、電源投入検出信号が電源投入直後不定状態とな
るかまたは活性化期間が極めて短い不完全な形で発生さ
れるかまたは活性状態が１回も存在しない場合には、テ
ストモード活性化信号を非活性状態に保持するように構
成したため、電源投入時において、電源投入検出信号が
確実に活性状態へ駆動されない場合においても、半導体
記憶装置がテストモードに入るのを防止することがで
き、応じてこの半導体記憶装置の動作不良を防止するこ
とができる。

【００８１】［実施の形態２］図７は、この発明の実施
の形態２に従う初期化回路の構成を示す図である。図７
において、初期化回路５ｃは、内部ノードＮＹ上の信号
を反転するインバータ５ｃｃと、インバータ５ｃｃの出
力信号と電源投入検出信号ＺＰＯＲを受けるＮＡＮＤ回
路５ｃｄを含む。このＮＡＮＤ回路５ｃｄの出力信号が
内部ノードＮＹに伝達される。これらのインバータ５ｃ
ｃおよびＮＡＮＤ回路５ｃｄのトランジスタサイズの調
整は、特に行なわれていない。電源投入検出信号ＺＰＯ
ＲがＨレベルのときには、通常のインバータラッチを構
成する。

【００８２】さらに、この初期化回路５ｃは、内部ノー
ドＮＹと接地ノードの間に接続される容量素子Ｃ１を含
む。この容量素子Ｃ１は内部ノードＮＹに対する安定化
容量として機能する。電源投入時、内部ノードＮＹの電
圧レベルが不定状態で浮き上がったとしても、この容量
素子Ｃ１により、この内部ノードＮＹ上の電圧レベルの
上昇が抑制され、内部ノードＮＹは、次に、Ｌレベルへ
駆動される傾向が強くなる。したがって、電源投入検出
信号ＺＰＯＲのリセットに十分な活性化が１回も行なわ
れない場合においては、内部ノードＮＹの電圧レベル
は、インバータ５ｃｃおよびＮＡＮＤ回路５ｃｄのラッ
チ回路により、その初期設定されたＬレベルに応じて確
実にＬレベルにラッチされる。

【００８３】この容量素子Ｃ１の容量値はそれほど大き
くは設定されず、電源投入検出信号ＺＰＯＲが活性状態
とされると、容量素子Ｃ１が確実に充電され、確実に内
部ノードＮＹは、Ｈレベルに保持される。この図７に示
すように容量素子を用いる場合、トランジスタ素子のサ
イズ調整を行なう必要がなく、容易に内部ノードＮＹが
Ｌレベルに駆動される傾向を強くすることができ、電源
投入検出信号の非発生時（０回の活性化時）確実に、内
部ノードＮＹを、Ｌレベルに保持することができる。こ
こで「０回の活性化」とは初期設定（リセット）に十分
な期間活性状態に保持されていないことを示す。

【００８４】［実施の形態３］図８は、この発明の実施
の形態３に従う初期化回路５ｃの構成を概略的に示す図
である。この図８に示す構成においては、インバータ５
ｃｃの出力ノードＮＺと電源ノードＮＶの間に容量素子
Ｃ２が結合される。容量素子Ｃ２は、結合容量として機
能し、電源投入時電源ノードＮＶ上の電源電圧Ｖｃｃが
上昇されるにつれ、この容量素子Ｃ２の容量結合によ
り、内部ノードＮＺの電圧レベルも上昇する。したがっ
て、この内部ノードＮＺがＨレベルへ駆動される傾向が
大きく、電源投入検出信号ＺＰＯＲの０回の活性化が行
なわれる場合には、確実にＮＡＮＤ回路５ｃｄの出力信
号をＬレベルに保持することが可能となる。

【００８５】したがって、この図８に示す構成において
も、単に容量素子を結合容量として用いて内部ノードＮ
ＺをＨレベルへ駆動する傾向性を強くしているため、ト
ランジスタサイズ調整などの複雑な処置を行なうことな
く容易に電源投入検出信号ＺＰＯＲの非発生時、内部ノ
ードＮＹをＬレベルへ保持することができる。この容量
素子Ｃ２の容量値も適当な大きさに定められ、電源投入
検出信号ＺＰＯＲが活性化されると、内部ノードＮＹの
電位の立上がりに従って、インバータ５ｃｃにより、そ
の容量素子Ｃ２の一方電極ノード（ノードＮＺに接続さ
れる電極ノード）がＬレベルへ駆動される。このＬレベ
ルは、インバータ５ｃｃにより保持される。

【００８６】［実施の形態４］図９は、この発明の実施
の形態４に従う初期化回路の構成を示す図である。図９
に示す構成においては、内部ノードＮＹと接地ノードの
間にプルダウン用の比較的大きな抵抗値を有する抵抗素
子Ｒ１が接続される。他の構成は、図７および図８に示
す構成と同じである。この図９に示す構成においては、
プルダウン抵抗素子Ｒ１により、内部ノードＮＹはＬレ
ベルへ駆動される。したがって内部ノードＮＹは、ＮＡ
ＮＤ回路５ｃｄの出力信号がＨレベルへ駆動されない限
りＬレベルに固定される。電源投入検出信号ＺＰＯＲが
Ｌレベルにあると、電源電圧Ｖｃｃの上昇に従ってＮＡ
ＮＤ回路５ｃｄにより、内部ノードＮＹはＨレベルに駆
動される。このときには、インバータ５ｃｃおよびＮＡ
ＮＤ回路５ｃｄにより、内部ノードＮＹはＨレベルに保
持される。この図９に示すように、内部ノードＮＹに高
抵抗のプルダウン抵抗素子を接続しても、容易にトラン
ジスタサイズ調整などの複雑な設計を行なうことなく容
易に電源投入検出信号ＺＰＯＲの非発生時に内部ノード
ＮＹをＬレベルに駆動することができる。

【００８７】［実施の形態５］図１０は、この発明の実
施の形態５に従う初期化回路の構成を概略的に示す図で
ある。この図１０に示す初期化回路５ｃにおいては、イ
ンバータ５ｃｃの出力ノードＮＺと電源ノードＮＶの間
に高抵抗の抵抗素子Ｒ２が接続される。他の構成は図７
から図９に示す構成と同じであり、対応する部分には同
一参照番号を付す。この抵抗素子Ｒ２は、プルアップ抵
抗として作用する。したがって、電源投入検出信号ＺＰ
ＯＲが０回の活性化しか行なわれない場合には、内部ノ
ードＮＺが電源電圧Ｖｃｃの電圧レベルに従ってＨレベ
ルへ駆動される。また、ＮＡＮＤ回路５ｃｄの出力信号
はＬレベルとなり、内部ノードＮＹの電圧レベルは接地
電圧レベルのＬレベルに保持される。一方、電源投入検
出信号ＺＰＯＲが活性化されると、ＮＡＮＤ回路５ｃｄ
の出力信号がＨレベルとなり、応じてインバータ回路５
ｃｃの出力信号がＬレベルとなる。この抵抗素子Ｒ２の
抵抗値は十分大きく、内部ノードＮＺは、インバータ５
ｃｃによりＬレベルに保持され、応じてＮＡＮＤ回路５
ｃｄの出力信号もＨレベルに維持される。

【００８８】したがって、この図１０に示す構成におい
ても、プルアップ抵抗素子Ｒ２をインバータの出力ノー
ドに接続することにより、トランジスタサイズの調整な
どの複雑な処置を行なうことなく、容易に、電源投入検
出信号ＺＰＯＲの非発生（０回の活性化）時内部ノード
ＮＹを、Ｌレベルに保持することができる。

【００８９】［実施の形態６］図１１は、この発明の実
施の形態６に従うテストモード活性化信号発生回路５ｂ
の構成を概略的に示す図である。この図１１に示すテス
トモード活性化信号発生回路５ｂにおいては、図３に示
す構成に加えて、さらに、トライステートインバータバ
ッファ５ｂｄの出力信号を受けるインバータ５ｂｈと、
インバータ５ｂｈの出力信号を反転して第１のテストモ
ード活性化信号ＴＭＥ１を出力するインバータ５ｂｉ
と、モード設定指示信号ＭＳＥＴおよびＺＭＳＥＴの非
活性化時作動状態とされ、インバータ５ｂｈの出力信号
を反転してインバータ５ｂｈの入力部へ伝達するトライ
ステートインバータバッファ５ｂｊを含む。インバータ
５ｂｂからは、第２のテストモード活性化信号ＴＭＥ２
が出力される。

【００９０】テストモード活性化信号ＴＭＥ１およびＴ
ＭＥ２は、それぞれ別々のテストモードを活性化する。
第１のテストモード活性化信号ＴＭＥ１は、通常のたと
えばマルチビットテストなどのテストモードを規定す
る。一方第２のテストモード活性化信号ＴＭＥ２は、Ｖ
ＢＢ印加モードなどのトランジスタ特性が完全に異なっ
てしまうようなテストモードを指定する。通常のテスト
モードを規定する第１のテストモード活性化信号は、ノ
ーマルモードセットサイクルで非活性状態へリセットす
る。一方、第２のテストモード活性化信号ＴＭＥ２の場
合、このノーマルモードセットサイクルを行なっても、
内部のトランジスタ特性が異なっているため、ノーマル
モードサイクル指定信号が出力されず、第２のテストモ
ード活性化信号のリセットを行なうことができなくなる
状態が考えられる。したがって、この場合には、初期化
回路５ｃを用い、電源投入検出信号ＺＰＯＲが一度も活
性化されない場合には、第２のテストモード活性化信号
ＴＭＥ２を非活性状態に保持する。一方、電源投入検出
信号ＺＰＯＲが１回も活性化されない場合、テストモー
ド活性化信号ＴＭＥ１が活性状態に保持された場合にお
いては、後に説明するノーマルモードセットサイクルに
従ってリセットする。

【００９１】図１２は、図１に示す制御信号発生回路４
のテスト動作に関連する部分の構成を概略的に示す図で
ある。図１２において、この制御信号発生回路４は、外
部からの制御信号ＺＲＡＳ、ＺＣＡＳおよびＺＷＥと特
定のアドレス信号ビットＡＤを受け、クロック信号（図
示せず）の立上がりエッジにおいてこれらが予め定めら
れた状態に設定されたときにノーマルモードセット指示
が与えられたことを検出するノーマルモードセットサイ
クル検出回路４ａと、このノーマルモードセットサイク
ル検出回路４ａからのノーマルモードセットサイクル検
出信号に従ってノーマルモードセット動作を行なうノー
マルモードセット制御回路４ｂを含む。このノーマルモ
ードセットサイクル検出回路４ａは、先のモード設定信
号発生回路と同様の構成を備え、このモードセット指示
に従って特定のアドレス信号ビットＡＤに従ってノーマ
ルモードセットサイクルが指示されたか否かを判定す
る。ノーマルモードセット制御回路４ｂは、このノーマ
ルモードセット指示に従って、標準ＤＲＡＭにおいて行
なわれるようなダミーサイクルと同様内部回路の動作を
行なわせるとともに、このテスト指示信号などの特殊モ
ード指示信号を所定のリセット状態に設定する。

【００９２】この制御信号発生回路４に含まれるテスト
モード制御回路５は、先の図２に示すモード設定信号発
生回路５ａ、テストモード活性化信号発生回路５ｂおよ
び初期化回路５ｃに加えて、さらに特定のアドレス信号
ビットＡＤ０およびＡＤ１を受けるゲート回路５ｄと、
このゲート回路５ｄと並列に設けられ、アドレス信号ビ
ットＡＤ０およびＡＤ１を受けるゲート回路５ｅと、第
１のテストモード活性化回路ＴＭＥ１とゲート回路５ａ
の出力信号を受けるゲート回路５ｆと、ゲート回路５ｅ
の出力信号と第２のテストモード活性化信号ＴＭＥ２を
受けるゲート回路５ｇを、ノーマルモードセット制御回
路４ｂからのノーマルモードセット信号に従って導通
し、第１のテストモード活性化信号ＴＭＥ１を非活性状
態（Ｌレベル）に駆動するリセットトランジスタ（ｎチ
ャネルＭＯＳトランジスタ）５ｈを含む。

【００９３】ゲート回路５ｄは、アドレス信号ビットＡ
Ｄ０およびＡＤ１がともにＨレベルのときにＨレベルの
信号を出力する。ゲート回路５ｅは、信号ビットＡＤ０
がＬレベルであり、かつアドレス信号ビットＡＤ１がＨ
レベルのときにＨレベルの信号を出力する。ゲート回路
５ｆおよび５ｇは、その両入力に与える信号をともにＨ
レベルのときにＨレベルの信号を出力する。ゲート回路
５ｆから縮退テストモード、リーク電流テストモードな
どの内部のトランジスタ特性が変更されない動作モード
を指示するテストモード指示信号ＴＥ１が出力される。
ゲート回路５ｇから、ＶＢＢ印加モードなどのバイアス
電圧を変更するモードを指定するテストモード指示信号
ＴＥが出力される。

【００９４】この図１２に示すテスト初期化回路の構成
の場合、電源投入検出信号が活性状態とされない場合に
おいて、第１のテストモード活性化信号ＴＭＥ１は活性
状態となる場合がある。一方、第２のテストモード活性
化信号ＴＭＥ２は、図１１に示す構成から明らかに、非
活性状態に保持される。この場合、ノーマルモードセッ
トサイクル検出回路４ａおよびノーマルモードセット制
御回路４ｂにより、ノーマルモードセットサイクル時に
リセット信号ＲＳＴが活性状態へ駆動され、リセットト
ランジスタ５ｈが導通し、テストモード活性化信号ＴＭ
Ｅ１が非活性状態へ駆動される。これにより、実際にシ
ステムに組込んで使用する場合においても、電源投入後
においては、ノーマルモードセットサイクルが実行され
るため、確実に、この半導体記憶装置が電源投入検出信
号が活性状態へ駆動されない場合においてテストモード
に入るのを防止することができる。

【００９５】なお、この図１２に示すテストモード制御
回路により、ゲート回路５ｄおよび５ｅに与えられるア
ドレス信号ビットの記載は単なる一例であり、そのビッ
ト以上の複数ビットが与えられてもよく、またこのゲー
ト回路５ｄおよび５ｇへ与えられるアドレス信号ビット
ＡＤ０およびＡＤ１が、先の図２に示すように、モード
設定信号発生回路５ａからのモード設定信号ＭＳＥＴお
よびＺＭＳＥＴに従って取込まれてもよい。

【００９６】製品出荷前のテストモード動作時において
は、電源投入検出信号ＺＰＯＲが活性化されない場合に
は、テストモード活性化信号ＴＭＥ２は常時非活性状態
を保持する。この場合においては、電源を再度投入し直
し、電源投入検出信号を活性化する。

【００９７】以上のように、バイアス電圧ＶＢＢが変化
してトランジスタ特性が変動し、ノーマルモードセット
サイクル検出回路４ａにおいてノーマルモードセットサ
イクルが検出されず、またノーマルモードセット制御回
路４ｂが、ノーマルモードセット動作を行なわれない場
合が全く生じないように、このテストモード活性化信号
ＴＭＥ２を、確実に初期状態にセットすることができ、
応じて、テストモード活性化信号ＴＭＥ１のノーマルモ
ードセットサイクルでリセットすることができる。

【００９８】［他の適用例］上述の説明において、同期
型半導体記憶装置が示されている。しかしながら、標準
ＤＲＡＭにおいて、テストモードが、ＷＣＢＲ（ＷＥ，
ＣＡＳビフォーＲＡＳ）条件とアドレスキーにより指定
され、このテストモード活性化信号を発生する構成にお
いて、フローティング状態となる回路ノードが存在する
場合においても同様本発明は適用することができる。こ
こで、ＷＣＢＲ条件は、ロウアドレスストローブ信号Ｚ
ＲＡＳが立下がる前に、ライトイネーブル信号ＺＷＥお
よびコラムアドレスストローブ信号ＺＣＡＳがＬレベル
に設定されるタイミング条件を示し、アドレスキーは、
特定のアドレス信号ビット（１ビットまたは複数ビッ
ト）が予め定められた論理状態に設定される状態を示
す。

【００９９】さらに、他の半導体記憶装置（たとえばス
タティック・ランダム・アクセス・メモリ）において
も、電源投入時、電源投入検出信号の活性化に従ってそ
の電源投入時の電圧レベルが所定状態となるノードを初
期状態にセットする構成が用いられている限り、本発明
は適用可能である。

【０１００】

【発明の効果】以上のように、この発明に従えば、電源
投入時、電源投入検出信号が活性状態へ１回も駆動され
ない場合、テストモード活性化信号を非活性状態へ保持
するように構成しているため、実際のシステムの使用時
において、電源投入検出信号の不良に基づく、動作不良
を防止することができ、信頼性の高い半導体記憶装置を
実現することができ、応じて信頼性の高いメモリシステ
ムを構築することができる。

【０１０１】請求項１に係る発明に従えば、電源投入検
出信号の０回の活性化に応答してテストモード活性化信
号を非活性状態に保持するように構成しているため、実
際のシステムに組込んで半導体記憶装置を使用する場合
において、電源投入検出信号の不良が生じても、内部で
テストモードが設定されることがなく、電源投入検出信
号不良に基づく動作不良が生じることがなく、信頼性の
高い半導体記憶装置を実現することができる。

【０１０２】請求項２に係る発明に従えば、電源投入検
出信号の活性化に従って、テストモード活性化信号発生
手段をイネーブルしかつ電源投入検出信号が１回も活性
化されないとき、このテストモード活性化信号発生手段
をディスエーブル状態に設定しているため、電源投入検
出信号の不良が生じても、テストモード活性化信号が活
性状態へ駆動されるのを防止することができ、内部状態
を、通常動作モードの状態に設定することができ、この
電源投入検出信号に起因する動作不良を防止することが
でき、信頼性の高い半導体記憶装置を実現することがで
きる。

【０１０３】請求項３に係る発明に従えば、初期化手段
として、電源投入検出信号の活性化に応じて、このテス
トモード活性化信号を非活性状態にリセットするととも
に、電源投入検出信号の０回の活性化に従ってテストモ
ード活性化信号を非活性状態に保持するように構成して
いるため、電源投入時、電源投入検出信号の活性状態の
有無にかかわらずテストモード指示信号を非活性状態に
設定することができる。

【０１０４】請求項４に係る発明に従えば、電源投入検
出信号の活性化に従って内部ノードを所定電圧レベルの
初期状態にリセットするリセット手段と、この電源投入
検出信号発生手段によりモード信号出力手段を選択的に
イネーブルまたはディスエーブルし、このラッチ手段
は、電源投入検出信号の０回の活性化に従ってラッチし
た信号をこのモード信号出力手段をディスエーブル状態
に設定する論理レベルに設定しているため、確実に電源
投入時、電源投入検出信号の状態にかかわらず、テスト
モード活性化信号が活性状態へ駆動されるのを防止する
ことができる。

【０１０５】請求項５に係る発明に従えば、このラッチ
手段を、論理ゲートとインバータとで構成しており、簡
易な回路構成でラッチ回路を実現することができる。

【０１０６】請求項６に係る発明に従えば、このラッチ
回路を構成する論理ゲートとインバータは、論理ゲート
の出力ノードの信号レベルが、テストモード活性化信号
出力回路がディスエーブル状態とされる信号が出力され
るようにトランジスタサイズが調整されており、電源投
入検出信号が一度も活性状態とされない場合において
も、このラッチ回路の回路特性に従って容易にテストモ
ード活性化信号発生出力回路をディスエーブル状態とし
て、テストモード活性化信号が活性状態へ駆動されるの
を防止することができる。

【０１０７】請求項７に係る発明に従えば、ラッチ手段
は、出力ノードと基準電圧源との間の容量素子を含んで
おり、この容量素子により、ラッチ手段出力ノードを所
定の電圧レベルへ電源投入時設定することができ、簡易
な回路構成で、容易に電源投入検出信号が活性状態へ一
度も駆動されない場合において、このテストモード活性
化信号出力回路をディスエーブル状態に設定することが
できる。

【０１０８】請求項８に係る発明に従えば、ラッチ手段
のインバータの出力ノードと所定の電圧を伝達する基準
電圧源との間に抵抗素子を結合しており、このインバー
タの出力ノードを所定電圧レベルへ電源投入時駆動する
ことができ、容易に電源投入検出信号が一度も活性状態
へ駆動されない場合において、テストモード活性化信号
出力回路を簡易な回路構成でディスエーブル状態へ保持
することができる。

【０１０９】請求項９に係る発明に従えば、ラッチ手段
の出力ノードと基準電圧源との間の抵抗素子を接続して
いるため、電源投入検出信号が一度も活性状態へ駆動さ
れない場合においても、容易に簡易な回路構成で確実に
このテストモード活性化信号出力手段をディスエーブル
状態に保持することができる。

【０１１０】請求項１０に係る発明に従えば、ラッチ手
段のインバータ出力ノードと基準電圧源との間に抵抗素
子を接続しているため、簡易な回路構成で容易に、電源
投入検出信号が一度も活性状態へ駆動されない場合にお
いて、確実にテストモード活性化信号出力回路をディス
エーブル状態に保持することができる。

【０１１１】請求項１１に係る発明に従えば、テストモ
ードは、通常動作時予め定められた電圧レベルの電圧の
レベルを変更するテストモードであり、内部回路のトラ
ンジスタの動作特性が変更し、正確な初期動作を実行す
ることができなくなるなどの不良を阻止することができ
る。

【０１１２】請求項１２に係る発明においては、この一
定電圧レベルの電圧が、基板領域に印加される基板バイ
アス電圧であり、確実に、半導体記憶装置を外部からの
信号に従って初期状態にセットする指示信号を受付けな
い場合に生じるのを防止することができ、また異常な基
板バイアス電圧が印加されて記憶装置の誤動作が生じる
のを防止することができる。

【０１１３】請求項１３に係る発明においては、別のテ
ストモード活性化信号発生回路を設けており、外部信号
を受付けなくなる可能性のあるテストモードのみを確実
にリセットし、初期化動作を行なうことができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に従う半導体記憶装
置の全体の構成を概略的に示す図である。

【図２】 図１に示すテストモード制御回路の構成を概
略的に示す図である。

【図３】 図２に示すテストモード活性化信号発生回路
の構成を概略的に示す図である。

【図４】 図３に示すテストモード活性化信号発生回路
の動作を示す信号波形図である。

【図５】 図３に示すテストモード活性化信号発生回路
の動作を示す信号波形図である。

【図６】 図３に示す初期化回路の構成をトランジスタ
レベルで示す図である。

【図７】 この発明の実施の形態２に従う初期化回路の
構成を概略的に示す図である。

【図８】 この発明の実施の形態３に従う初期化回路の
構成を概略的に示す図である。

【図９】 この発明の実施の形態４に従う初期化回路の
構成を概略的に示す図である。

【図１０】 この発明の実施の形態５に従う初期化回路
の構成を概略的に示す図である。

【図１１】 この発明の実施の形態６に従うテストモー
ド活性化信号発生回路の構成を概略的に示す図である。

【図１２】 図１１に示すテストモード活性化信号と組
合せて用いられるテストモード制御回路の構成を概略的
に示す図である。

【図１３】 従来のテストモード活性化信号発生回路の
構成を概略的に示す図である。

【図１４】 従来の半導体記憶装置におけるテストモー
ド設定シーケンスを示す図である。

【図１５】 図１３に示すテストモード活性化信号発生
回路の電源投入時の動作を示す信号波形図である。

【図１６】 従来の電源投入検出回路の構成の一例を示
す図である。

【図１７】 図１６に示す電源投入検出回路の正常時の
動作を示す信号波形図である。

【図１８】 図１６に示す電源投入検出回路の問題とな
る動作を示す信号波形図である。

【図１９】 図１８の波形図に対応するテストモード活
性化信号発生回路の動作を示す信号波形図である。

【図２０】 従来のテストモードにおけるＶＢＢ印加モ
ードの構成を概略的に示す図である。

【符号の説明】

１ 半導体記憶装置、２ 電源端子、３ 電源投入検出
回路、４ 制御信号発生回路、５ テストモード制御回
路、６ 内部メモリ回路、５ａ モード設定信号発生回
路、５ｂ テストモード活性化信号発生回路、５ｃ 初
期化回路、５ｂｂ トライステートインバータバッフ
ァ、５ｂｇ リセット用ｎチャネルＭＯＳトランジス
タ、５ｃａ インバータ、５ｃｂ ＮＡＮＤ回路、ＰＱ
１〜ＰＱ３ｐチャネルＭＯＳトランジスタ、ＮＱ１〜Ｎ
Ｑ３ ｎチャネルＭＯＳトランジスタ、Ｃ１，Ｃ２ 容
量素子、Ｒ１，Ｒ２ 抵抗素子、５ｂｈ，５ｂｉ イン
バータ回路、５ｂｊ トライステートインバータバッフ
ァ、５ｄ，５ｅ，５ｆ，５ｇゲート回路、５ｈ リセッ
ト用ｎチャネルＭＯＳトランジスタ、４ａ ノーマルモ
ードセットサイクル検出回路、４ｂ ノーマルモードセ
ット制御回路。

Claims (13)

【特許請求の範囲】
1. 【請求項１】 外部からの信号に従って特定のテスト動
   作モードを指定するテストモード活性化信号を発生する
   テストモード活性化信号発生手段、 電源ノードに結合され、前記電源ノードへの電源電圧の
   投入に応答して所定時間活性状態となるべき電源投入検
   出信号を出力する電源投入検出手段、および前記テスト
   モード活性化信号発生手段と前記電源投入検出手段とに
   結合され、前記電源投入検出信号の０回の活性化に応答
   して前記テストモード活性化信号を非活性状態に設定す
   る初期化手段を備える、半導体記憶装置。
2. 【請求項２】 外部からの信号に従って、予め定められ
   たテストモード動作を可能にするテストモード活性化信
   号を発生するテストモード活性化信号発生手段、 電源ノードに結合され、外部からの電源電圧の前記電源
   ノードへの投入に応答して所定期間活性状態となるべき
   電源投入検出信号を出力する電源投入検出手段、および
   前記テストモード活性化信号発生手段と前記電源投入検
   出手段とに結合され、前記電源投入検出信号の活性化に
   応答して前記テストモード活性化信号発生手段をイネー
   ブルし、かつ前記テストモード指示信号が１回も活性化
   されないとき前記テストモード活性化信号発生手段をデ
   ィスエーブルする初期化手段を備える、半導体記憶装
   置。
3. 【請求項３】 前記初期化手段は、 前記電源投入検出信号の活性化に応答して、前記テスト
   モード活性化信号を非活性状態にリセットするリセット
   手段と、 前記電源投入検出信号の０回の活性化に応答して、前記
   テストモード活性化信号を非活性状態に保持する保持手
   段とを備える、請求項１または２に記載の半導体記憶装
   置。
4. 【請求項４】 前記テストモード活性化信号発生手段
   は、 前記外部からの信号に従って、内部ノードへ前記テスト
   モードを特定するモード特定信号を伝達するテストモー
   ド信号伝達手段と、 前記内部ノード上の信号に従って前記テストモード活性
   化信号を発生するモード信号出力手段とを含み、 前記初期化手段は、 前記電源投入検出信号の活性化に応答して前記内部ノー
   ドを所定電圧レベルの初期状態にリセットするリセット
   手段と、 前記電源投入検出信号に対応する信号をラッチする手段
   を含み、該ラッチした信号に従って前記モード信号出力
   手段を選択的にイネーブルまたはディスエーブルする保
   持手段とを備え、前記保持手段は前記電源投入検出信号
   の０回の活性化に応答して前記ラッチした信号を前記モ
   ード信号出力手段をディスエーブル状態に設定する論理
   レベルの信号に設定する手段を含む、請求項１または２
   に記載の半導体記憶装置。
5. 【請求項５】 前記ラッチ手段は、 前記電源投入検出信号を第１の入力に受ける論理ゲート
   と、 前記論理ゲートの出力ノードの信号を反転して前記論理
   ゲートの第２の入力に伝達するインバータとを含み、前
   記論理ゲートの出力ノードの信号に従って前記モード信
   号出力手段が選択的にイネーブルまたはディスエーブル
   される、請求項４記載の半導体記憶装置。
6. 【請求項６】 前記論理ゲートと前記インバータとは前
   記電源投入検出信号の０回の活性化時前記出力ノードに
   前記モード信号出力手段がディスエーブル状態となる信
   号が出力されるようにその構成要素であるトランジスタ
   のサイズが調整される、請求項５記載の半導体記憶装
   置。
7. 【請求項７】 前記ラッチ手段は、前記出力ノードと所
   定の電圧レベルの基準ノードとの間に結合される容量素
   子を含む、請求項５記載の半導体記憶装置。
8. 【請求項８】 前記ラッチ手段は、前記インバータの出
   力と所定の電圧を供給する基準ノードとの間に結合され
   る容量素子をさらに含む、請求項５記載の半導体記憶装
   置。
9. 【請求項９】 前記ラッチ手段は、前記出力ノードと所
   定の電圧を伝達する基準ノードとの間に結合される抵抗
   素子をさらに含む、請求項５記載の半導体記憶装置。
10. 【請求項１０】 前記ラッチ手段は、前記インバータの
    出力と所定の電圧レベルの基準電圧を伝達する基準ノー
    ドとの間に接続される抵抗素子をさらに含む、請求項５
    記載の半導体記憶装置。
11. 【請求項１１】 前記テストモードは、前記半導体記憶
    装置において使用される通常動作時所定の電圧レベルの
    内部電圧のレベルを変更するモードである、請求項１か
    ら１０のいずれかに記載の半導体記憶装置。
12. 【請求項１２】 前記予め定められた電圧レベルの電圧
    は、前記半導体記憶装置の基板領域に印加される基板バ
    イアス電圧である、請求項１１記載の半導体記憶装置。
13. 【請求項１３】 前記外部からの信号に従って前記特定
    の動作モードと異なるテストモードを活性化するための
    信号を出力する手段をさらに備える、請求項１ないし１
    １のいずれかに記載の半導体記憶装置。