JPH11353870A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 動作速度が速い半導体記憶装置を提供する。 【解決手段】 ＤＲＡＭにおいて、各メモリマットＭＭ
を２分割し、その間に列デコーダＣＤを設け、各列デコ
ーダＣＤの近傍にリピータ１を設ける。制御回路１０２
は、リピータ１を介してデコーダＣＤ，ＲＤに制御信号
を与える。列デコーダＣＤの近傍のワード線ＷＬおよび
列選択線ＣＳＬが最先に「Ｈ」レベルになるので、無駄
な待機時間がなくなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に、外部制御信号によって制御される半導体記
憶装置に関する。

【０００２】

【従来の技術】図１６は、従来のダイナミックランダム
アクセスメモリ（以下、ＤＲＡＭと称す）のレイアウト
を示す図である。

【０００３】図１６を参照して、このＤＲＡＭは、長方
形の半導体基板１００と、半導体基板１００の四隅にそ
れぞれ設けられたメモリマットＭＭ１〜ＭＭ４とを備え
る。各メモリマットＭＭは、複数（図では９個）のセン
スアンプ帯ＳＡ１〜ＳＡ９と、センスアンプ帯ＳＡ１〜
ＳＡ９の各間にそれぞれ配置されたメモリアレイＭＡ１
〜ＭＡ８とを含む。各メモリマットＭＭに対応して行デ
コーダＲＤおよび列デコーダＣＤが設けられる。各メモ
リマットＭＭのセンスアンプ帯ＳＡ１〜ＳＡ９およびメ
モリアレイＭＡ１〜ＭＡ８を横切るようにして列選択線
ＣＳＬが設けられ、列選択線ＣＳＬの一方端は列デコー
ダＣＤに接続される。各メモリアレイＭＡにおいて列選
択線ＣＳＬと直交するワード線ＷＬが設けられ、ワード
線ＷＬの一方端は行デコーダＲＤに接続される。

【０００４】メモリマットＭＭ１〜ＭＭ４の間の領域
に、複数の入力バッファ１０１と制御回路１０２とが設
けられる。制御回路１０２は、複数の入力バッファ１０
１を介して外部から与えられる種々の信号に応答して種
々の内部信号を生成し、それらの内部信号を信号線ＳＬ
１〜ＳＬ４を介して各行デコーダＲＤおよび各列デコー
ダＣＤに与える。

【０００５】信号線ＳＬ１は、行デコーダ活性化信号Ｒ
ＸＴＭ、行デコーダリセット信号ＺＸＲＳＴＭ、センス
アンプ非活性化信号ＺＳＲＳＴＭおよびセンスアンプ活
性化信号ＳＯＮＭ，ＳＯＰＭの各々に対応して設けられ
る。信号線ＳＬ２は、プリデコード信号Ｘ０〜Ｘ２７の
各々に対応して設けられる。信号線ＳＬ３は、プリデコ
ード信号Ｙ０〜Ｙ２７の各々に対応して設けられる。信
号線ＳＬ４は、列デコーダ活性化信号ＣＤＥに対応して
設けられる。信号線ＳＬ１，ＳＬ２，ＳＬ３の各々は、
複数設けられるが、図面の簡単化のために１本だけが示
される。

【０００６】制御回路１０２と４つの行デコーダＲＤ１
〜ＲＤ４の各々との間の配線長が等しくなり、かつ制御
回路１０２と４つの列デコーダＣＤ１〜ＣＤ４の各々と
の間の配線長が等しくなるように、制御回路１０２は半
導体基板１００の中央部に配置される。

【０００７】図１７は、図１６のメモリアレイＭＡ１お
よびセンスアンプＳＡ１の構成を示す回路ブロック図で
ある。

【０００８】図１７を参照して、メモリアレイＭＡ１
は、行列状に配列された複数のメモリセルＭＣと、各行
に対応して設けられたワード線ＷＬと、各列に対応して
ビット線対ＢＬ，／ＢＬとを含む。メモリセルＭＣは、
アクセス用のトランジスタと情報記憶用のキャパシタを
含む周知のものである。ワード線ＷＬは、行デコーダＲ
Ｄの出力を伝達し、選択された行のメモリセルＭＣを活
性化させる。ビット線対ＢＬ，／ＢＬは、選択されたメ
モリセルＭＣとデータ信号の入出力を行なう。

【０００９】センスアンプ帯ＳＡ１には、データ入出力
線対ＩＯ，／ＩＯ、列選択ゲート１０３、センスアンプ
１０４およびイコライザ１０５が設けられる。列選択ゲ
ート１０３、センスアンプ１０４およびイコライザ１０
５は、メモリアレイＭＡ１の各列に対応して設けられ
る。

【００１０】列選択ゲート１０３は、対応の列のビット
線対ＢＬ，／ＢＬとデータ入出力線対ＩＯ，／ＩＯとの
間に接続された１対のＮチャネルＭＯＳトランジスタを
含む。各ＮチャネルＭＯＳトランジスタのゲートは、対
応の列の列選択線ＣＳＬを介して列デコーダＣＤに接続
される。列デコーダＣＤによって列選択線ＣＳＬが選択
レベルの「Ｈ」レベルに立上げられるとＮチャネルＭＯ
Ｓトランジスタが導通し、ビット線対ＢＬ，／ＢＬとデ
ータ入出力線対ＩＯ，／ＩＯとが結合される。

【００１１】センスアンプ１０４は、センスアンプ活性
化信号ＳＯＮ，ＺＳＯＰがそれぞれ「Ｈ」レベルおよび
「Ｌ」レベルになったことに応じて、ビット線ＢＬ，／
ＢＬ間の微小電位差を電源電圧Ｖｃｃに増幅する。イコ
ライザ１０５は、ビット線イコライズ信号ＢＬＥＱが活
性化レベルの「Ｈ」レベルになったことに応じて、ビッ
ト線ＢＬと／ＢＬの電位をビット線電位ＶＢＬにイコラ
イズする。

【００１２】行デコーダＲＤは、制御回路１０２からの
プリデコード信号Ｘ０〜Ｘ２３および制御信号ＲＸＴ
Ｍ，ＸＳＲＳＴＭ，ＺＸＲＳＴＭに従って、制御信号Ｓ
ＯＮ，ＺＳＯＰ，ＢＬＥＱを生成するとともに、複数の
ワード線ＷＬのうちの１本のワード線ＷＬを選択レベル
の「Ｈ」レベルに立上げる。列デコーダＣＤは、制御回
路１０２からのプリデコード信号Ｙ０〜Ｙ１９および制
御信号ＣＤＥに従って、複数の列選択線ＣＳＬのうちの
１本の列選択線ＣＳＬを選択レベルの「Ｈ」レベルに立
上げる。

【００１３】書込モード時においては、列デコーダＣＤ
は、プリデコード信号Ｙ０〜Ｙ２７に応じた列の列選択
線ＣＳＬを活性化レベルの「Ｈ」レベルに立上げて列選
択ゲート１０３を導通させる。外部から与えられた書込
データは、データ入出力線対ＩＯ，／ＩＯを介して選択
された列のビット線対ＢＬ，／ＢＬに与えられる。書込
データはビット線ＢＬ，／ＢＬ間の電位差として与えら
れる。次いで、行デコーダＲＤが、プリデコード信号Ｘ
０〜Ｘ２７に応じた行のワード線ＷＬを選択レベルの
「Ｈ」レベルに立上げ、その行のメモリセルＭＣを活性
化させる。選択されたメモリセルＭＣのキャパシタに
は、ビット線ＢＬまたは／ＢＬの電位に応じた量の電荷
が蓄えられる。

【００１４】読出モード時においては、まずビット線イ
コライズ信号ＢＬＥＱが非活性化レベルの「Ｌ」レベル
に立下がり、イコライザ１０５が非活性化されてビット
線ＢＬ，／ＢＬのイコライズが停止される。行デコーダ
ＲＤは、プリデコード信号Ｘ０〜Ｘ２７に対応する行の
ワード線ＷＬを選択レベルの「Ｈ」レベルに立上げる。
ビット線ＢＬ，／ＢＬの電位は、活性化されたメモリセ
ルＭＣのキャパシタの電荷量に応じて微小量だけ変化す
る。

【００１５】次いで、センスアンプ活性化信号ＳＯＮ，
ＺＳＯＰが「Ｈ」レベルおよび「Ｌ」レベルとなり、セ
ンスアンプ１０４が活性化される。ビット線ＢＬの電位
がビット線／ＢＬの電位よりも微小量だけ高い場合は、
ビット線ＢＬの電位が「Ｈ」レベルまで引上げられ、ビ
ット線／ＢＬの電位が「Ｌ」レベルまで引下げられる。
逆に、ビット線／ＢＬの電位がビット線ＢＬの電位より
も微小量だけ高い場合は、ビット線／ＢＬの電位が
「Ｈ」レベルまで引上げられ、ビット線ＢＬの電位が
「Ｌ」レベルまで引下げられる。

【００１６】次いで、列デコーダＣＤが、プリデコード
信号Ｙ０〜Ｙ２７に対応する列の列選択線ＣＳＬを選択
レベルの「Ｈ」レベルに立上げて、その列の列選択ゲー
ト１０３を導通させる。選択された列のビット線対Ｂ
Ｌ，／ＢＬのデータが列選択ゲート１０３およびデータ
入出力線対ＩＯ，／ＩＯを介して外部に出力される。

【００１７】次に、このＤＲＡＭの行選択方法について
詳細に説明する。複数の入力バッファ１０１は、図１８
に示すように、それぞれ外部制御信号ｅｘｔ．／ＲＡ
Ｓ，ｅｘｔ．／ＣＡＳ，ｅｘｔ．／ＷＥ，ｅｘｔ．／Ｃ
Ｓ、外部アドレス信号ｅｘｔ．Ａ０〜ｅｘｔ．Ａ１２、
外部バンクアドレス信号ｅｘｔ．ＢＡ０，ｅｘｔ．ＢＡ
１および外部クロック信号ｅｘｔ．ＣＬＫに対応して設
けられる。

【００１８】各入力バッファ１０１は、ＰチャネルＭＯ
Ｓトランジスタ１１１，１１２およびＮチャネルＭＯＳ
トランジスタ１１３，１１４で構成される差動増幅器１
１５と、２段のインバータ１１６，１１７で構成される
バッファ１１８とを含む。差動増幅器１１５は、対応の
外部信号（たとえばｅｘｔ．／ＲＡＳ）のレベルと基準
電位Ｖｒｅｆとを比較し、外部信号ｅｘｔ．／ＲＡＳの
レベルが基準電位Ｖｒｅｆよりも低下したことに応じて
「Ｌ」レベルの信号を出力する。バッファ１１８は、差
動増幅器１１５の出力信号を受け、その信号を内部信号
ｉｎｔ．／ＲＡＳとして制御回路１０２に与える。

【００１９】図１９および図２０は、制御回路１０２に
含まれる信号発生回路１２０，１３０．１〜１３０．
４，１４２．１，１４２．２，１４６．１〜１４６．１
３の構成を示す回路図である。

【００２０】信号発生回路１２０は、奇数段（図では５
段）のインバータ１２１からなる遅延回路１２２と、Ｎ
ＡＮＤゲート１２３およびインバータ１２４からなるＡ
ＮＤゲート１２５とを含む。内部クロック信号ｉｎｔ．
ＣＬＫは、遅延回路１２１を介してＡＮＤゲート１２５
の一方入力ノードに入力されるとともにＡＮＤゲート１
２５の他方入力ノードに直接入力される。ＡＮＤゲート
１２５は、クロック信号ＣＬＫを出力する。クロック信
号ＣＬＫは、図２１に示すように、内部クロック信号ｉ
ｎｔ．ＣＬＫの立上がりから所定時間だけ「Ｈ」レベル
となる。クロック信号ＣＬＫは、信号発生回路１３０．
１〜１３０．４，１４２．１，１４２．２，１４６．１
〜１４６．１３の各々に与えられる。

【００２１】信号発生回路１３０．１〜１３０．４は、
それぞれ内部制御信号ｉｎｔ．／ＲＡＳ，ｉｎｔ．／Ｃ
ＡＳ，ｉｎｔ．／ＷＥ，ｉｎｔ．／ＣＳに対応して設け
られる。信号発生回路１３０．１は、トランスファゲー
ト１３１、インバータ１３２、ラッチ回路１３６および
ゲート回路１４１を含む。トランスファゲート１３１
は、その一方導通電極が対応の内部制御信号ｉｎｔ．／
ＲＡＳを受け、そのＰチャネルＭＯＳトランジスタ側の
ゲートがクロック信号ＣＬＫを受け、そのＮチャネルＭ
ＯＳトランジスタ側のゲートがクロック信号ＣＬＫの反
転信号（インバータ１３２の出力）を受ける。トランス
ファゲート１３１は、クロック信号ＣＬＫが「Ｌ」レベ
ルの期間に導通して、内部制御信号ｉｎｔ．／ＲＡＳを
ラッチ回路１３６に与える。ラッチ回路１３６は、イン
バータ１３３〜１３５を含み、トランスファゲート１３
１の他方導通電極から与えられた信号およびその反転信
号をラッチしてゲート回路１４１に与える。

【００２２】ゲート回路１４１は、ＮＡＮＤゲート１３
７，１３８およびインバータ１３９，１４０を含む。Ｎ
ＡＮＤゲート１３７，１３８の各々の一方入力ノードは
ともにクロック信号ＣＬＫを受け、各々の他方入力ノー
ドはそれぞれラッチ回路１３６の反転出力信号および出
力信号を受ける。ＮＡＮＤゲート１３７，１３８の出力
信号は、それぞれインバータ１３９および１４２に入力
される。インバータ１３９，１４０の出力は信号ＲＡＳ
０，ＺＲＡＳ０となる。図２１に示すように、クロック
信号ＣＬＫが「Ｈ」レベルの場合はゲート回路１４１が
導通して信号ＲＡＳ０，ＺＲＡＳ０がそれぞれ「Ｈ」レ
ベルおよび「Ｌ」レベルとなり、クロック信号ＣＬＫが
「Ｌ」レベルの場合はゲート回路１４１の出力信号ＲＡ
Ｓ０，ＺＲＡＳ０は「Ｌ」レベルに固定される。

【００２３】信号発生回路１３０．２〜１３０．４の各
々も信号発生回路１３０．１と同様である。信号発生回
路１３０．２〜１３０．４はそれぞれ信号ＣＡＳ０，Ｚ
ＣＡＳ０；ＷＥ０，ＺＷＥ０；ＣＡＳ０，ＺＣＡＳ０を
出力する。

【００２４】信号発生回路１４２．１，１４２．２は、
それぞれ内部バンクアドレス信号ｉｎｔ．ＰＡ０，ｉｎ
ｔ．ＢＡ１に対応して設けられる。信号発生回路１４
２．１が信号発生回路１３０．１と異なる点は、ＮＡＮ
Ｄゲート１４３，１４４からなるフリップフロップ１４
５が新たな設けられている点である。フリップフロップ
１４５は、ＮＡＮＤゲート１３７の出力によってセット
され、ＮＡＮＤゲート１３８の出力によってリセットさ
れ、信号ＢＡＤ０，ＺＢＡＤ０を出力する。インバータ
１３９，１４０の出力は信号ＢＡ０．０，ＺＢＡ０．０
となる。

【００２５】信号発生回路１４２．２も信号発生回路１
４２．１と同様である。信号発生回路１４２．２は、信
号ＢＡＤ１，ＺＢＡＤ１，ＢＡ０．１，ＺＢＡ０．１を
出力する。

【００２６】信号発生回路１４６．１〜１４６．１３
は、それぞれ内部アドレス信号ｉｎｔ．Ａ０〜ｉｎｔ．
Ａ１２に対応して設けられる。信号発生回路１４６．１
〜１４６．１３の各々が信号発生回路１４２．１と異な
る点は、インバータ１３９，１４０が除去されている点
である。信号発生回路１４６．１〜１４６．１３は、そ
れぞれ信号ＡＤ０およびＺＡＤ０；…；ＡＤ１２，ＺＡ
Ｄ１２を出力する。

【００２７】図１９の信号発生回路１３０．１〜１３
０．４で生成された信号ＲＡＳ０〜ＺＲＡＳ０；…；Ｃ
ＡＳ０，ＺＣＡＳ０は、図２２の命令デコーダ１５０に
与えられる。命令デコーダ１５０は、それぞれ信号ＺＡ
ＣＴＦ，ＺＰＲＥ，ＺＴＥＲＭ，ＺＡＵＴＯＲＥＦ，Ｚ
ＲＥＡＤ，ＺＷＲＩＴＥに対応して設けられた４入力Ｎ
ＡＮＤゲート１５１〜１５６を含む。

【００２８】ＣＳ０，ＲＡＳ０，ＺＣＡＳ０，ＺＷＥ０
がともに「Ｈ」レベルになった場合は、ＮＡＮＤゲート
１５１の出力すなわち行活性化命令信号ＺＡＣＴＦが活
性化レベルの「Ｌ」レベルとなる。信号ＣＳ０，ＲＡＳ
０，ＺＣＡＳ０，ＷＥ０がともに「Ｈ」レベルになった
場合は、ＮＡＮＤゲート５１の出力すなわち行活性化命
令信号ＺＰＲＥが活性化レベルの「Ｌ」レベルとなる。
信号ＣＳ０，ＺＲＡＳ０，ＺＣＡＳ０，ＷＥ０がともに
「Ｈ」レベルになった場合は、ＮＡＮＤゲート１５３の
出力信号すなわち書込／読出バースト動作の中断命令信
号ＺＴＥＲＭが活性化レベルの「Ｌ」レベルとなる。

【００２９】信号ＣＳ０，ＲＡＳ０，ＣＡＳ０，ＺＷＥ
０がともに「Ｈ」レベルになった場合は、ＮＡＮＤゲー
ト１５４の出力信号であるオートリフレッシュ動作開始
命令信号ＺＡＵＴＯＲＥＦが活性化レベルの「Ｌ」レベ
ルとなる。信号ＣＳ０，ＺＲＡＳ０，ＣＡＳ０，ＺＷＥ
０がともに「Ｈ」レベルになった場合は、ＮＡＮＤゲー
ト１５５の出力信号である読出バースト動作開始命令信
号ＺＲＥＡＤが活性化レベルの「Ｌ」レベルとなる。信
号ＣＳ０，ＺＲＡＳ０，ＣＡＳ０，ＷＥ０がともに
「Ｈ」レベルになった場合は、ＮＡＮＤゲート１５６の
出力信号である書込バースト動作開始命令信号ＺＷＲＩ
ＴＥが活性化レベルの「Ｌ」レベルとなる。

【００３０】図２３は、行活性化信号ＺＲＡＳＥを生成
するための信号発生回路の構成をしめす回路図である。

【００３１】図２３を参照して、この信号発生回路は、
抵抗素子１５７、キャパシタ１５８、ＮＡＮＤゲート１
６１〜１６３、ＮＯＲゲート１６５〜１６７およびイン
バータ１６８を含み、ＮＡＮＤゲート１６２，１６３は
フリップフロップ１６４を構成する。

【００３２】抵抗素子１５７およびキャパシタ１５８
は、電源電位Ｖｃｃのラインと接地電位ＧＮＤのライン
との間に接続される。抵抗素子１５７とキャパシタ１５
８の間のノードＮ１５７から、電源投入時に回路の初期
化を行なうための信号ＺＰＯＲが出力される。信号ＰＯ
Ｒは、フリップフロップ１６４の第１リセット端子１６
４ａに入力される。

【００３３】ＮＡＮＤゲート１６１は、信号ＢＡ０．
０，ＢＡ０．１を受ける。ＮＯＲゲート１６５は、ＮＡ
ＮＤゲート１６１の出力と信号ＺＡＣＴＦとを受ける。
ＮＯＲゲート１６６は、信号ＡＣＴＳとＮＯＲゲート１
６５の出力とを受け、その出力はフリップフロップ１６
４のセット端子１６４ｃに入力される。ＮＯＲゲート１
６７は、ＮＡＮＤゲート１６１の出力と信号ＺＰＲＥＣ
を受け、その出力はインバータ１６８を介してフリップ
フロップ１６４の第２リセット端子１６４ｂに入力され
る。フリップフロップ１６５の反転出力は行活性化信号
ＺＲＡＳＥとなる。

【００３４】図２４は、行活性化信号ＺＲＡＳＥに応答
して種々の制御信号を生成するための信号発生回路の構
成を示す回路図である。

【００３５】図２４を参照して、この信号発生回路は、
ＮＡＮＤゲート１７１〜１７３、ＮＯＲゲート１７４、
遅延回路１７５〜１７９およびインバータ１８０〜１８
５を含む。行活性化信号ＺＲＡＳＥは、ＮＡＮＤゲート
１７１，１７２の一方入力ノードに直接入力されるとと
もに、２段のインバータからなる遅延回路１７５を介し
てＮＡＮＤゲート１７２の他方入力ノードに入力され
る。ＮＡＮＤゲート１７２の出力はインバータ１８１，
１８２で遅延されて行デコーダリセット信号ＺＸＲＳＴ
Ｍとなる。

【００３６】また、ＮＡＮＤゲート１７２の出力は、Ｎ
ＯＲゲート１７４の一方入力ノードに直接入力されると
ともに、インバータ１８１および５段のインバータから
なる遅延回路１７７を介してＮＯＲゲート１７４の他方
入力ノードに入力される。ＮＯＲゲート１７４の出力
は、インバータ１８３で反転されてセンスアンプリセッ
ト信号ＺＳＲＳＴＭとなる。

【００３７】信号ＺＳＲＳＴＭは、インバータ１８０を
介してＮＡＮＤゲート１７１の他方入力ノードに入力さ
れる。ＮＡＮＤゲート１７１の出力は、行アドレスバッ
ファ活性化信号ＲＡＤＥとなる。信号ＲＡＤＥは、２段
のインバータからなる遅延回路１７６で遅延されて信号
ＲＡＤＥＤとなる。

【００３８】また、信号ＺＳＲＳＴＭは、４段のインバ
ータからなる遅延回路１７８で遅延されてセンスアンプ
活性化信号ＳＯＮＭとなる。また信号ＺＳＲＳＴＭは、
４段のインバータからなる遅延回路１７９を介してＮＡ
ＮＤゲート１７３の一方入力ノードに入力される。行活
性化信号ＺＲＡＳＥは、インバータ１８４を介してＮＡ
ＮＤゲート１７３の他方入力ノードに入力される。ＮＡ
ＮＤゲート１７３の出力はインバータ１８５で反転され
て行デコーダ活性化信号ＲＸＴＭとなる。

【００３９】図２５は、図２２〜２４で示した回路の動
作を示すタイムチャートである。図２５を参照して、外
部クロック信号ｅｘｔ．ＣＬＫの立上がりタイミングか
ら所定のセットアップ時間およびホールド時間を待って
行アクセスの開始命令（ＡＣＴ命令）が行なわれる。こ
のときオートリフレッシュ活性化信号ＡＣＴＳは「Ｌ」
レベルとなり、信号ＺＰＲＥＣ，ＺＰＯＲがともに
「Ｈ」レベルとなっている。ＡＣＴ命令は、外部制御信
号ｅｘｔ．／ＣＳ，ｅｘｔ．／ＲＡＳ，ｅｘｔ．／ＣＡ
Ｓ，ｅｘｔ．／ＷＥをそれぞれ「Ｌ」レベル、「Ｌ」レ
ベル、「Ｈ」レベルおよび「Ｈ」レベルにすることによ
り行なわれる。

【００４０】ＡＣＴ命令が行なわれるとともに行アクセ
スを行なうべきバンクを指定する外部バンクアドレス信
号ｅｘｔ．ＢＡ０，ｅｘｔ．ＢＡ１がともに「Ｌ」レベ
ルとなると、クロック信号ＣＬＫが「Ｈ」レベルの期
間、信号ＺＡＣＴＦ，ＢＡ０．０，ＢＡ０．１がそれぞ
れ「Ｌ」レベル、「Ｈ」レベルおよび「Ｈ」レベルとな
る。これによりフリップフロップ１６４がセットされて
信号ＺＲＡＳＥは活性化レベルの「Ｌ」レベルに立下が
り、応じて信号ＲＡＤＥ，ＲＡＤＥＤ，ＺＸＲＳＴＭ，
ＺＳＲＳＴＭ，ＳＯＮＭ，ＲＸＴＭの各々は「Ｈ」レベ
ルに立上がる。

【００４１】また、行アクセスの終了命令（ＰＲＥ命
令）は、外部制御信号ｅｘｔ．／ＣＳ，ｅｘｔ．／ＲＡ
Ｓ，ｅｘｔ．／ＣＡＳ，ｅｘｔ．／ＷＥをそれぞれ
「Ｌ」レベル、「Ｌ」レベル、「Ｈ」レベルおよび
「Ｌ」レベルにすることにより行なわれる。このとき信
号ＡＣＴＳ，ＺＡＣＴＦ，ＺＰＯＲがそれぞれ「Ｌ」レ
ベル、「Ｈ」レベルおよび「Ｈ」レベルとなっている。

【００４２】ＰＲＥ命令が行なわれるとともに外部バン
クアドレス信号ｅｘｔ．ＢＡ０，ｅｘｔ．ＢＡ１がとも
に「Ｌ」レベルになると、クロック信号ＣＬＫが「Ｈ」
レベルの期間、信号ＺＰＲＥＣ，ＢＡ０．０，ＢＡ０．
１がそれぞれ「Ｌ」レベル、「Ｈ」レベルおよび「Ｈ」
レベルとなる。これによりフリップフロップ１６４がリ
セットされて信号ＺＲＡＳＥが非活性化レベルの「Ｈ」
レベルに立上がり、応じて信号ＲＡＤＥ，ＲＡＤＥＤ，
ＺＸＲＳＴＭ，ＺＳＲＳＴＭ，ＳＯＮＭ，ＲＸＴＭの各
々は「Ｌ」レベルに立下がる。

【００４３】図２６は、ブロックデコード信号Ｘｎ（た
だし、ｎは２０〜２７の整数である）によって信号ＳＯ
ＮＭ，ＳＯＰＭ，ＺＳＲＳＴＭ，ＺＸＲＳＴＭをデコー
ドして、信号ＢＬＥＱ，ＳＯＮ，ＺＳＯＰ，ＺＸＲＳＴ
を生成するための信号発生回路の構成を示す回路図であ
る。

【００４４】この信号発生回路は、各センスアンプ帯Ｓ
Ａに対応して設けられる。信号ＳＯＰＭは、信号ＳＯＮ
Ｍの遅延信号である（図２参照）。図２６を参照して、
この信号発生回路は、ＮＡＮＤゲート１９０〜１９３、
ＮＯＲゲート１９４，１９５、インバータ１９６〜２０
０、ＰチャネルＭＯＳトランジスタ２０１，２０２およ
びＮチャネルＭＯＳトランジスタ２０３〜２０５を含
む。

【００４５】信号Ｘｎ，ＺＳＲＳＴＭがともに「Ｈ」レ
ベルになると、ＮＡＮＤゲート１９０およびインバータ
１９６からなるＡＮＤゲートの出力すなわちビット線イ
コライズ信号ＢＬＥＱが「Ｈ」レベルとなる。

【００４６】信号Ｘｎ，Ｘｎ＋１のうちの一方が「Ｈ」
レベルとなり、信号ＺＳＲＳＴＭが「Ｌ」レベルになる
と、インバータ１９７およびＮＯＲゲート１９４の出力
が「Ｌ」レベルとなり、ＮＯＲゲート１９５の出力が
「Ｈ」レベルとなる。このときＮＡＮＤゲート１９１，
１９２は、それぞれ信号ＳＯＮＭ，ＳＯＰＭに対してイ
ンバータとして動作する。信号ＳＯＮＭは、ＮＡＮＤゲ
ート１９１およびインバータ１９８で遅延されて信号Ｓ
ＯＮとなる。信号ＳＯＰＭは、ＮＡＮＤゲート１９２お
よびインバータ１９９，２００で遅延されて信号ＺＳＯ
Ｐとなる。

【００４７】信号Ｘｎ，ＺＸＲＳＴＭが「Ｈ」レベルに
なると、ＮチャネルＭＯＳトランジスタ２０３，２０４
が導通し、ＮＡＮＤゲート１９３は「Ｈ」レベルを出力
し、ＮチャネルＭＯＳトランジスタ２０５は非導通とな
る。これによりＰチャネルＭＯＳトランジスタ２０１が
非導通となりＰチャネルＭＯＳトランジスタ２０２が導
通して、信号ＺＸＲＳＴが「Ｈ」レベルとなる。信号Ｘ
ｎ，ＺＸＲＳＴＭのうち少なくとも一方が「Ｌ」レベル
になると信号ＺＸＲＳＴは「Ｌ」レベルとなる。

【００４８】図２７は、外部アドレス信号が生成された
アドレス信号（たとえばＡＤ０）と、ＤＲＡＭチップ内
部で生成されたリフレッシュ用のアドレス信号（たとえ
ばＱ０）とを切換えるための切換回路の構成を示す回路
図である。

【００４９】図２７を参照して、この切換回路は、クロ
ックトインバータ２１１，２１２およびインバータ２１
３〜２１７を含み、インバータ２１６，２１７はラッチ
回路２１８を構成する。信号ＺＡＣＴＦがインバータ２
１３で反転されて、外部アドレス信号を取込むための信
号ＺＲＡＬとなる。信号ＺＱＡＬは、リフレッシュ用の
アドレス信号Ｑを取込むための信号で、オートリフレッ
シュ信号ＺＡＵＴＯＲＥＦが「Ｌ」レベルになったとき
「Ｈ」レベルとなる信号である。

【００５０】信号ＺＲＡＬが「Ｈ」レベルとなり、信号
ＺＱＡＬが「Ｌ」レベルとなると、クロックトインバー
タ２１１が活性化されてアドレス信号ＡＤ０がラッチ回
路２１８にラッチされ信号ＲＡ０となる。信号ＺＲＡＬ
が「Ｌ」レベルとなり信号ＺＱＡＬが「Ｈ」レベルとな
ると、クロックトインバータ２１２が活性化されてアド
レス信号Ｑ０がラッチ回路２１８にラッチされ信号ＲＡ
０となる。

【００５１】図２８は、アドレスバッファの構成を示す
回路図である。図２８を参照して、このアドレスバッフ
ァは、トランスファゲート２２１、インバータ２２２〜
２２６、ＮＡＮＤゲート２２７〜２２９およびＮＯＲゲ
ート２３０を含む。

【００５２】バーンインテスト信号ＷＢＩが非活性化レ
ベルの「Ｌ」レベルの場合は、ＮＡＮＤゲート２２７お
よびＮＯＲゲート２３０の各々は、入力に対してインバ
ータとして動作する。信号ＲＡＤＥＤが「Ｌ」レベルの
期間にトランスファゲート２２１が導通し、アドレス信
号ＲＡ０がノードＮ２２１に取込まれる。ノードＮ２２
１のレベルは、インバータ２２３およびＮＯＲゲート２
３０からなるラッチ回路でラッチされる。

【００５３】信号ＲＡＤＥが「Ｈ」レベルの期間は、Ｎ
ＡＮＤゲート２２８，２２９は入力に対してインバータ
として動作する。ノードＮ２２１に取込まれたアドレス
信号ＲＡ０は、ＮＡＮＤゲート２２８およびインバータ
２２５で遅延されてアドレス信号ＲＡＤ０となる。ま
た、ノードＮ２２１に取込まれたアドレス信号ＲＡ０
は、ＮＡＮＤゲート２２７，２２９およびインバータ２
２６て遅延されてアドレス信号ＺＲＡＤ０となる。バー
ンインテスト信号ＷＢＩが活性化レベルの「Ｈ」レベル
の場合は、ノードＮ２２１が「Ｈ」レベルに固定され、
アドレス信号ＲＡ０が入力されなくてもアドレス信号Ｒ
ＡＤ０，ＺＲＡＤ０を生成できる。

【００５４】図２９は、プリデコーダの構成を示す回路
図である。図２９を参照して、このプリデコーダはＮＡ
ＮＤゲートおよびインバータからなるＡＮＤゲート２３
１〜２３５を含む。信号Ｘ０〜Ｘ３の各々に対応してＡ
ＮＤゲート２３１が設けられる。各ＡＮＤゲート２３１
には、信号ＺＲＡＤ０，ＲＡＤ０，ＺＲＡＤ１，ＲＡＤ
１のうちの２つが予め割当てられている。各ＡＮＤゲー
ト２３１は、予め割当てられた２つの信号が「Ｈ」レベ
ルになったことに応じて、対応の信号Ｘを「Ｈ」レベル
にする。

【００５５】同様にして、信号ＺＲＡＤ２，ＲＡＤ２〜
ＺＲＡＤ４，ＲＡＤ４から信号Ｘ４〜Ｘ１１が生成され
る。信号ＺＲＡＤ５，ＲＡＤ５，ＺＲＡＤ６，ＲＡＤ６
から信号Ｘ１２〜Ｘ１５が生成される。信号ＺＲＡＤ
７，ＲＡＤ７，ＺＲＡＤ８，ＲＡＤ８から信号Ｘ１６〜
Ｘ１９が生成される。信号ＺＲＡＤ９，ＲＡＤ９〜ＺＲ
ＡＤ１１，ＲＡＤ１１から信号Ｘ２０〜Ｘ２７が生成さ
れる。

【００５６】図３０は、信号Ｘ０〜Ｘ１９をブロック信
号Ｘ２０〜Ｘ２７でデコードしてローカルの信号ＸＤ０
〜ＸＤ１９を生成するための信号発生回路の構成を示す
回路図である。

【００５７】図３０を参照して、この信号発生回路は、
ＮＡＮＤゲート２４１，２４２およびインバータ２４
３，２４４を含む。信号発生回路は、各ブロックに対応
して設けられる。対応のブロックを選択するための信号
Ｘ（たとえば２０）が「Ｈ」レベルとなりかつ行デコー
ダ活性化信号ＲＸＴＭが「Ｈ」レベルとなると、ＮＡＮ
Ｄゲート２４１，２４２の各々は入力信号に対してイン
バータとして動作する。

【００５８】ＮＡＮＤゲート２４１およびインバータ２
４３は、信号Ｘ０〜Ｘ３の各々に対応して設けられる。
ＮＡＮＤゲート２４２およびインバータ２４４は、信号
Ｘ４〜Ｘ１９の各々に対応して設けられる。信号Ｘ０〜
Ｘ３の各々は、対応のＮＡＮＤゲート２４１およびイン
バータ２４３で遅延されてそれぞれ信号ＸＤ０〜ＸＤ３
となる。信号Ｘ４〜Ｘ１９の各々は、対応のＮＡＮＤゲ
ート２４２およびインバータ２４４で遅延されてそれぞ
れ信号ＸＤ４〜ＸＤ１９となる。

【００５９】図３１は、アドレス信号ＸＤ０〜ＸＤ１９
に応答してワード線ＷＬを選択レベルにするワード線駆
動回路の構成を示す回路図である。

【００６０】図３１を参照して、このワード線駆動回路
は、ＮＡＮＤゲート２５１、ＮチャネルＭＯＳトランジ
スタ２５８、ＰチャネルＭＯＳトランジスタ２５９，２
６０およびインバータ２６１を含む。

【００６１】ＮＡＮＤゲート２５１は、電源電位Ｖｃｃ
のラインと出力ノード２５１ａとの間に並列接続された
ＰチャネルＭＯＳトランジスタ２５２〜２５４と、出力
ノード２５１ａと接地電位ＧＮＤのラインとの間に直列
接続されたＮチャネルＭＯＳトランジスタ２５５〜２５
７を含む。ＭＯＳトランジスタ２５２，２５７のゲート
は、共通接続され、アドレス信号ＸＤ１６〜ＸＤ１９の
うちの対応のワード線ＷＬに予め割当てられた信号（た
とえばＸＤ１６）を受ける。ＭＯＳトランジスタ２５
３，２５６のゲートは、共通接続され、アドレス信号Ｘ
Ｄ１２〜ＸＤ１５のうちの対応のワード線ＷＬに予め割
当てられた信号（たとえばＸＤ１２）を受ける。ＭＯＳ
トランジスタ２５４，２５５のゲートは、共通接続さ
れ、アドレス信号ＸＤ４〜ＸＤ１１のうちの対応のワー
ド線ＷＬに予め割当てられた信号（たとえばＸＤ４）を
受ける。

【００６２】予め割当てられた信号ＸＤ１６，ＸＤ１
２，ＸＤ４がともに「Ｈ」レベルになると、Ｐチャネル
ＭＯＳトランジスタ２５２〜２５４が非導通になりＮチ
ャネルＭＯＳトランジスタ２５５〜２５７が導通して、
出力ノード２５１ａは「Ｌ」レベルとなる。

【００６３】ＮチャネルＭＯＳトランジスタ２５８はＮ
ＡＮＤゲート２５１の出力ノード２５１ａとインバータ
２６１の入力ノード２６１ａとの間に接続され、そのゲ
ートはアドレス信号ＸＤ０〜ＸＤ３のうちの対応のワー
ド線ＷＬに予め割当てられた信号（たとえばＸＤ０）を
受ける。予め割当てられた信号ＸＤ０が「Ｈ」レベルに
なるとＮチャネルＭＯＳトランジスタ２５８が導通して
ＮＡＮＤゲート２５１の出力ノード２５１ａとインバー
タ２６１の入力ノード２６１ａとが結合される。

【００６４】ＰチャネルＭＯＳトランジスタ２５９は、
電源電位Ｖｃｃのラインとインバータ２６１の入力ノー
ド２６１ａとの間に接続され、そのゲートは行デコーダ
リセット信号ＺＸＲＳＴを受ける。信号ＺＸＲＳＴが活
性化レベルの「Ｌ」レベルになるとＰチャネルＭＯＳト
ランジスタ２５９が導通して、ノード２６１ａが「Ｈ」
レベルにリセットされる。

【００６５】ＰチャネルＭＯＳトランジスタ２６０は、
昇圧電位Ｖｐｐのラインとインバータ２６１の入力ノー
ド２６１ａとの間に接続され、そのゲートはインバータ
２６１の出力ノード２６１ｂに接続される。インバータ
２６１の入力ノード２６１ａが「Ｈ」レベルになって出
力ノード２６１ｂが「Ｌ」レベルになるとＰチャネルＭ
ＯＳトランジスタ２６０が導通し、入力ノード２６１ａ
が「Ｈ」レベルにラッチされる。ただし、ＰチャネルＭ
ＯＳトランジスタ２６０のゲート幅は、ＮチャネルＭＯ
Ｓトランジスタ２５５〜２５８のゲート幅よりも小さく
設定されているので、ＮチャネルＭＯＳトランジスタ２
５５〜２５８が導通すると入力ノード２６１ａは「Ｌ」
レベルになる。

【００６６】インバータ２６１は、電源電位Ｖｃｃのラ
インと出力ノード２６１ｂとの間に接続され、そのゲー
トが入力ノード２６１ａに接続されるＰチャネルＭＯＳ
トランジスタ２６２と、出力ノード２６１ｂと接地電位
ＧＮＤのラインとの間に接続され、そのゲートが入力ノ
ード２６１ａに接続されたＮチャネルＭＯＳトランジス
タ２６３とを含む。インバータ２６１の出力ノード２６
１ｂは対応のワード線ＷＬに接続される。入力ノード２
６１ａが「Ｌ」レベルになるとＰチャネルＭＯＳトラン
ジスタ２６２が導通しＮチャネルＭＯＳトランジスタ２
６３が非導通になって、対応のワード線ＷＬが選択レベ
ルの「Ｈ」レベルとなる。これにより、ワード線ＷＬに
接続されたメモリセルＭＣに含まれるＮチャネルＭＯＳ
トランジスタＱが導通し、ビット線ＢＬまたは／ＢＬと
メモリセルＭＣに含まれるキャパシタＣとが結合され、
データの書込／読出が可能となる。

【００６７】

【発明が解決しようとする課題】従来のＤＲＡＭは以上
のように構成されていたので、ＤＲＡＭの記憶容量の増
大に伴ってチップ面積が増大し、信号線の配線長が長く
なり、信号数が多くなると、動作速度が遅くなるという
問題があった。

【００６８】それゆえに、この発明の主たる目的は、動
作速度が速い半導体記憶装置を提供することである。

【００６９】

【課題を解決するための手段】請求項１に係る発明は、
それぞれが、四角形の半導体基板の四隅に設けられ、少
なくとも２つのメモリブロックに分割された４つのメモ
リアレイと、半導体基板の中央部に設けられた制御回路
とを備えた半導体記憶装置であって、行デコーダ、列デ
コーダおよび信号伝達手段を備える。行デコーダは、各
メモリアレイの各メモリブロックに対応して設けられ、
行選択信号に従って、対応のメモリブロックのうちのい
ずれかの行を選択する。列デコーダは、各メモリアレイ
に対応して設けられて対応の少なくとも２つのメモリブ
ロックの間に配置され、列選択信号に従って、対応のメ
モリアレイのうちのいずれかの列を選択する。信号伝達
手段は、各列デコーダの近傍に設けられ、制御回路から
伝達された行選択信号および列選択信号をそれぞれ行デ
コーダおよび列デコーダに伝達する。請求項２に係る発
明は、第１〜第４の外部制御信号によって制御される半
導体記憶装置であって、第１〜第４のラッチ回路、第１
〜第３の信号発生回路、論理積回路および内部回路を備
える。第１〜第４のラッチ回路は、それぞれ第１〜第４
の外部制御信号に対応して設けられ、対応の外部制御信
号をラッチする。第１の信号発生回路は、第１および第
２のラッチ回路でラッチされた第１および第２の外部制
御信号の論理積信号およびその相補信号を生成する。第
２の信号発生回路は、第３のラッチ回路でラッチされた
第３の外部制御信号をそのまま出力するとともに、その
相補信号を生成する。第３の信号発生回路は、第４のラ
ッチ回路でラッチされた第４の外部制御信号をそのまま
出力するとともに、その相補信号を生成する。論理積回
路は、第１〜第３の信号発生回路から１つずつ予め割当
てられた３つの信号がともに活性化レベルになったこと
に応じて内部制御信号を出力する。内部回路は、論理積
回路から出力された内部制御信号に応答して所定の動作
を行なう。

【００７０】請求項３に係る発明は、外部クロック信号
に同期して動作し、複数の外部制御信号によって制御さ
れる半導体記憶装置であって、第１の命令デコーダ、ラ
ッチ回路、第２の命令デコーダおよび内部回路を備え
る。第１の命令デコーダは、複数の外部制御信号の各々
が予め定められた論理レベルになったことに応じて内部
制御信号を出力する。ラッチ回路は、外部クロック信号
に同期して動作し、複数の外部制御信号をラッチする。
第２の命令デコーダは、ラッチ回路にラッチされた複数
の外部制御信号の各々が予め定められた論理レベルにな
ったことに応じて内部制御信号を出力する。内部回路
は、第１および第２の命令デコーダのうちの少なくとも
一方から内部制御信号が出力されたことに応じて所定の
動作を行なう。

【００７１】請求項４に係る発明は、メモリセルアレイ
を備え、アクセス開始命令信号およびアクセス終了命令
信号によって制御される半導体記憶装置であって、フリ
ップフロップおよびアクセス手段を備える。フリップフ
ロップは、アクセス開始命令信号によってセットされて
第１の信号を出力し、アクセス終了命令信号によってリ
セットされて第２の信号を出力し、電源投入時にリセッ
トされて、第２の信号を出力するように構成される。ア
クセス手段は、アクセス開始命令信号および第１の信号
のうちの少なくとも一方が与えられたことに応じてメモ
リセルアレイへのアクセスを開始し、第２の信号が与え
られたことに応じてメモリセルアレイへのアクセスを終
了する。

【００７２】請求項５に係る発明では、請求項４に係る
発明のフリップフロップは、第１および第２の論理ゲー
トを含む。第１の論理ゲートは、その一方入力ノードが
アクセス開始命令信号を受け、その他方入力ノードが第
１および第２の信号を受ける。第２の論理ゲートは、そ
の一方入力ノードがアクセス終了命令信号を受け、その
他方入力ノードが第１の論理積ゲートの出力を受け、第
１および第２の信号を出力する。第１の論理積ゲートの
しきい値電圧は、第２の論理積ゲートのしきい値電圧よ
りも低い。

【００７３】請求項６に係る発明では、請求項５に係る
発明に、第１の論理積ゲートの出力ノードと基準電位の
ラインとの間に接続されたキャパシタがさらに設けられ
る。

【００７４】請求項７に係る発明は、電源投入時にリセ
ットされる半導体記憶装置であって、第１のＲＣフィル
タ、ダイオード手段、抵抗素子、放電手段、インバー
タ、および論理回路を備える。第１のＲＣフィルタは、
それぞれが電源電位のラインおよび接地電位のラインと
第１のノードとの間に接続された抵抗素子およびキャパ
シタを含む。ダイオード手段は、第１のノードと電源電
位のラインとの間に接続される。抵抗素子は、電源電位
のラインと第２のノードとの間に接続される。放電手段
は、第２のノードと接地電位のラインとの間に接続さ
れ、第２のノードが予め定められた電位を超えたことに
応じて導通する。インバータは、それぞれが電源電位の
ラインおよび接地電位のラインと第３のノードとの間に
接続された第１および第２の導電型式のトランジスタを
含み、第２のノードに現われる信号の反転信号を第３の
ノードに出力する。論理回路は、第１および第３のノー
ドの電位が予め定められた電位よりも低いことに応じ
て、半導体記憶装置をリセットするためのリセット信号
を出力する。

【００７５】請求項８に係る発明では、請求項７に係る
発明に、第２のＲＣフィルタおよび第１の導電型式のト
ランジスタがさらに設けられる。第２のＲＣフィルタ
は、それぞれが電源電位のラインおよび接地電位のライ
ンと第４のノードとの間に接続された抵抗素子およびキ
ャパシタを含む。第１の導電型式のトランジスタは、第
４のノードと第２のノードとの間に接続され、そのゲー
トが電源電位を受け、電源電位が第４のノード電位より
も低下したことに応じて導通する。

【００７６】請求項９に係る発明は、複数のメモリセル
と各メモリセルに対応して設けられたメモリセル選択線
とを備え、各メモリセルに第１〜第Ｎ（ただし、Ｎは２
以上の整数である）のアドレス信号が予め割当てられた
半導体記憶装置であって、デコーダおよびドライバを備
える。デコーダは、各メモリセルに対応して設けられ、
そのメモリセルに予め割当てられた第１〜第Ｎのアドレ
ス信号に入力されたことに応じて、対応のメモリセルを
活性化させるための活性化レベルの信号を出力する。ド
ライバは、各メモリセルに対応して設けられ、対応のデ
コーダから活性化レベルの信号が出力されたことに応じ
て対応のメモリセル選択線を選択レベルにし、対応のメ
モリセルを活性化させる。このデコーダは、第１のアド
レス信号を受ける入力ノードと、第１のアドレス信号を
活性化レベルの信号として出力するための出力ノード
と、それぞれが第２〜第Ｎのアドレス信号に対応して設
けられ、入力ノードと出力ノードとの間に直列接続さ
れ、対応のアドレス信号が入力されたことに応じて導通
する第１〜第Ｎ−１のトランジスタを含む。

【００７７】請求項１０に係る発明では、請求項９に係
る発明の半導体記憶装置は、すべてのメモリセル選択線
を選択レベルにするためのテストモードを有し、信号発
生手段および第Ｎのトランジスタがさらに設けられる。
信号発生手段は、テストモード以外の期間はメモリセル
を非活性化させるための非活性化レベルの信号を出力
し、テストモード時は非活性化レベルの信号の出力を停
止する。第Ｎのトランジスタは、各メモリセルに対応し
て設けられ、その第１の電極が信号発生手段の出力を受
け、その第２の電極が対応のデコーダの出力ノードに接
続され、対応のドライバが対応のメモリセル選択線を非
選択レベルにしたことに応じて導通する。この第Ｎのト
ランジスタの電流供給能力は、第１〜第Ｎ−１のトラン
ジスタの電流供給能力よりも小さい。

【００７８】

【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１によるＤＲＡＭのレイアウトを示す図
であって、図１６と対比される図である。

【００７９】図１を参照して、このＤＲＡＭが図１６の
ＤＲＡＭと異なる点は、各メモリマットＭＭにおいて列
デコーダＣＤがメモリアレイＭＡ４とＭＡ５の間に設け
られ、列デコーダＣＤの近傍にリピータ１が新たに設け
られている点である。メモリアレイＭＡ４とＭＡ５で共
用されていたセンスアンプ帯ＳＡ５が除去され、それぞ
れメモリアレイＭＡ４，ＭＡ５専用のセンスアンプ帯Ｓ
Ａ５ａ，ＳＡ５ｂが設けられる。

【００８０】信号線ＳＬ２は、従来と同様に、制御回路
１０２から行デコーダＲＤ全体に延在する。信号線ＳＬ
１，ＳＬ３，ＳＬ４は、制御回路１０２とリピータ１と
の間に接続される。信号線ＳＬ１は、リピータ１におい
て２系統の信号線ＳＬ１ａとＳＬ１ｂに分岐される。信
号線ＳＬ１ａは、行デコーダＲＤのうちの図中下側の部
分（メモリアレイＭＡ１〜ＭＡ４に対応する部分）に延
在する。信号線ＳＬ１ｂは、行デコーダＲＤのうちの図
中上側の部分（メモリアレイＭＡ５〜ＭＡ６に対応する
部分）に延在する。信号線ＳＬ３，ＳＬ４は、リピータ
１を介して、列デコーダＣＤ全体に延在する信号線ＳＬ
３′，ＳＬ４′に接続される。

【００８１】リピータ１は、図２に示すように、それぞ
れ信号Ｙ０〜Ｙ２７，ＣＤＥ，ＺＸＲＳＴＭ，ＺＳＲＳ
ＴＭ，ＲＸＴＭ，ＳＯＮＭ，ＳＯＰＭに対応して設けら
れた複数のバッファ２を含む。

【００８２】プリデコード信号Ｙ０〜Ｙ２７の各々は、
バッファ２および信号線ＳＬ３′を介して列デコーダＣ
Ｄに与えられる。列デコーダ活性化信号ＣＤＥは、バッ
ファ２および信号線ＳＬ４′を介して列デコーダＣＤ全
体に与えられる。信号ＺＸＲＳＴＭ，ＺＳＲＳＴＭ，Ｒ
ＸＴＭ，ＳＯＮＭの各々は、バッファ２および信号線Ｓ
Ｌ１ａ，ＳＬ１ｂを介して行デコーダＲＤ全体に与えら
れる。また、バッファ２から出力された信号ＳＯＮＭ
は、さらにバッファ２で遅延されて信号ＳＯＰＭとな
り、信号ＳＯＰＭは信号線ＳＬ１ａ，ＳＬ１ｂを介して
行デコーダＲＤ全体に与えられる。

【００８３】以下、このような構成にしたことによるメ
リットについて説明する。まず、ＤＲＡＭチップが大型
化すると列選択線ＣＳＬの長さが長くなって遅延時間が
増大するので、列デコーダＣＤを図３の位置Ｂ（メモリ
マットＭＭの中央部）に配置して列選択線ＣＳＬの長さ
を半分にしたとする。この構成では、図４に示されるよ
うに、位置Ｂのビット線対ＢＬ，／ＢＬが列選択線ＣＳ
Ｌによって早く選択される。一方、ワード線ＷＬの選択
およびセンスアンプ１０４の活性化は、チップ中央部で
発生されたプリデコード信号およびセンスアンプ活性化
信号によって行なわれるので、位置Ａ，Ｂ，Ｃの順に選
択される。列選択線ＣＳＬの活性化は、十分にビット線
ＢＬ，／ＢＬ間の電圧を増幅した後に行なう必要がある
ので、位置Ｂで列選択線ＣＳＬの活性化タイミングを調
整すると、位置Ａでは、ＡからＢまでの遅延時間Ｔ１だ
け無駄時間が生じる。

【００８４】また、ワード線ＷＬの立下げタイミング
は、メモリセルＭＣに書込データが十分にリストアされ
てから行なう必要がある。書込動作は、列選択線ＣＳＬ
が選択されてから行なわれるので、位置Ａ，Ｃにおける
書込が一番遅くなる。したがって、位置Ａでデータの書
込を待ってワード線ＷＬを立下げると、位置Ｂでは位置
ＡからＢまでの遅延時間Ｔ１の２倍分だけ無駄時間が生
じる。したがって、読出と書込に必要な時間Ｔｃ１は、
センスアンプ増幅期間Ｔｓと書込時間Ｔｗの和Ｔｓ＋Ｔ
ｗよりも２×Ｔ１だけ長くなり、高速動作が阻害され
る。

【００８５】そこで、この実施の形態では、行デコーダ
活性化信号ＲＸＴＭ、行デコーダリセット信号ＺＸＲＳ
ＴＭ、センスアンプ活性化信号ＳＯＮＭ、センスアンプ
非活性化信号ＺＳＲＳＴＭを位置Ｂに配置されたリピー
タ１のバッファ２に導いた後、Ａ，Ｃ方向に信号ＺＸＲ
ＳＴＭ，ＺＳＲＳＴＭ，ＲＸＴＭ，ＳＯＮＭ，ＳＯＰＭ
を伝達し、これによって行デコーダＲＤおよびセンスア
ンプ１０４を制御するようにした。この構成では、ワー
ド線ＷＬと列選択線ＣＳＬのいずれもが位置Ｂで最初に
選択され、位置Ａ，Ｃで最後に選択される。

【００８６】したがって、図５に示すように、位置Ｂで
センスアンプ増幅時間Ｔｓだけ待って、列選択線ＣＳＬ
を選択すると、位置Ａ，Ｃでもセンスアンプ増幅終了の
タイミングで列選択線ＣＳＬが選択されるので、無駄時
間が生じない。また、位置Ｂで書込時間Ｔｗだけ待って
ワード線ＷＬを選択にすると、位置Ａ，Ｃでも書込終了
のタイミングでワード線ＷＬが非選択レベルになるので
無駄時間が生じない。

【００８７】［実施の形態２］従来のＤＲＡＭでは、図
１９の信号発生回路１３０．１〜１３０．４で信号ＲＡ
Ｓ０〜ＺＣＡＳ０を生成し、それらの信号を図２２の命
令デコーダ１５０でデコードして、命令信号ＺＡＣＴＦ
〜ＺＷＲＩＴＥを生成していた。命令デコーダ１５０は
４入力ＮＡＮＤゲート１５１〜１５６で構成され、４入
力ＮＡＮＤゲートはその出力ノードと接地電位ＧＮＤの
ラインとの間に直列接続された４つのＮチャネルＭＯＳ
トランジスタを含んでいるので、電源電圧Ｖｃｃが低下
すると遅延時間が増大するという問題があった。この実
施の形態２では、この問題を解決する。

【００８８】図６は、この発明の実施の形態２によるＤ
ＲＡＭの制御回路の構成を示す回路図であって、図１９
と対比される図である。図１９を参照して、この制御回
路が図１９の制御回路と異なる点は、信号発生回路１３
０．１，１３０．４が信号発生回路５で置換されている
点である。

【００８９】信号発生回路５は、信号発生回路１３０．
１と１３０．４を組合せて構成したものであり、信号発
生回路１３０．１の２入力ＮＡＮＤゲート１３７，１３
８を３入力ＮＡＮＤゲート６，７で置換し、信号発生回
路１３０．４のインバータ１３５，１３９，１４０およ
びＮＡＮＤゲート１３７，１３８を除去し、インバータ
１３３の出力をＮＡＮＤゲート６，７に入力したもので
ある。

【００９０】インバータ１３９から出力される信号ＲＡ
Ｓ０′は、信号ｉｎｔ．／ＣＡＳ，ｉｎｔ．／ＲＡＳが
ともに「Ｌ」レベルになったことに応じて、活性化レベ
ルの「Ｈ」レベルになる。インバータ１４０から出力さ
れる信号ＺＲＡＳ０′は、信号ｉｎｔ．／ＣＡＳ，ｉｎ
ｔ．／ＲＡＳがそれぞれ「Ｌ」レベルおよび「Ｈ」レベ
ルになったことに応じて活性化レベルの「Ｌ」レベルに
なる信号である。

【００９１】図７は、このＤＲＡＭの命令デコーダ１０
の構成を示す回路図であって、図２２と対比される図で
ある。図７を参照して、この命令デコーダ１０が図２２
の命令デコーダ１５０と異なる点は、信号ＣＡＳ０，Ｒ
ＡＳ０が信号ＲＡＳ０′で置換され、信号ＣＡＳ０，Ｚ
ＲＡＳ０が信号ＺＲＡＳ０で置換され、４入力ＮＡＮＤ
ゲート１５１〜１５６が３入力ＮＡＮＤゲート１１〜１
６で置換されている点である。

【００９２】この命令デコーダ１０は３入力ＮＡＮＤゲ
ート１１〜１６で構成され、３入力ＮＡＮＤゲートは出
力ノードと接地電位ＧＮＤのラインとの間に直列接続さ
れた３つのＮチャネルＭＯＳトランジスタを含んでい
る。したがって、出力ノードと接地電位ＧＮＤのライン
との間に直列接続された４つのＮチャネルＭＯＳトラン
ジスタを含む４入力ＮＡＮＤゲートで命令デコーダ１５
０が構成されていた従来に比べ、電源電圧Ｖｃｃが低下
したときの遅延時間の増大が小さく抑えられる。

【００９３】［実施の形態３］従来のＤＲＡＭでは、図
２０の信号発生回路１４６．１〜１４６．１３によりク
ロック信号ＣＬＫから２段のゲート１３７，１４３でア
ドレス信号ＡＤを生成していた。しかし、図２７の回路
では、アドレス信号ＡＤを取込むための信号ＺＲＡＬと
して行活性化信号ＺＡＣＴＦの反転信号を用いていたの
で、クロック信号ＣＬＫからみて２段のゲートで生成し
た信号ＡＤをクロック信号ＣＬＫから見て４段のゲート
で生成した信号ＺＲＡＬで制御することとなり、無駄な
待機時間が発生していた。この実施の形態では、この問
題を解決する。

【００９４】図８は、この発明の実施の形態３によるＤ
ＲＡＭの信号発生回路の構成を示す回路図である。

【００９５】図８を参照して、この信号発生回路は、イ
ンバータ２１〜２９、ＮＡＮＤゲート３０、トランスフ
ァゲート３１、ＡＮＤゲート３２およびＮＯＲゲート３
３を含む。ＮＡＮＤゲート３０は、信号ｉｎｔ．／ＲＡ
Ｓ，ｉｎｔ．／ＣＳ，ｉｎｔ．／ＣＡＳ，ｉｎｔ．／Ｗ
Ｅがそれぞれ「Ｈ」レベル、「Ｈ」レベル、「Ｌ」レベ
ル、および「Ｌ」レベルとなったとき、「Ｌ」レベルの
信号φ３０を出力する。この信号φ３０は、クロック信
号ＣＬＫが「Ｌ」レベルの期間にトランスファゲート３
１を介してインバータ２６，２７からなるラッチ回路３
４に入力される。ラッチ回路３４の出力信号φ３４は、
クロック信号ＣＬＫを「Ｈ」レベルの期間にＡＮＤゲー
ト３２を通過しＮＯＲゲート３３の一方入力ノードに入
力される。一方、行活性化命令信号ＺＡＣＴＦはインバ
ータ２８を介してＮＯＲゲート３３の他方入力ノードに
入力される。ＮＯＲゲート３３の出力信号φ３５はイン
バータ２９で反転されて信号ＺＲＡＬとなる。

【００９６】図９は、ＡＮＤゲート３２およびＮＯＲゲ
ート３３からなるゲート回路３５の構成を示す回路図で
ある。

【００９７】図９を参照して、このゲート回路３５は、
ＰチャネルＭＯＳトランジスタ４１〜４３およびＮチャ
ネルＭＯＳトランジスタ４４〜４６を含む。Ｐチャネル
ＭＯＳトランジスタ４１，４３は、電源電位Ｖｃｃのラ
インと出力ノードＮ３５との間に直列接続される。Ｐチ
ャネルＭＯＳトランジスタ４２は、ＰチャネルＭＯＳト
ランジスタ４１に並列接続される。ＮチャネルＭＯＳト
ランジスタ４４，４５は、出力ノードＮ３５と接地電位
ＧＮＤのラインとの間に直列接続される。ＮチャネルＭ
ＯＳトランジスタ４６は、出力ノードＮ３５と接地電位
ＧＮＤのラインとの間に接続される。ＭＯＳトランジス
タ４１，４４はクロック信号ＣＬＫを受け、ＭＯＳトラ
ンジスタ４３，４６は信号φ２８を受け、ＭＯＳトラン
ジスタ４２，４５は信号φ３４を受ける。したがって、
ゲート回路３５は、１段のゲートとみなされる。

【００９８】この実施の形態では、信号ＺＲＡＬはクロ
ック信号ＣＬＫから見て２段のゲート３５，２９で生成
されるので、従来のように信号ＡＤを取込む際の無駄な
待機時間がなくなる。また、信号ｉｎｔ．／ＲＡＳ〜ｉ
ｎｔ．／ＷＥに基づいて生成した信号φ３４と信号ＺＡ
ＣＴＦの反転信号φ２８との論理和信号を信号ＺＲＡＬ
としたので、図１０に示すように、信号ｉｎｔ．／ＲＡ
Ｓ〜ｉｎｔ．／ＷＥがすぐに変化した場合でも信号ＺＲ
ＡＬが「Ｌ」レベルに戻ってしまうことはない。

【００９９】［実施の形態４］行活性化信号／ＲＡＳＥ
が「Ｌ」レベルになると図２４の回路によって種々の制
御信号が生成されるので、行活性化命令があった場合は
行活性化信号ＺＲＡＳＥを速やかに「Ｌ」レベルにする
ことがアクセス時間の短縮化にとって重要である。

【０１００】また、電源投入時に行活性化信号ＺＲＡＳ
Ｅが「Ｌ」レベルであると、行系の回路が一斉に動作を
開始し、大きな電源電流が流れるという問題がある。コ
ンピュータのメモリボードには多数のＤＲＡＭが搭載さ
れているので、これは大きな問題である。この実施の形
態では、この問題を解決する。

【０１０１】図１１は、この発明の実施の形態４による
ＤＲＡＭの信号発生回路の構成を示す回路図であって、
図２３と対比される図である。

【０１０２】図１１を参照して、この信号発生回路が図
２３の信号発生回路と異なる点は、ＮＡＮＤゲート１６
２，１６３からなるフリップフロップ１６４がＮＡＮＤ
ゲート５１，５２からなるフリップフロップ５３と置換
され、キャパシタ５４、インバータ５５およびＮＯＲゲ
ート５６が新たに設けられている点である。

【０１０３】キャパシタ５４は、ＮＡＮＤゲート５１の
出力ノード５１ａと接地電位ＧＮＤのラインとの間に接
続される。ＮＡＮＤゲート５２の出力は、インバータ５
５を介してＮＯＲゲート５６の一方入力ノードに入力さ
れる。ＮＯＲゲート１６５の出力は、ＮＯＲゲート５６
の他方入力ノードに入力される。ＮＯＲゲート５６の出
力は信号ＺＲＡＳＥとなる。

【０１０４】図２３の回路では信号ＺＡＣＴＦから見て
４段のゲート１６５，１６６，１６２，１６３で信号Ｚ
ＲＡＳＥが生成されていたが、図１の回路では信号ＺＡ
ＣＴＦから見て２段のゲート１６５，５６で信号ＺＲＡ
ＳＥが生成される。したがって、信号ＺＡＣＴＦに応答
して信号ＺＲＡＳＥが活性化される時間が短縮化され、
アクセス時間が短縮化される。

【０１０５】また、ＮＡＮＤゲート５１，５２の各々
は、周知のように複数組のＰチャネルＭＯＳトランジス
タおよびＮチャネルＭＯＳトランジスタで構成されてい
る。ＮＡＮＤゲート５１においては、ＰチャネルＭＯＳ
トランジスタのチャネル幅がＮチャネルＭＯＳトランジ
スタのチャネル幅よりも大きく設定されており、ＮＡＮ
Ｄゲート５１のしきい値電圧はＶｃｃ／２よりも高くな
っている。ＮＡＮＤゲート５２においては、Ｐチャネル
ＭＯＳトランジスタのチャネル幅がＮチャネルＭＯＳト
ランジスタのチャネル幅よりも小さく設定されており、
ＮＡＮＤゲート５２のしきい値電圧はＶｃｃ／２よりも
低くなっている。しかも、ＮＡＮＤゲート５１の出力ノ
ード５１ａと接地電位ＧＮＤのラインとの間にキャパシ
タ５４を接続したので、電源投入時のＮＡＮＤゲート５
１の出力が「Ｌ」レベルとなり、ＮＡＮＤゲート５２の
出力が「Ｈ」レベルとなる。したがって、電源投入時に
信号ＺＲＡＳＥは「Ｈ」レベルとなり、電源投入時に大
きな消費電流が流れるのが防止される。

【０１０６】［実施の形態５］従来例の図２３の信号発
生回路においても、電源投入時に信号ＺＲＡＳＥが非活
性化レベルの「Ｈ」レベルになるように、信号ＺＰＯＲ
をフリップフロップ１６４のリセット端子１６４ａに入
力している。従来の信号ＺＰＯＲは、電源電位Ｖｃｃの
ラインと接地電位ＧＮＤのラインとの間に直列接続され
た抵抗素子１５７およびキャパシタ１５８からなるＲＣ
フィルタによって生成されている。したがって、電源電
位ＶｃｃがＲＣフィルタの時定数よりも早く立上がる場
合は、信号発生回路に供給される電源電位Ｖｃｃよりも
信号ＺＰＯＲが遅く立上がるので、電源投入時に信号Ｚ
ＲＡＳＥが非活性化レベルの「Ｌ」レベルにリセットさ
れる。しかし、電源電位ＶｃｃがＲＣフィルタの時定数
よりも遅く立上がる場合には、信号ＺＰＯＲは電源電位
Ｖｃｃと同じ波形となるので役に立たなくなる。この実
施の形態では、この問題を解決する。

【０１０７】図１２は、この発明の実施の形態５による
ＤＲＡＭのＺＰＯＲ信号発生回路の構成を示す回路図、
図１３はその動作を示すタイムチャートである。図１２
を参照して、このＺＰＯＲ信号発生回路は、信号発生回
路６０，６４，６７、抵抗素子７１、インバータ７２，
７５，７６およびＮＯＲゲート７７を含む。

【０１０８】信号発生回路６０は、電源電位Ｖｃｃのラ
インと出力ノードＮ６０との間に並列接続されたＰチャ
ネルＭＯＳトランジスタ６１，６２と、出力ノードＮ６
０と接地電位ＧＮＤのラインとの間に接続されたキャパ
シタ６３とを含む。ＰチャネルＭＯＳトランジスタ６１
のゲートは接地電位ＧＮＤのラインに接続され、Ｐチャ
ネルＭＯＳトランジスタ６２のゲートは電源電位Ｖｃｃ
のラインに接続される。ＰチャネルＭＯＳトランジスタ
６１は抵抗素子を構成する。ＰチャネルＭＯＳトランジ
スタ６２はダイオードを構成する。信号発生回路６０
は、ＲＣフィルタを構成する。信号発生回路６０の出力
信号はインバータ７５で反転されてＮＯＲゲート７７の
一方入力ノードに入力される。

【０１０９】信号発生回路６４は、ノードＮ６４と接地
電位ＧＮＤのラインとの間に直列接続されたＮチャネル
ＭＯＳトランジスタ６５，６６を含む。ＮチャネルＭＯ
Ｓトランジスタ６５のゲートは電源電位Ｖｃｃのライン
に接続され、ＮチャネルＭＯＳトランジスタ６６のゲー
トはそのドレインに接続される。

【０１１０】信号発生回路６７は、電源電位Ｖｃｃのラ
インと接地電位ＧＮＤのラインとの間に直列接続された
抵抗素子６８およびキャパシタ６９と、抵抗素子６８お
よびキャパシタ６９の間のノードＮ６８とノードＮ６４
との間に接続されたＰチャネルＭＯＳトランジスタ７０
とを含む。ＰチャネルＭＯＳトランジスタ７０のゲート
は、電源電位Ｖｃｃのラインに接続される。

【０１１１】抵抗素子７１は、電源電位Ｖｃｃのライン
とノードＮ６４との間に接続される。ＰチャネルＭＯＳ
トランジスタ７３およびＮチャネルＭＯＳトランジスタ
７４からなるインバータ７２とインバータ７６とは、ノ
ードＮ６４に現われる信号をＮＯＲゲート７７の他方入
力ノードに伝達させる。ＮＯＲゲート７７の出力信号
は、信号ＺＰＯＲとなる。

【０１１２】次に、このＺＰＯＲ信号発生回路の動作に
ついて説明する。電源Ｖｃｃが急峻に立上がる場合は
（時刻ｔ１）、ノードＮ６０の電位は、図１３（ｂ）に
示すように、電源電位Ｖｃｃに対して時間遅れのある波
形となる。しかし、電源電位Ｖｃｃがゆっくり変化した
場合は（時刻ｔ４）、上述したように、ノードＮ６０の
電位は電源電位Ｖｃｃと同じ波形となる。

【０１１３】電源電位Ｖｃｃが２×Ｖｔｈ（ただし、Ｖ
ｔｈはＮチャネルＭＯＳトランジスタ６５，６６のしき
い値電圧である）以下である場合は、ＮチャネルＭＯＳ
トランジスタ６５，６６が非導通となり、図１３（ｄ）
に示すように、ノードＮ６４は抵抗素子７１によって電
源電位Ｖｃｃに充電される。電源電圧Ｖｃｃが２×Ｖｔ
ｈ以上になると、ＮチャネルＭＯＳトランジスタ６５，
６６が導通してノードＮ６４は「Ｌ」レベルに放電され
る。したがって、電源電圧Ｖｃｃが緩やかに変化した場
合にも（時刻ｔ４）、電源電位Ｖｃｃと異なる波形の信
号ＺＰＯＲが得られる。ところで、電源電圧Ｖｃｃが２
×Ｖｔｈ以上になるとＮチャネルＭＯＳトランジス６
５，６６が導通して、電源電位Ｖｃｃのラインから接地
電位ＧＮＤのラインへ電流が流れる。この電流を小さく
して消費電力を小さくするため、抵抗素子７１の抵抗値
は大きな値に設定されている。このため、信号発生回路
６４および抵抗素子７１のみでは、時刻ｔ２における急
な電源電圧Ｖｃｃの低下に対しては応答できない。

【０１１４】そこで、ノードＮ６４に信号発生回路６７
を接続している。時刻ｔ２において急な電源電位Ｖｃｃ
の低下があってもノードＮ６８は「Ｈ」レベルのままで
ある一方、ＰチャネルＭＯＳトランジスタ７０のゲート
電位が低下してＰチャネルＭＯＳトランジスタ７０が導
通し、ノードＮ６４が「Ｈ」レベルとなって信号ＺＰＯ
Ｒが「Ｌ」レベルとなる。

【０１１５】なお、時刻ｔ３において電源電位Ｖｃｃに
重畳されたノイズによってもＰチャネルＭＯＳトランジ
スタ７０が導通して信号ＺＰＯＲが「Ｌ」レベルになっ
てしまわないかと懸念されるが、このＺＰＯＲ発生回路
では、電源電圧Ｖｃｃが２×Ｖｔｈ以上である限り、Ｎ
チャネルＭＯＳトランジスタ６５，６６が導通してノー
ドＮ６４を「Ｌ」レベルに保持するので、電源電圧Ｖｃ
ｃが２×Ｖｔｈより低下しない限り信号ＺＰＯＲは
「Ｌ」レベルにならず不都合は生じない。

【０１１６】［実施の形態６］ＤＲＡＭのチップ面積の
縮小化のためには、配線数の低減化が必要である。この
実施の形態では、配線数の低減化を図る。

【０１１７】図１４は、この発明の実施の形態６による
ＤＲＡＭのプリデコーダの構成を示す回路図であって、
図２９と対比される図である。図１４を参照して、この
プリデコーダはＮＡＮＤゲートおよびインバータからな
るＡＮＤゲート８１，８４〜８７と３段のインバータか
らなる反転回路８２，８３とを含む。

【０１１８】信号ＲＡＤ２は、反転回路８２で反転され
て信号ＺＲＡＤＤ２となる。信号ＺＲＡＤ２は、反転回
路８３で反転されて信号ＲＡＤＤ２となる。

【０１１９】信号Ｘ０〜Ｘ３の各々に対応してＡＮＤゲ
ート８１が設けられる。各ＡＮＤゲート８１には、信号
ＺＲＡＤ０，ＲＡＤ０，ＺＲＡＤ１，ＲＡＤ１のうちの
２つが予め割当てられている。各ＡＮＤゲート８１は、
予め割当てられた２つの信号が「Ｈ」レベルになったこ
とに応じて、対応の信号Ｘを「Ｈ」レベルにする。

【０１２０】同様にして、信号ＺＲＡＤ３，ＲＡＤ３，
ＺＲＡＤ４，ＲＡＤ４から信号Ｘ４〜Ｘ７が生成され
る。信号ＺＲＡＤ５，ＲＡＤ５，ＺＲＡＤ６，ＲＡＤ６
から信号Ｘ８〜Ｘ１１が生成される。信号ＺＲＡＤ７，
ＲＡＤ７，ＺＲＡＤ８，ＲＡＤ８から信号Ｘ１２〜Ｘ１
５が生成される。信号ＺＲＡＤ９，ＲＡＤ９；…；ＺＲ
ＡＤ１１，ＲＡＤ１１から信号Ｘ１６〜Ｘ２３が生成さ
れる。

【０１２１】信号Ｘ０〜Ｘ１５は、図３０で示した回路
によりブロック信号Ｘ１６〜Ｘ２３でデコードされてロ
ーカル信号ＸＤ０〜ＸＤ１５となる。

【０１２２】図１５は、アドレス信号ＸＤ０〜ＸＤ１５
に応答してワード線ＷＬを選択レベルにするワード線駆
動回路の構成を示す回路図であって、図３１と対比され
る図である。

【０１２３】図１５を参照して、このワード線駆動回路
が図３１のワード線駆動回路と異なる点は、ＮＡＮＤゲ
ート２５１の入力信号が変更されている点と、ＶＰＰＩ
信号発生回路９０が新たに設けられている点である。

【０１２４】ＮＡＮＤゲート２５１に含まれるＭＯＳト
ランジスタ２５２，２５７のゲートは、アドレス信号Ｘ
Ｄ１２〜ＸＤ１５のうちの対応のワード線ＷＬに予め割
当てられた信号（たとえばＸＤ１２）を受ける。ＭＯＳ
トランジスタ２５３，２５６のゲートは、アドレス信号
ＸＤ８〜ＸＤ１１のうちの対応のワード線ＷＬに予め割
当てられた信号（たとえばＸＤ８）を受ける。ＭＯＳト
ランジスタ２５４，２５５のゲートは、アドレス信号Ｘ
Ｄ４〜ＸＤ７のうちの対応のワード線ＷＬに予め割当て
られた信号（たとえばＸＤ４）を受ける。ＭＯＳトラン
ジスタ２５７のソースは、アドレス信号ＲＡＤＤ２，Ｚ
ＲＡＤＤ２のうちの対応のワード線ＷＬに予め割当てら
れた信号（たとえばＲＡＤＤ２）を受ける。

【０１２５】予め割当てられた信号ＸＤ１２，ＸＤ８，
ＸＤ４，ＲＡＤＤ２がそれぞれ「Ｈ」レベル、「Ｈ」レ
ベル、「Ｈ」レベル、および「Ｌ」レベルになると、Ｎ
ＡＮＤゲート２５１の出力ノード２５１ａは「Ｌ」レベ
ルとなる。さらに、信号ＸＤ０〜ＸＤ３のうちの予め割
当てられた信号（たとえばＸＤ０）が「Ｈ」レベルにな
るとＮチャネルＭＯＳトランジスタ２５８が導通し、Ｎ
ＡＮＤゲート２５１の出力信号がＮチャネルＭＯＳトラ
ンジスタ２５８を介してインバータ２６１に入力され、
インバータ２６１は対応のワード線ＷＬを「Ｈ」レベル
に立上げる。

【０１２６】したがって、このＤＲＡＭでは、プリデコ
ード信号ＸＤ０〜ＸＤ１５，ＲＡＤＤ２，ＺＲＡＤＤ２
を伝達するための配線数が１８本で済み、プリデコード
信号ＸＤ０〜ＸＤ１９を伝達するための２０本の配線を
必要としていた従来に比べ配線数が少なくて済む。

【０１２７】ところで、バーンインテストにおいてテス
ト時間を短縮化するためには、すべてのワード線ＷＬを
同時に「Ｈ」レベルにする必要があるが、ＰチャネルＭ
ＯＳトランジスタ２６０のソースが昇圧電位Ｖｐｐのラ
インで接続された状態では（図３１参照）、信号ＲＡＤ
Ｄ２，ＺＲＡＤＤ２を「Ｌ」レベルにするためのドライ
バの能力を大きくする必要がある。

【０１２８】そこで、このＤＲＡＭでは、バーンインテ
スト時はＰチャネルＭＯＳトランジスタ２６０への昇圧
電位Ｖｐｐの供給を停止させるためのＶＰＰＩ発生回路
９０がさらに設けられる。

【０１２９】ＶＰＰＩ発生回路９０は、ＰチャネルＭＯ
Ｓトランジスタ９１〜９３、ＮチャネルＭＯＳトランジ
スタ９４，９５およびインバータ９６を含む。ＭＯＳト
ランジスタ９１と９４，９２と９５は、それぞれ昇圧電
位Ｖｐｐのラインと接地電位ＧＮＤのラインとの間に直
列接続される。ＰチャネルＭＯＳトランジスタ９１，９
２のゲートは、それぞれＮチャネルＭＯＳトランジスタ
９５，９４のドレインに接続される。バーンインテスト
信号ＷＢＩは、ＮチャネルＭＯＳトランジスタ９４のゲ
ートに直列入力されるとともに、インバータ９６を介し
てＮチャネルＭＯＳトランジスタ９５のゲートに入力さ
れる。ＰチャネルＭＯＳトランジスタ９３は、昇圧電位
Ｖｐｐのラインと出力ノード９０ａとの間に接続され、
そのゲートはＮチャネルＭＯＳトランジスタ９５のドレ
インに接続される。ＰチャネルＭＯＳトランジスタ２６
０のソースは、出力ノード９０ａに接続される。

【０１３０】バーンインテスト時は信号ＷＢＩが活性化
レベルの「Ｈ」レベルとなり、ＭＯＳトランジスタ９
４，９２が導通し、ＭＯＳトランジスタ９１，９３，９
５が非導通となって、出力ノード９０ａの電位すなわち
信号ＶＰＰＩはハイインピーダンス状態となる。したが
って、インバータ２６１の入力ノード２６１ａへの昇圧
電位Ｖｐｐの供給は停止され、信号ＲＡＤＤ２，ＺＲＡ
ＤＤ２用のドライバの能力が小さくて済む。

【０１３１】通常動作時は信号ＷＢＩが非活性化レベル
の「Ｌ」レベルとなり、ＭＯＳトランジスタ９５，９
１，９３が導通し、ＭＯＳトランジスタ９４，９２が非
導通となって、信号ＶＰＰＩは「Ｈ」レベルとなる。こ
れにより、インバータ２６１の入力ノード２６１ａは
「Ｈ」レベルとなり、ワード線ＷＬは非活性化レベルの
「Ｌ」レベルに固定される。

【０１３２】なお、今回開示された実施の形態は全ての
点で例示であって、制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内のすべての変更が含まれることが意図
される。

【０１３３】

【発明の効果】以上のように、請求項１に係る発明で
は、半導体基板の四隅に設けられた各メモリアレイは少
なくとも２つのメモリブロックに分割され、各メモリア
レイの各メモリブロックに対応して行デコーダが設けら
れ、各メモリアレイの少なくとも２つのメモリブロック
の間に列デコーダが設けられ、各列デコーダの近傍に信
号伝達手段が設けられる。半導体基板の中央部に設けら
れた制御回路から各信号伝達手段を介して各行デコーダ
および各列デコーダにそれぞれ行選択信号および列選択
信号が与えられる。したがって、ワード線および列選択
線は、ともに列デコーダに近い位置にあるものが最初に
選択レベルとなり、列デコーダから遠い位置にあるもの
が最後に選択レベルとなる。このため、ワード線および
列選択線を選択レベルにするタイミングを列デコーダに
近い位置で調整することにより、無駄な待機時間が削減
される。

【０１３４】請求項２に係る発明では、第１の信号発生
回路は第１および第２の外部制御信号の論理積信号およ
びその相補信号を出力し、第２の信号発生回路は第２の
外部制御信号およびその相補信号を出力し、第３の信号
発生回路は第３の外部制御信号およびその相補信号を出
力し、論理積回路は、第１〜第３の信号発生回路から１
つずつ予め割当てられた３つの信号がともに活性化レベ
ルになったことに応じて内部制御信号を出力する。した
がって、４入力の論理積回路が使用されていた従来に比
べ、電源電圧が低下したときの遅延時間の増大が抑制さ
れる。

【０１３５】請求項３に係る発明では、複数の外部制御
信号に応答して内部制御信号を出力する第１の命令デコ
ーダと、複数の外部制御信号をラッチするラッチ回路
と、ラッチ回路にラッチされた複数の外部制御信号に応
答して内部制御信号を出力する第２の命令デコーダと、
第１および第２の命令デコーダのうちの少なくとも一方
から内部制御信号が出力されたことに応じて所定の動作
を行なう内部回路を備える。したがって、ラッチされる
前の外部制御信号から内部制御信号を生成するので、内
部制御信号が迅速に生成される。また、ラッチされた後
の外部制御信号からも内部制御信号を生成するので、外
部制御信号が変化した場合でも内部制御信号は出力され
る。

【０１３６】請求項４に係る発明では、アクセス開始命
令信号によってセットされて第１の信号を出力し、アク
セス終了命令信号によってリセットされて第２の信号を
出力し、電源投入時にリセットされて第２の信号を出力
するフリップフロップと、アクセス開始命令信号および
第１の信号のうちの少なくとも一方が与えられたことに
応じてメモリセルアレイへのアクセスを開始するアクセ
ス手段とが設けられる。したがって、アクセス手段が第
１の信号のみに応答してアクセスを開始していた従来に
比べアクセス時間の短縮化が図られる。

【０１３７】請求項５に係る発明では、請求項４に係る
発明のフリップフロップは、アクセス開始命令信号が入
力される第１の論理積ゲートと、アクセス終了命令信号
が入力される第２の論理積ゲートとを含み、第１の論理
積ゲートのしきい値電圧は第２の論理積ゲートのしきい
値電圧よりも低い。この場合は、電源投入時にフリップ
フロップがリセットされやすくなる。

【０１３８】請求項６に係る発明では、請求項５に係る
発明に、第１の論理積ゲートの出力ノードと基準電位の
ラインとの間に接続されたキャパシタがさらに設けられ
る。この場合は、第１の論理積ゲートの出力ノードが
「Ｈ」レベルになりにくくなり、電源投入時にフリップ
フロップがリセットされやすくなる。

【０１３９】請求項７に係る発明では、第１のＲＣフィ
ルタと、第１のＲＣフィルタの出力ノードである第１の
ノードと電源電位のラインとの間に接続されたダイオー
ド手段と、第２のノードを電源電位に充電するための抵
抗素子と、第２のノードと接地電位のラインとの間に接
続され、第２のノードが予め定められた電位を超えたこ
とに応じて導通する放電手段と、第２のノードに現われ
る信号の反転信号を第３のノードに出力するインバータ
と、第１および第３のノードの電位が予め定められた電
位よりも低いことに応じてリセット信号を出力する論理
回路とを備える。したがって、電源電位が緩やかに変化
した場合でも、リセット信号が出力される。

【０１４０】請求項８に係る発明では、請求項７に係る
発明に、第２のＲＣフィルタと、第２のＲＣフィルタの
出力ノードである第４のノードと第２のノードとの間に
接続され、電源電位が第４のノードよりも低下したこと
に応じて導通するトランジスタとがさらに設けられる。
この場合は、電源電位が急に低下した場合にもリセット
信号が出力される。

【０１４１】請求項９に係る発明は、デコーダは、第１
のアドレス信号が入力される入力ノードと、出力ノード
と、入力ノードと出力ノードとの間に直列接続され、そ
れぞれ第２〜第Ｎのアドレス信号が入力されたことに応
じて導通する第１〜第Ｎ−１のトランジスタを含む。こ
の場合は、入力ノードが接地電位に固定されていた従来
に比べ、アドレス信号の数が少なくて済み、レイアウト
面積の縮小化が図られる。

【０１４２】請求項１０に係る発明では、請求項９に係
る発明に、テストモード以外の期間は非活性化レベルの
信号を出力し、テストモード時は非活性化レベルの信号
を出力する信号発生手段と、信号発生手段の出力ノード
とデコーダの出力ノードとの間に接続され、対応のメモ
リセル選択線が選択レベルになったことに応じて導通す
る第Ｎのトランジスタとがさらに設けられる。この場合
は、第１のアドレス信号用のドライバの電流供給能力が
小さくて済む。

【図面の簡単な説明】

【図１】 この発明の実施の形態１によるＤＲＡＭのレ
イアウトを示す図である。

【図２】 図１に示したリピータの構成を示す回路図で
ある。

【図３】 図１に示したＤＲＡＭの効果を説明するため
の図である。

【図４】 図１に示したＤＲＡＭの効果を説明するため
の他の図である。

【図５】 図１に示したＤＲＡＭの効果を説明するため
のさらに他の図である。

【図６】 この発明の実施の形態２によるＤＲＡＭの制
御回路の構成を示す回路図である。

【図７】 図６に示したＤＲＡＭの命令デコーダの構成
を示す回路図である。

【図８】 この発明の実施の形態３によるＤＲＡＭのＺ
ＲＡＬ信号発生回路の構成を示す回路図である。

【図９】 図８に示したゲート回路の構成を示す回路図
である。

【図１０】 図８に示したＤＲＡＭの動作を示すタイム
チャートである。

【図１１】 この発明の実施の形態４によるＤＲＡＭの
ＺＲＡＳＥ信号発生回路の構成を示す回路図である。

【図１２】 この発明の実施の形態５によるＤＲＡＭの
ＺＰＯＲ信号発生回路の構成を示す回路図である。

【図１３】 図１２に示したＺＰＯＲ信号発生回路の動
作を示すタイムチャートである。

【図１４】 この発明の実施の形態６によるＤＲＡＭの
プリデコーダの構成を示す回路図である。

【図１５】 図１４に示したＤＲＡＭのワード線駆動回
路の構成を示す回路図である。

【図１６】 従来のＤＲＡＭのレイアウトを示す図であ
る。

【図１７】 図１６に示したＤＲＡＭのセンスアンプ帯
およびメモリアレイの構成を示す回路ブロック図であ
る。

【図１８】 図１６に示したＤＲＡＭの入力バッファの
構成を示す回路図である。

【図１９】 図１８に示した制御回路の構成を示す回路
図である。

【図２０】 図１８に示した制御回路の構成を示す他の
図である。

【図２１】 図１９および図２０に示した制御回路の動
作を示すタイムチャートである。

【図２２】 図１６に示したＤＲＡＭの命令デコーダの
構成を示す回路図である。

【図２３】 図１６に示したＤＲＡＭのＺＲＡＳＥ信号
発生回路の構成を示す回路図である。

【図２４】 図１６に示したＤＲＡＭの内部制御信号発
生回路の構成を示す回路図である。

【図２５】 図２３および図２４に示した回路の動作を
示すタイムチャートである。

【図２６】 図１６に示したＤＲＡＭの信号ＢＬＥＱな
どを生成するための信号発生回路の構成を示す回路図で
ある。

【図２７】 図１６に示したＤＲＡＭの信号ＲＡなどを
生成するための信号発生回路の構成を示す回路図であ
る。

【図２８】 図１６に示したＤＲＡＭの信号ＲＡＤなど
を生成するための信号発生回路の構成を示す回路図であ
る。

【図２９】 図１６に示したＤＲＡＭのプリデコーダの
構成を示す回路図である。

【図３０】 図１６に示したＤＲＡＭの信号ＸＤを生成
するための信号発生回路の構成を示す回路図である。

【図３１】 図１６に示したＤＲＡＭのワード線駆動回
路の構成を示す回路図である。

【符号の説明】

１ リピータ、２ バッファ、５，６０，６４，６７，
９０，１３０，１４２，１４６ 信号発生回路、１０，
１５０ 命令デコーダ、１１〜１６，３０，５１，５
２，１２３，１３７，１３８，１４３，１４４，１５１
〜１５６，１６１〜１６３，１７１〜１７３，１９０〜
１９３，２２７〜２２９，２４１，２４２，２５１ Ｎ
ＡＮＤゲート、２１〜２９，５５，７２，７５，７６，
９６，１１６，１１７，１２１，１２４，１３２〜１３
５，１３９，１４０，１６８，１８０〜１８４，１９６
〜２００，２１３〜２１７，２２２〜２２６，２４３，
２４４，２６１ インバータ、３１，１３１，２２１
トランスファゲート、３２，８１〜８７，２３１〜２３
５ ＡＮＤゲート、３３，５６，７７，１６５〜１６
７，１９４，１９５，２２９ ＮＯＲゲート、３４，１
３６，２１８ ラッチ回路、３５ ゲート回路、４１〜
４３，６１，６２，７０，７３，９１〜９３，１１１，
１１２，２０１〜２０３，２５２〜２５４，２５９，２
６０，２６２ ＰチャネルＭＯＳトランジスタ、４４〜
４６，６６，７４，９４，９５，１１３，１１４，２０
３〜２０５，２５５〜２５８，２６３ ＮチャネルＭＯ
Ｓトランジスタ、５３，１４５，１６４ フリップフロ
ップ、５４，６３，６９，１５８キャパシタ、６８，１
５７ 抵抗素子、８２，８３ 反転回路、１００ 半導
体基板、１０１ 入力バッファ、１０２ 制御回路、１
０３ 列選択ゲート、１０４ センスアンプ、１０５
イコライザ、１１５ 差動増幅器、１２０ パルス発生
器、１２２，１７５〜１７９ 遅延回路、２１１，２１
２ クロックトインバータ、ＭＭ メモリマット、ＭＡ
メモリアレイ、ＳＡ センスアンプ帯、ＳＬ 信号
線、ＷＬ ワード線、ＢＬ，／ＢＬ ビット線、ＭＣ
メモリセル。

Claims (10)

【特許請求の範囲】
1. 【請求項１】 それぞれが、四角形の半導体基板の四隅
   に設けられ、少なくとも２つのメモリブロックに分割さ
   れた２つのメモリアレイと、前記半導体基板の中央部に
   設けられた制御回路とを備えた半導体記憶装置であっ
   て、 各メモリアレイの各メモリブロックに対応して設けら
   れ、行選択信号に従って、対応のメモリブロックのうち
   のいずれかの行を選択する行デコーダ、 各メモリアレイに対応して設けられて対応の少なくとも
   ２つのメモリブロックの間に配置され、列選択信号に従
   って、対応のメモリアレイのうちのいずれかの列を選択
   する列デコーダ、および各列デコーダの近傍に設けら
   れ、前記制御回路から伝達された行選択信号および列選
   択信号をそれぞれ前記行デコーダおよび前記列デコーダ
   に伝達する信号伝達手段を備える、半導体記憶装置。
2. 【請求項２】 第１〜第４の外部制御信号によって制御
   される半導体記憶装置であって、 それぞれが、前記第１〜第４の外部制御信号に対応して
   設けられ、対応の外部制御信号をラッチする第１〜第４
   のラッチ回路、 前記第１および第２のラッチ回路でラッチされた前記第
   １および第２の外部制御信号の論理積信号およびその相
   補信号を生成する第１の信号発生回路、 前記第３のラッチ回路でラッチされた前記第３の外部制
   御信号をそのまま出力するとともに、その相補信号を生
   成する第２の信号発生回路、 前記第４のラッチ回路でラッチされた前記第４の外部制
   御信号をそのまま出力するとともに、その相補信号を生
   成する第３の信号発生回路、 前記第１〜第３の信号発生回路から１つずつ予め割当て
   られた３つの信号がともに活性化レベルになったことに
   応じて内部制御信号を出力する論理積回路、および前記
   論理積回路から出力された前記内部制御信号に応答して
   所定の動作を行なう内部回路を備える、半導体記憶装
   置。
3. 【請求項３】 外部クロック信号に同期して動作し、複
   数の外部制御信号によって制御される半導体記憶装置で
   あって、 前記複数の外部制御信号の各々が予め定められた論理レ
   ベルになったことに応じて内部制御信号を出力する第１
   の命令デコーダ、 前記外部クロック信号に同期して動作し、前記複数の外
   部制御信号をラッチするラッチ回路、 前記ラッチ回路にラッチされた前記複数の外部制御信号
   の各々が予め定められた論理レベルになったことに応じ
   て内部制御信号を出力する第２の命令デコーダ、および
   前記第１および第２の命令デコーダのうちの少なくとも
   一方から前記内部制御信号が出力されたことに応じて所
   定の動作を行なう内部回路を備える、半導体記憶装置。
4. 【請求項４】 メモリセルアレイを備え、アクセス開始
   命令信号およびアクセス終了命令信号によって制御され
   る半導体記憶装置であって、 前記アクセス開始命令信号によってセットされて第１の
   信号を出力し、前記アクセス終了命令信号によってセッ
   トされて第２の信号を出力し、電源投入時にリセットさ
   れて前記第２の信号を出力するように構成されたフリッ
   プフロップ、および前記アクセス開始命令信号および前
   記第１の信号のうちの少なくとも一方が与えられたこと
   に応じて前記メモリセルアレイへのアクセスを開始し、
   前記第２の信号が与えられたことに応じて前記メモリセ
   ルアレイへのアクセスを終了するアクセス手段を備え
   る、半導体記憶装置。
5. 【請求項５】 前記フリップフロップは、 その一方入力ノードが前記アクセス開始命令信号を受
   け、その他方入力ノードが前記第１および第２の信号を
   受ける第１の論理積ゲート、およびその一方入力ノード
   が前記アクセス終了命令信号を受け、その他方入力ノー
   ドが前記第１の論理積ゲートの出力を受け、前記第１お
   よび第２の信号を出力する第２の論理積ゲートを含み、 前記第１の論理積ゲートのしきい値電圧は、前記第２の
   論理積ゲートのしきい値電圧よりも低い、請求項４に記
   載の半導体記憶装置。
6. 【請求項６】 さらに、前記第１の論理積ゲートの出力
   ノードと基準電位のラインとの間に接続されたキャパシ
   タを含む、請求項５に記載の半導体記憶装置。
7. 【請求項７】 電源投入時にリセットされる半導体記憶
   装置であって、 それぞれが電源電位のラインおよび接地電位のラインと
   第１のノードとの間に接続された抵抗素子およびキャパ
   シタを含む第１のＲＣフィルタ、 前記第１のノードと前記電源電位のラインとの間に接続
   されたダイオード手段、 前記電源電位のラインと第２のノードとの間に接続され
   た抵抗素子、 前記第２のノードと前記接地電位のラインとの間に接続
   され、前記第２のノードが予め定められた電位を超えた
   ことに応じて導通する放電手段、 それぞれが電源電位のラインおよび接地電位のラインと
   第３のノードとの間に接続された第１および第２の導電
   形式のトランジスタを含み、前記第２のノードに現れる
   信号の反転信号を前記第３のノードに出力するインバー
   タ、および前記第１および第３の電位が予め定められた
   電位よりも低いことに応じて、前記半導体記憶装置をリ
   セットするためのリセット信号を出力する論理回路を備
   える、半導体記憶装置。
8. 【請求項８】 さらに、それぞれが前記電源電位のライ
   ンおよび前記接地電位のラインと第４のノードとの間に
   接続された抵抗素子およびキャパシタを含む第２のＲＣ
   フィルタ、および前記第４のノードと前記第２のノード
   との間に接続され、そのゲートが前記電源電位を受け、
   前記電源電位が前記第４のノードの電位よりも低下した
   ことに応じて導通する第１の導電形式のトランジスタを
   備える、請求項７に記載の半導体記憶装置。
9. 【請求項９】 複数のメモリセルと各メモリセルに対し
   て設けられたメモリセル選択線とを備え、各メモリセル
   に第１〜第Ｎ（ただし、Ｎは２以上の整数である）のア
   ドレス信号が予め割当てられた半導体記憶装置であっ
   て、 各メモリセルに対応して設けられ、そのメモリセルに予
   め割当てられた第１〜第Ｎのアドレス信号が入力された
   ことに応じて、対応のメモリセルを活性化させるための
   活性化レベルの信号を出力するデコーダ、および各メモ
   リセルに対応して設けられ、対応のデコーダから前記活
   性化レベルの信号が出力されたことに応じて対応のメモ
   リセル選択線を選択レベルにし、対応のメモリセルを活
   性化させるドライバを備え、 前記デコーダは、 前記第１のアドレス信号を受ける入力ノード、 前記第１のアドレス信号を前記活性化レベルの信号とし
   て出力するための出力ノード、 それぞれが前記第２〜第Ｎのアドレス信号に対応して設
   けられて前記入力ノードと前記出力ノードとの間に直列
   接続され、対応のアドレス信号が入力されたことに応じ
   て導通する第１〜第Ｎ−１のトランジスタを含む、半導
   体記憶装置。
10. 【請求項１０】 前記半導体記憶装置は、すべてのメモ
    リセル選択線を前記選択レベルにするためのテストモー
    ドを有し、 さらに、前記テストモード以外の期間は前記メモリセル
    を非活性化させるための非活性化レベルの信号を出力
    し、前記テストモード時は前記非活性化レベルの信号の
    出力を停止する信号発生手段、および各メモリセルに対
    応して設けられ、その第１の電極が前記信号発生手段の
    出力を受け、その第２の電極が対応のデコーダの出力ノ
    ードに接続され、対応のドライバが対応のメモリセル選
    択線を非選択レベルにしたことに応じて導通する、前記
    第１〜第Ｎ−１のトランジスタよりも電流供給能力が小
    さな第Ｎのトランジスタを備える、請求項９に記載の半
    導体記憶装置。