JP2011008846A

JP2011008846A - 半導体記憶装置

Info

Publication number: JP2011008846A
Application number: JP2009149529A
Authority: JP
Inventors: Akinari Kanehara; 旭成金原; Yasuhiro Agata; 泰宏縣; Norihiko Sumiya; 範彦角谷; Akira Masuo; 昭増尾
Original assignee: Panasonic Corp
Current assignee: Panasonic Corp
Priority date: 2009-06-24
Filing date: 2009-06-24
Publication date: 2011-01-13
Anticipated expiration: 2029-06-24
Also published as: CN102105940A; WO2010150432A1; US20110063928A1; JP5244713B2; US8045389B2

Abstract

【課題】ビット幅の大きなメモリにおいて入出力回路の制御信号を高速に動作させる。
【解決手段】ダミーセルアレイ２０１をメモリセルアレイ１０１内に配置し、中間バッファ３００を入出力回路４００の間に配置することにより、ビット幅の大きなメモリにおいても面積増大効果を最小限に抑えつつ、入出力回路４００の制御信号を高速かつ高周波で動作させることを可能にする。
【選択図】図３

Description

本発明は、半導体記憶装置の高速化に関するものである。

ビット幅の大きなメモリを高速動作させる場合、センスアンプ起動信号、ビット線プリチャージ信号、カラムデコード信号等の入出力回路の制御信号を伝送する際の配線抵抗と配線容量及びゲート容量が大きくなるため、後段になるほど波形が上昇又は下降しにくくなる。そこで、高速化のためにリピータを介して制御信号を供給しているものがある（特許文献１参照）。

特開平１１−３５３８７０号公報

従来の一般的な構成のメモリの場合、ビット幅が大きくなるとセンスアンプ起動信号、ビット線プリチャージ信号、カラムデコード信号等の入出力回路の制御信号の配線抵抗と配線容量及びゲート容量が大きくなるため高速化には向かない。

また、特許文献１のようなリピータを配置する場合、リピータの領域がセンスアンプやカラムデコーダのようなメモリセルのピッチに合わせた領域とは異なる領域に配置するため、リピータ周辺にメモリセルを配置できないのでその領域は大きなデッドスペースとなってしまい、高速化のための面積増大効果が大きくなってしまう。

本発明の半導体記憶装置は、メモリセルアレイ内においてビット線方向にダミーセルを配置し、そのダミーセルの延長上と入出力回路との交差領域に中間バッファを配置する。このことにより、メモリセルの連続性を損なうことなく、かつ面積増加を最小限に抑えながら、入出力回路への制御信号を高速に動作させることができる。

本発明の半導体記憶装置によれば、入出力回路の制御信号の中間バッファを、メモリセルアレイ内に設けたダミーセル領域の延長上と入出力回路との交差領域に配置することにより、入出力回路への制御信号を高速に動作させることができる。また中間バッファに対応したメモリセルアレイ領域内にダミーセルを配置することにより、メモリセルの連続性を損なうことなく面積増加を最小限に抑えることができる。

本発明の第１の実施形態における回路図である。本発明の第１の実施形態における回路動作図である。本発明の第２の実施形態における回路図である。本発明の第２の実施形態における回路動作図である。本発明の第３の実施形態におけるレイアウト図である。本発明の第３の実施形態におけるメモリセル回路図である。本発明の第４の実施形態におけるレイアウト図である。本発明の第４の実施形態における回路図である。本発明の第４の実施形態におけるレイアウト図である。本発明の第５の実施形態におけるレイアウト図である。本発明の第５の実施形態における回路図である。本発明の第５の実施形態におけるレイアウト図である。本発明の第６の実施形態における回路図である。本発明の第７の実施形態における回路図である。本発明の第８の実施形態における回路図である。本発明の第９の実施形態における回路図である。本発明の第１０の実施形態における回路図である。本発明の第１１の実施形態における回路図である。本発明の第１２の実施形態における回路図である。本発明の第１３の実施形態における回路図である。本発明の第１４の実施形態における回路図である。本発明の第１５の実施形態における回路図である。本発明の第１６の実施形態における回路図である。本発明の第１６の実施形態における回路動作図である。

図１は、発明の実施形態における半導体記憶装置の構成図であり、メモリセルアレイ１０１、ダミーセルアレイ２０１、中間バッファ３００、入出力回路４００、制御回路５００及びロウデコーダ６００から構成されるｍ＋ｎビット幅のメモリである。中間バッファ３００はｍビット目の入出力回路４００とｍ＋１ビット目の入出力回路４００との間に配置され、メモリセルアレイ１０１内の中間バッファ３００に対応した位置にはダミーセルをビット線方向に並べたダミーセルアレイ２０１を配置している。ＳＩＧ０〜ＳＩＧｍ＋ｎ−１は入出力回路４００の制御信号を代表的に表したものであり、それぞれの入出力回路４００の位置でのノードである。例えば、センスアンプ起動信号、ビット線プリチャージ信号、カラムデコード信号等がそれに該当する。ＳＩＧｍはＳＩＧｍ−１を中間バッファ３００でバッファリングするため、ゲート段数で２段異なる。

図２は、図１の回路のＳＩＧ０〜ＳＩＧｍ＋ｎ−１の波形である。ビット幅ｍ＋ｎが大きく高速で動作する場合でも、ｍビット目の入出力回路４００とｍ＋１ビット目の入出力回路４００との間に中間バッファ３００を配置しているため、ＳＩＧ０〜ＳＩＧｍ＋ｎ−１は十分高速にＶＤＤまで上昇又はＶＳＳまで下降することができる。なお、ＳＩＧｍ〜ＳＩＧｍ＋ｎ−１にはＳＩＧ０〜ＳＩＧｍ−１に対してゲート２段分の遅延ＤＴが発生する。入出力回路４００が出力回路又は入力回路の場合も同様である。

図３は、本発明の実施形態における半導体記憶装置の構成図であり、メモリセルアレイ１０１、ダミーセルアレイ２０１、中間バッファ３００、入出力回路４００、制御回路５００及びロウデコーダ６００から構成されるｍ＋ｎビット幅のメモリである。中間バッファ３００はｍビット目の入出力回路４００とｍ＋１ビット目の入出力回路４００とに挟まれて配置し、メモリセルアレイ１０１内の中間バッファ３００に対応した位置にはダミーセルをビット線方向に並べたダミーセルアレイ２０１を配置している。ＳＩＧ０〜ＳＩＧｍ＋ｎ−１は入出力回路４００の制御信号を代表的に表したものであり、それぞれの入出力回路４００の位置でのノードである。例えば、センスアンプ起動信号、ビット線プリチャージ信号、カラムデコード信号等がそれに該当する。制御回路５００内と中間バッファ３００とにＳＩＧ０〜ＳＩＧｍ＋ｎ−１の遅延を合わせるためのバッファ回路をそれぞれ配置しているため、ＳＩＧ０からＳＩＧｍ＋ｎ−１は全て同じ遅延である。

図４は、図３の回路のＳＩＧ０〜ＳＩＧｍ＋ｎ−１の波形である。ビット幅ｍ＋ｎが大きく高速で動作する場合でも、制御回路５００内にバッファ回路を配置するとともに、ｍビット目の入出力回路４００とｍ＋１ビット目の入出力回路４００との間に中間バッファ３００を配置しているため、ｍビット目の信号ＳＩＧｍ−１もｍ＋ｎビット目の信号ＳＩＧｍ＋ｎ−１も十分高速にＶＤＤまで上昇又はＶＳＳまで下降することができる。入出力回路４００が出力回路又は入力回路の場合も同様である。

図５は、本発明の実施形態におけるＳＲＡＭの構成図であり、図１又は図３のメモリセルアレイ１０１を構成するメモリセル１００及びダミーセルアレイ２０１を構成するダミーセル２００のレイアウト形状を示している。７０１はゲート、７０２は拡散領域、７０３はコンタクトである。ダミーセル２００はメモリセル１００の基板コンタクト８００となっており、面積増大を最小限に抑えながら入出力回路４００の間に中間バッファ３００を配置することができる。なお、ＲＯＭやＤＲＡＭ等、ＳＲＡＭ以外のメモリでも同様である。

図６は、ＳＲＡＭの場合のメモリセル１００の回路図である。図６のメモリセル１００は、Ｐチャネル型のロードトランジスタＭＰ１、ＭＰ２と、Ｎチャネル型のアクセストランジスタＭＮ１、ＭＮ２と、Ｎチャネル型のドライブトランジスタＭＮ３、ＭＮ４とで構成されている。ＷＬはワード線、ＢＬ、ＮＢＬは１対のビット線である。

図７は、本発明の実施形態におけるＳＲＡＭの構成図であり、図１又は図３のメモリセルアレイ１０１を構成するメモリセル１００及びダミーセルアレイ２０１を構成するダミーセル２００のレイアウト形状を示している。ダミーセル２００のゲート、拡散、コンタクトがメモリセル１００のゲート、拡散、コンタクトの一部と同一の形状になっており、メモリセル１００の光学的な連続性を損なうことなく面積増大を最小限に抑えながら入出力回路４００の間に中間バッファ３００を配置することができる。ＲＯＭやＤＲＡＭ等、ＳＲＡＭ以外のメモリでも同様である。

図８は、図７のレイアウトに対応した回路図である。ここでは、ダミーセル２００において、ロードトランジスタＭＰ１、ＭＰ２の配設が省略され、ドライブトランジスタＭＮ３、ＭＮ４のゲートがＶＳＳに接続されている。

図９のように、ダミーセル２００を２列以上配置しても同様の効果が得られる。ＲＯＭやＤＲＡＭ等、ＳＲＡＭ以外のメモリでも同様である。

図１０は、本発明の実施形態におけるＳＲＡＭの構成図であり、図１又は図３のメモリセルアレイ１０１を構成するメモリセル１００及びダミーセルアレイ２０１を構成するダミーセル２００のレイアウト形状を示している。ダミーセル２００のゲート、拡散、コンタクトがメモリセル１００のゲート、拡散、コンタクトと同一の形状をしており、メモリセル１００の光学的な連続性を損なうことなく面積増大を最小限に抑えながら入出力回路４００の間に中間バッファ３００を配置することができる。

図１１は、図１０のレイアウトに対応した回路図である。ここでは、ダミーセル２００がメモリセル１００と同一の内部構造を持つ。

図１２のように、ダミーセル２００を２列以上配置しても同様の効果が得られる。ＲＯＭやＤＲＡＭ等、ＳＲＡＭ以外のメモリでも同様である。

図１３は、本発明の実施形態におけるＳＲＡＭの構成図であり、図１又は図３のダミーセルアレイ２０１を構成するダミーセル２００のダミービット線ＤＢＬ、ＮＤＢＬがメモリセル１００のビット線ＢＬ、ＮＢＬをプリチャージするプリチャージトランジスタＭＰ３、ＭＰ４と同一の形状であるプリチャージトランジスタＭＰ３、ＭＰ４によりプリチャージされる。ＰＣＬ、ＰＣＲはビット線プリチャージ信号であり、ＰＣＬが前述のＳＩＧ０〜ＳＩＧｍ−１に、ＰＣＲが前述のＳＩＧｍ〜ＳＩＧｍ＋ｎ−１にそれぞれ対応する。メモリセル１００のビット線ＢＬ、ＮＢＬとダミーセル２００のダミービット線ＤＢＬ、ＮＤＢＬのプリチャージトランジスタを同一にすることにより、繰り返しパターンを使用できるため、ダミーセル２００のダミービット線ＤＢＬ、ＮＤＢＬのレイアウト構造が簡単になる。ＲＯＭやＤＲＡＭ等、ＳＲＡＭ以外のメモリでも同様である。

図１４は、本発明の実施形態におけるＳＲＡＭの構成図であり、図１又は図３のダミーセルアレイ２０１を構成するダミーセル２００のダミービット線ＤＢＬ、ＮＤＢＬの電位はトランジスタＭＰ５、ＭＰ６によりＶＤＤに固定されている。これにより、トランジスタＭＰ５、ＭＰ６はメモリセル１００のビット線ＢＬ、ＮＢＬをプリチャージするプリチャージトランジスタＭＰ３、ＭＰ４よりも小さいトランジスタで構成することができ、小面積化が容易になる。ＲＯＭやＤＲＡＭ等、ＳＲＡＭ以外のメモリでも同様である。

図１５は、本発明の実施形態におけるＲＯＭの構成図であり、図１又は図３のダミーセルアレイ２０１を構成するダミーセル２００のダミービット線ＤＢＬの電位はトランジスタＭＮ５によりＶＳＳに固定されている。１０２はメモリセル１００のコンタクト抵抗、２０２はダミーセル２００のコンタクト抵抗である。これにより、ダミービット線ＤＢＬには電流が流れず、より低消費電力化できる。ＤＲＡＭ等、ＲＯＭ以外のメモリでも同様である。

図１６は、本発明の実施形態におけるＳＲＡＭの構成図であり、図１又は図３のダミーセルアレイ２０１を構成するダミーセル２００のダミービット線ＤＢＬの電位はトランジスタＭＰ５によりＶＤＤに、ダミービット線ＮＤＢＬの電位はトランジスタＭＮ５によりＶＳＳにそれぞれ固定されている。これにより、トランジスタＭＰ５、ＭＮ５はメモリセル１００のビット線ＢＬ、ＮＢＬをプリチャージするプリチャージトランジスタＭＰ３、ＭＰ４よりも小さいトランジスタで構成することができ小面積化が容易になり、かつ動作時にダミービット線ＤＢＬ、ＮＤＢＬに電流が流れないためより低消費電力化できる。

図１７は、本発明の実施形態におけるＳＲＡＭの構成図であり、図１又は図３のダミーセルアレイ２０１を構成するダミーセル２００はワード線ＷＬに接続されていない。このことによりワード線ＷＬの負荷が軽減され、より高速動作が可能となる。ＲＯＭやＤＲＡＭ等、ＳＲＡＭ以外のメモリでも同様である。

図１８は、本発明の実施形態におけるＳＲＡＭの構成図であり、図１又は図３のダミーセルアレイ２０１のを構成するダミーセル２００は２列配置されており、ダミーセル２００の２つのアクセストランジスタＭＮ１、ＭＮ２のうち一方がワード線ＷＬに接続されていない。このことにより、ワード線ＷＬの負荷が軽減され、より高速動作が可能となる。ＳＲＡＭ以外のメモリでも同様である。

図１９は、本発明の実施形態におけるＳＲＡＭの構成図であり、図１又は図３のダミーセルアレイ２０１を構成するダミーセル２００のダミービット線ＤＢＬ、ＮＤＢＬがトランジスタＭＮ６、ＭＮ７を介して外部端子ＴＢＬ、ＮＴＢＬに接続されており、ＴＥＳＴ端子をＨｉｇｈにすることで外部から直接プロセス管理又は解析用としてメモリセル１００に近い位置でのセル電流を測定することが可能となる。ＲＯＭやＤＲＡＭ等、ＳＲＡＭ以外のメモリでも同様である。

図２０は、本発明の実施形態におけるＳＲＡＭの構成図であり、図１又は図３のダミーセルアレイ２０１を構成するダミーセル２００のアクセストランジスタＭＮ１、ＭＮ２のゲート及びドレインがダミービット線ＴＢＬ、ＮＴＢＬに接続し、ソースがＶＳＳに接続されており、ダミービット線ＴＢＬ、ＮＴＢＬはＳＲＡＭ外部に接続されている。この構成により、外部端子ＴＢＬ、ＮＴＢＬをＨｉｇｈにすることでプロセス管理又は解析用としてメモリセル１００に近い位置でのメモリセル１００のアクセストランジスタＭＮ１、ＭＮ２の電流及び閾値電圧を測定することが可能となる。ＲＯＭやＤＲＡＭ等、ＳＲＡＭ以外のメモリでも同様である。

図２１は、本発明の実施形態におけるＳＲＡＭの構成図であり、図１又は図３のダミーセルアレイ２０１を構成するダミーセル２００のダミービット線ＤＢＬがＭＰ８、ＭＮ８、ＭＰ９、ＭＮ９を介して左右のビット線ＢＬに接続され、ＮＤＢＬがＭＰ１０、ＭＮ１０、ＭＰ１１、ＭＮ１１を介して左右のビット線ＮＢＬに接続されている。この構成により、ダミーメモリセル２００を冗長救済用セルとして使用することができ、新たに冗長救済セルを配置する必要がなく小面積化できる。ＲＯＭやＤＲＡＭ等、ＳＲＡＭ以外のメモリでも同様である。

図２２は、本発明の実施形態におけるＳＲＡＭの構成図であり、図１又は図３のダミーセルアレイ２０１を構成するダミーセル２００は２列配置されておりそれぞれのダミービット線ＤＢＬはＭＰ１２、ＭＮ１２、ＭＰ１４、ＭＮ１４を介してそれぞれ左右のビット線ＢＬに接続され、ＮＤＢＬはＭＰ１３、ＭＮ１３、ＭＰ１５、ＭＮ１５を介してそれぞれ左右のビット線ＮＢＬに接続されている。この構成により、ダミーメモリセル２００を冗長救済用セルとして使用することができ、新たに冗長救済セルを配置する必要がなく小面積化できる。ＲＯＭやＤＲＡＭ等、ＳＲＡＭ以外のメモリでも同様である。

図２３は、発明の実施形態におけるＳＲＡＭの構成図である。図１又は図３のダミーセルアレイ２０１を構成する一部のダミーセル２００のアクセストランジスタＭＮ１のソースがＶＳＳに接続されている。９０１、９０３及び９０４はインバータ回路、９０２はＮＡＮＤ回路である。メモリセル１００のビット線ＢＬ、ＮＢＬはトランジスタＭＰ２１、ＭＰ２２を介してセンスアンプ９００に接続されている。ＲＥＬ、ＲＥＲは読み出し活性化信号である。そして、ダミービット線ＤＢＬの反転データとセンスアンプ起動信号ＳＡＥとの論理積ＳＡＥＬ、ＳＡＥＲを、メモリセル１００のデータを増幅するセンスアンプ９００に接続している。なお、各センスアンプ９００は２個のＰチャネル型トランジスタＭＰ１６、ＭＰ１７と、３個のＮチャネル型トランジスタＭＮ１６、ＭＮ１７、ＭＮ１８とで構成されている。

図２４は、図２３の回路の波形図を示す。ワード線ＷＬが活性化する前にビット線プリチャージ信号ＰＣＬ、ＰＣＲをＶＤＤに引き上げプリチャージを解除する。また読み出し活性化信号ＲＥＬ、ＲＥＲをＶＳＳに引き下げ、かつセンスアンプ起動信号ＳＡＥをＶＤＤに引き上げておく。ワード線ＷＬが活性化された後、ダミービット線ＤＢＬの電位はビット線ＢＬ、ＮＢＬよりも速くＶＳＳまで下降する。次にＳＡＥＬ、ＳＡＥＲが活性化されセンスアンプ９００が起動する。このとき、メモリセル１００と同等のばらつきを保有したダミーセル２００を任意の数だけダミービット線ＤＢＬに接続することで、適切なタイミングでセンスアンプ９００を起動することができる。ＲＯＭやＤＲＡＭ等、ＳＲＡＭ以外のメモリでも同様である。

本発明に係る半導体記憶装置は、メモリセルアレイ内にダミーセルを配置し、かつ入出力回路の制御信号をバッファリングする中間バッファを入出力回路の間に配置することによりメモリセルの形状的な連続性を保ちつつ、面積増大効果を抑制しながら入出力回路の制御信号を高速に動作させることができるので有用である。

１００メモリセル
１０１メモリセルアレイ
１０２、２０２コンタクト抵抗
２００ダミーセル
２０１ダミーセルアレイ
３００中間バッファ
４００入出力回路
５００制御回路
６００ロウデコーダ
７０１ゲート
７０２拡散領域
７０３コンタクト
８００基板コンタクト
９００センスアンプ

Claims

データを記憶するメモリセルがアレイ状に配置されたメモリセルアレイと、
前記メモリセルからのデータを出力する機能、又は前記メモリセルにデータを入力する機能の少なくともいずれか１つの機能を有する第１の回路と、
前記メモリセルからのデータを出力する機能、又は前記メモリセルにデータを入力する機能の少なくともいずれか１つの機能を有する第２の回路とを備え、
前記メモリセルアレイ内には前記データを記憶するメモリセル以外のダミーセルが前記メモリセルのビット線方向と平行に少なくとも１列配置され、
前記第１の回路と前記第２の回路との間であって、前記ダミーセルをビット線方向に延伸した領域に、前記第１の回路又は前記第２の回路への制御信号をバッファリングするバッファ回路が配置されたことを特徴とする半導体記憶装置。
請求項１記載の半導体記憶装置において、
前記ダミーセルが前記メモリセルアレイの基板コンタクトを有することを特徴とする半導体記憶装置。
請求項１記載の半導体記憶装置において、
前記ダミーセルが前記メモリセルの少なくとも一部と同じ形状を有することを特徴とする半導体記憶装置。
請求項１又は３に記載の半導体記憶装置において、
前記ダミーセル内のゲート及び拡散層が前記メモリセルと同一の形状を有することを特徴とする半導体記憶装置。
請求項１、３、４のうちいずれか１項に記載の半導体記憶装置において、
前記ダミーセルは第１のビット線を備え、前記第１のビット線は前記メモリセルが有するビット線をプリチャージするプリチャージトランジスタと同一の構造を有するプリチャージトランジスタに接続することを特徴とする半導体記憶装置。
請求項１、３、４のうちいずれか１項に記載の半導体記憶装置において、
前記ダミーセルは第１のビット線を備え、前記第１のビット線を所定の電位に設定することを特徴とする半導体記憶装置。
請求項１、３、４のうちいずれか１項に記載の半導体記憶装置において、
前記ダミーセルは第１のビット線と第２のビット線とを備え、前記第１のビット線を第１の電位に、前記第２のビット線を第２の電位にそれぞれ設定することを特徴とする半導体記憶装置。
請求項１、３、４、５、６、７のうちいずれか１項に記載の半導体記憶装置において、
前記ダミーセルが１つ以上のビット線を有し、前記１つ以上のビット線と接続される１つ以上のトランジスタのうち、前記１つ以上のビット線と接続された前記トランジスタが前記メモリセルを活性化するワード線と接続されていないことを特徴とする半導体記憶装置。
請求項１、３、４、５、６、７、８のうちいずれか１項に記載の半導体記憶装置において、
前記ダミーセルは第１のビット線を備え、前記第１のビット線は前記メモリセルのビット線とは異なる経路を介して外部と接続することを特徴とする半導体記憶装置。
請求項１、３、４、５のうちいずれか１項に記載の半導体記憶装置において、
前記ダミーセルが前記メモリセルの冗長救済セルであることを特徴とする半導体記憶装置。
請求項１、３、４、５、８のうちいずれか１項に記載の半導体記憶装置において、
前記ダミーセルから読み出したデータにより前記メモリセルからのデータを出力するための増幅回路を起動することを特徴とする半導体記憶装置。