JP2014075507A - 半導体装置 - Google Patents

Abstract

【課題】細分化が困難な領域に効率よく遅延回路を形成する。
【解決手段】実施の形態に係る半導体装置は、ゲート電極Ｇ１を共通とするＭＰ１、ＭＮ１を有する第１インバータと、ゲート電極Ｇ２を共通とするＭＰ２、ＭＮ２を有する、第１インバータと直列接続される第２インバータと、ゲート電極Ｇ３を共通とするＭＰ３、ＭＮ３を有する、第２インバータと直列接続される第３インバータとを有し、ゲート電極Ｇ１〜Ｇ３は、夫々Ｘ方向に沿って延在し、Ｘ方向に略直交するＹ方向に沿って並ぶように配置され、ＭＰ１〜ＭＰ３及びＭＮ１〜ＭＮ３のゲート長方向はＹ方向であり、ＭＰ１とＭＰ３が第１列に配置され、ＭＰ２が第２列に配置され、ＭＮ１とＭＮ３が第３列に配置され、ＭＮ２が第４列に配置される。
【選択図】図５

Description

本発明は半導体装置に関し、例えば遅延回路を含む半導体装置に関する。

特許文献１には、ホールドタイムを満たすために、ホールド違反の生じるパスにインバータ列による遅延回路を挿入する技術が記載されている。この遅延回路は、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタからなる二つのＣＭＯＳインバータが直列に接続された構成を有している。各ＣＭＯＳインバータのゲート電極は、所定のゲート長、所定のゲート幅を有し、所定の間隔で配置されている。

特許文献２には、複数のインバータが直列に接続された遅延回路が記載されている。各ＣＭＯＳインバータにおいて、電源間に直列に接続されるＰＭＯＳトランジスタ、ＮＭＯＳトランジスタの個数は異なっている。各ＭＯＳトランジスタのゲート長方向は、各ＣＭＯＳインバータのゲート電極が並ぶ方向と直交する方向である。

特開２００９−１７０８４２号公報 特開平５−５５８８１号公報

記憶容量の異なる複数のメモリマクロを有するコンパイルドメモリにおいて、記憶容量が異なりワード線の長さが長くなった場合、書き込みマージンの不足が懸念されている。そこで、書き込み時のワードパルス幅を拡張するために、インバータ列による遅延回路を挿入することが考えられる。

遅延回路のインバータ列を構成するＭＯＳトランジスタのゲート幅は大きいと電力が増大し、小さいと特性ばらつきが大きくなることが知られている。このため、ＭＯＳトランジスタのゲート幅をばらつきが問題とならない程度に小さくするのが良い。このため、多段のインバータ列を形成するためには、細かいＰＭＯＳ領域とＮＭＯＳ領域を形成し、それぞれの領域にＭＯＳトランジスタを一つずつ配置する必要がある。

コンパイルドメモリでは、ビット線、ワード線の長さが長くなった場合に対応するため、駆動能力の高いバッファが必要となる。このため、バッファが形成される領域は比較的大きなＭＯＳ領域となり、細分化は困難である。このバッファが形成される領域に遅延回路を形成する場合、無効な領域が生じてしまうという問題がある。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、半導体装置は、隣接する第１、第２ゲート電極に異なるＣＭＯＳインバータを配置し、第１ＣＭＯＳインバータを構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタとずらして第２ＣＭＯＳインバータを構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタをそれぞれ配置する。

上記一実施の形態によれば、無効な領域を削減し、効率よく多段インバータによる遅延回路を形成することができる。

実施の形態１に係る半導体装置の構成を示す図である。 実施の形態１に係る半導体装置のタイミング生成回路の回路図である。 図２のタイミング生成回路における各信号の波形図である。 図２のタイミング生成回路に用いられる遅延回路の回路図である。 図４の遅延回路のレイアウトの第１例を示す図である。 図４の遅延回路のレイアウトの第２例を示す図である。 図４の遅延回路のレイアウトの第３例を示す図である。 図５の遅延回路を用いた半導体装置のレイアウトを示す図である。 図８の半導体装置の回路図である。 実施の形態２に係る遅延回路の回路図である。 図１０の遅延回路のレイアウトを示す図である。

実施の形態は、インバータ列による遅延回路を含む半導体装置に関し、例えば、コンパイルドメモリにおけるタイミング生成回路に好適に用いられる。一実施の形態によれば、半導体装置は、隣接する第１、第２ゲート電極に異なるＣＭＯＳインバータを配置し、第１ＣＭＯＳインバータを構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタとずらして第２ＣＭＯＳインバータを構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタをそれぞれ配置する。

このように、所定の幅及び長さで、所定の間隔で配置されたゲート電極を有効に活用し、インバータを形成するＭＯＳトランジスタを効率よくレイアウトすることにより、面積当たりのインバータの段数を増やすことができる。以下、実施の形態の具体的な例について図面を参照して説明する。以下の図面において、同一の構成要素には同一の符号を付し、重複した説明は適宜省略する。

実施の形態１．
実施の形態１に係る半導体装置について図１を参照して説明する。ここでは、実施の形態１に係る半導体装置の一例としてＤＰＳＲＡＭ（Dual Port Static Random Access Memory）について説明する。図１は、ＤＰＳＲＡＭ１００の構成を示す図である。図１に示すように、ＤＰＳＲＡＭ１００はメモリセルアレイ１０１と、一方のアクセスポート（Ａ Ｐｏｒｔ）を構成する第１周辺回路として第１コントロール回路１０２Ａ及び第１入出力回路１０３Ａと、他方のアクセスポート（Ｂ Ｐｏｒｔ）を構成する第２周辺回路として第２コントロール回路１０２Ｂ及び第２入出力回路１０３Ｂと、ワードドライバ１０４とを有する。

メモリセルアレイ１０１には、複数のデュアルポートメモリセル１０５がマトリクス配置される。これらのメモリセル１０５は、ワードドライバ１０４によって選択的に駆動される。ワードドライバ１０４には、第１ワード線１０６Ａ、１０６Ｂの本数に対応した複数のワードドライバ回路１０４ａが設けられている。一つのメモリセル１０５は、第１ワード線１０６Ａを介してワードドライバ１０４内の一つのワードドライバ回路に接続されるとともに、第２ワード線１０６Ｂを介してワードドライバ１０４内の他のワードドライバ回路に接続される。

各メモリセル１０５は、反転ビット線と非反転ビット線からなる第１相補ビット線対１０７Ａにより第１入出力回路１０３Ａに接続され、反転ビット線と非反転ビット線からなる第２相補ビット線対１０７Ｂにより第２入出力回路１０３Ｂに接続される。メモリセルアレイ１０１は、記憶容量の異なる複数のメモリマクロを有するコンパイルドメモリである。記憶容量に応じて、ビット線の数およびワード線の数が変更される。

第１コントロール回路１０２Ａは、第１アクセスポート（Ａ Ｐｏｒｔ）へのアクセスを要求するために外部から入力されるアドレス信号をデコードする図示しないアドレスデコーダを備える。第１コントロール回路１０２Ａは、外部から入力されるリードライト信号、アクセスイネーブル信号及び外部クロック信号ＣＬＫなどに基づいて内部動作を制御する。

アドレス信号に含まれるロウアドレス信号のデコード信号はワードドライバ１０４に与えられる。ワードドライバ１０４はそのデコード信号に従って第１ワード線１０６Ａの内の一つを選択する。アドレス信号に含まれるカラムアドレス信号のデコード信号は第１入出力回路１０３Ａに与えられる。第１入出力回路１０３Ａは第１相補ビット線対１０７Ａの内からデータ入出力ビット数に応じた数のビット線を選択して夫々コモンデータ線に導通させる図示しないカラムスイッチ回路を有する。カラムスイッチ回路はカラムアドレス信号のデコード信号に従ってコモンデータ線に導通させるビット線を選択する。

第１入出力回路１０３Ａは、読み出しデータを増幅するセンスアンプ（不図示）、書き込みデータに従って相補ビット線対１０７Ａを相補レベルに駆動する書き込みアンプ（不図示）を有している。また、第１入出力回路１０３Ａは、書き込みアンプの入力端子に接続されるデータ入力バッファ、センスアンプの出力端子に接続される外部出力バッファを備える。

なお、第１入出力回路１０３Ａは読み出し開始前に相補ビット線対１０７Ａを望ましいレベルにプリチャージする図示しないプリチャージ回路を有していてもよい。第２コントロール回路１０２Ｂ、第２入出力回路１０３Ｂは、第１コントロール回路１０２Ａ、第１入出力回路とそれぞれほぼ同じ構成を有しているため、説明を省略する。

上記のようなＤＰＳＲＡＭ１００において、記憶容量が異なり、ビット線の数が増加し、ワード線の長さが長くなった場合、書き込みマージンの不足が懸念される。実施の形態では、書き込み時のワードパルス幅を拡張するために、タイミング生成回路が設けられている。

タイミング生成回路１０８は、メモリセルアレイ１０１とワードドライバ１０４との間に設けられている。第１コントロール回路１０２Ａには、タイミング生成回路１０９Ａ、タイミング生成回路１１０Ａが設けられている。第２コントロール回路１０２Ｂには、タイミング生成回路１０９Ｂ、タイミング生成回路１１０Ｂが設けられている。タイミング生成回路１０８、１０９Ａ、１０９Ｂ、１１０Ａ、１１０Ｂをまとめてタイミング生成回路１０とする。

図２は、本実施の形態に係る半導体装置のタイミング生成回路１０の構成を示す回路図である。タイミング生成回路１０は、ＲＳ−ＦＦ（Ｓｅｔ Ｒｅｓｅｔ Ｆｌｉｐ Ｆｌｏｐ）回路１、バッファ２、可変遅延回路３、固定遅延回路４、ＮＡＮＤ回路５、ＯＲ回路６等を含む。タイミング生成回路１０８には、第１アクセスポート（Ａ Ｐｏｒｔ）用、第２アクセスポート（Ｂ Ｐｏｒｔ）用の２つの可変遅延回路３が設けられている。可変遅延回路３は、ビット線の長さに応じて異なる数の複数の容量を有している。タイミング生成回路１０９Ａ、１０９ＢにはそれぞれＲＳ−ＦＦ１、バッファ２が設けられている。バッファ２は、可変遅延回路２の容量を充放電する。タイミング生成回路１１０Ａ、１１０Ｂには、それぞれインバータ列による遅延回路である固定遅延回路４、ＮＡＮＤ回路５、ＯＲ回路６が設けられている。

図３に図２のタイミング生成回路における各信号の波形図を示す。起動信号ＡはＲＳ−ＦＦ１のＳＥＴ端子に入力されている。起動信号Ａの立ち下がりを受けてＲＳ−ＦＦ１の出力信号Ｂが立ち上がる。信号Ｂは可変遅延回路３に入力される。可変遅延回路３は信号Ｂを遅延させて信号Ｃを出力する。可変遅延回路３はシリアルに接続された２つのインバータを有する。信号Ｂはその入力側のインバータに入力され、信号Ｃは出力側のインバータから出力される。信号Ｂの伝搬経路には複数の容量が接続される。信号Ｃの伝搬経路にも複数の容量が接続される。この容量の数は、ビット線が長くなるほど多くする。よって信号Ｂの遅延量は、ビット線方向に配列するメモリセルの個数が増加するほど大きくなる。

可変遅延回路３から出力された信号ＣはＲＳ−ＦＦ１のＲＥＳＥＴ端子に入力されており、信号Ｃの立ち下がりを受けて信号Ｂが立ち下がる。すなわち信号Ｂのパルス幅Ｇは、ビット線の長さに応じて可変遅延回路３の容量の数を変えることにより変化する。信号ＢはＯＲ回路６の一方の入力端子に入力される。また、信号Ｃは、ＮＡＮＤ回路５の一方の端子に入力されるとともに、固定遅延回路４に入力される。

固定遅延回路４は、偶数段の遅延素子であるインバータを有している。固定遅延回路４を経由した信号Ｄは、図３に示す波形となる。図３に示すように、信号Ｄは、信号Ｃの立ち下がりから固定遅延回路４において設定された所定の遅延時間Ｈが経過したのちに立ち下がる。信号Ｄのパルス幅は、信号Ｃのパルス幅と等しい。信号Ｄは、ＮＡＮＤ回路４の他方の端子に入力される。

ＮＡＮＤ回路５は、両方の入力がＨｉの場合のみＬｏｗを出力し、一方又は両方の入力がＬｏｗの場合Ｈｉを出力する。従って、ＮＡＮＤ回路５から出力される信号Ｅのパルス幅は、信号Ｃの立ち下りから信号Ｄの立ち上がりまでとなる。すなわち、信号Ｅは、信号Ｃのパルス幅が遅延時間Ｈだけ延長された信号となる。信号ＥはＯＲ回路６の他方の入力端子に入力される。

ＯＲ回路６は一方又は両方の入力がＨｉの場合、Ｈｉを出力する。従って、ＯＲ回路６から出力される信号Ｆのパルス幅は、信号Ｂの立ち上がりから信号Ｅの立ち下がりまでとなる。すなわち、信号Ｆは信号Ｂのパルス幅が延長された信号となる。この信号Ｆが、ロウアドレス信号として上述したワードドライバ１０４に入力される。

コンパイルドメモリでは、ビット線、ワード線の長さが長くなった場合に対応するため、駆動能力の高いバッファが設けられている。このため、バッファが形成される領域は比較的大きなＰＭＯＳ領域、ＮＭＯＳ領域である。実施の形態では、このバッファが形成される領域に遅延回路を形成するものとする。

図４に、図２のタイミング生成回路に用いられる遅延回路の回路図を示す。なお、図４では、説明のために、５段のＣＭＯＳインバータＩＮＶ１〜ＩＮＶ５が直列接続された例について示しているが、これに限定されるものではない。各ＣＭＯＳインバータは、それぞれＰＭＯＳトランジスタ、ＮＭＯＳトランジスタを有している。以下、各ＰＭＯＳトランジスタをＭＰ１〜ＭＰ５、ＮＭＯＳトランジスタをＭＮ１〜ＭＮ５とする。

ＣＭＯＳインバータＩＮＶ１では、電源ＶＤＤと電源ＶＳＳとの間にＭＰ１とＭＮ１とが直列に接続されている。すなわち、ＭＰ１のソースが電源ＶＤＤに接続され、ドレインがＭＮ１のドレインに接続される。ＭＮ１のソースは電源ＶＳＳに接続されている。ＭＰ１とＭＮ１のゲートは共通に接続される。ＭＰ１とＭＮ１のドレインの接続点は、後段のＭＰ２とＭＮ２のゲートに接続される。以下のＣＭＯＳインバータにおいても、同様にＰＭＯＳトランジスタとＮＭＯＳトランジスタとが接続され、順次後段のＣＭＯＳインバータに接続されているため、説明は省略する。

図５に、図４の固定遅延回路３のレイアウトの第１例を示す。図５に示すように、固定遅延回路３は、バッファが形成されるＰＭＯＳ領域、ＮＭＯＳ領域に形成される。これらの領域はＣＭＯＳインバータＩＮＶを構成する１つのＰＭＯＳトランジスタ又はＮＭＯＳトランジスタが形成される領域よりも大きい。ＰＭＯＳ領域にはＮウェルＮＷが形成されており、ＮＭＯＳ領域にはＰウェルＰＷが形成されている。なお、図５においては、ＮウェルＮＷのみを破線で示している。ＰＭＯＳ領域には、ＭＰ１〜ＭＰ５が形成されている。ＮＭＯＳ領域には、ＭＮ１〜ＭＮ５が形成されている。

ＮウェルＮＷには、それぞれＭＰ１〜ＭＰ５を構成する複数のＰ型拡散層ＰＤが形成されている。ＭＰ１〜ＭＰ５は同一の構成を有しているため、ここではＭＰ１の構成について代表して説明する。Ｐ型拡散層ＰＤ上には、図示しないゲート絶縁膜を介してゲート電極Ｇ１が設けられている。ＭＰ１のドレインがダミーゲート電極ＤＧ側に配置されており、ソースがゲート電極Ｇ２側に配置されている。Ｐ型拡散層ＰＤのドレイン、ソース上には、それぞれコンタクトＣＴを介して接続される金属配線層Ｗ１、Ｗ２が設けられている。

ＰウェルＰＷには、それぞれＭＮ１〜ＭＮ５を構成する複数のＮ型拡散層ＮＤが形成されている。ＭＮ１〜ＭＮ５は同一の構成を有しているため、ここではＭＮ１の構成について代表して説明する。Ｎ型拡散層ＮＤ上には、図示しないゲート絶縁膜を介して上述したゲート電極Ｇ１が設けられている。すなわち、ＭＰ１とＭＮ２とはゲート電極Ｇ１を共通としている。ＭＮ１のドレインがダミーゲート電極ＤＧ側に配置されており、ソースがゲート電極Ｇ２側に配置されている。

半導体基板において、ＮウェルＮＷのＰ型拡散層ＰＤ間の領域、ＰウェルＰＷのＮ型拡散層ＮＤ間の領域には、ＳＴＩ（Shallow Trench Isolation）方式の素子分離膜ＳＴＩが形成されている。素子分離膜ＳＴＩにより各拡散層間が分離される。なお、以下の例においても、同様の構成が採用される。

Ｎ型拡散層ＮＤのドレイン、ソース上には、それぞれコンタクトＣＴを介して接続される金属配線層Ｗ１、Ｗ３が設けられている。ゲート電極Ｇ１には、上述した信号Ａを入力するための金属配線層Ｗ４が接続されている。金属配線層Ｗ４は、ＮＭＯＳ領域において、ＭＮ１の近傍に形成されている。従って、第１例では、信号Ａが入力される金属配線層Ｗ４と、後段に信号を伝える金属配線層Ｗ１とが近接して配置されている。ＭＰ１とＭＮ１とが、ＣＭＯＳインバータＩＮＶ１を構成する。

各ゲート電極Ｇ１〜Ｇ５は、所定の長さ、所定の幅を有しており、所定の間隔で並ぶように配置されている。各ゲート電極Ｇ１〜Ｇ５の延在する方向をＸ方向（第１方向）とし、各ゲート電極Ｇ１〜Ｇ５が並ぶ方向をＹ方向（第２方向）とする。Ｙ方向は、Ｘ方向に対して略直行している。ゲート電極Ｇ１の上側及びゲート電極Ｇ５の下側には、ゲート電極Ｇ１〜Ｇ５と同一の長さ、同一の幅を有するダミーゲート電極ＤＧが設けられている。

ＭＰ１のドレインとＭＮ１のドレインとは、Ｔ字型の金属配線層Ｗ１により接続されている。金属配線層Ｗ１は、ゲート電極Ｇ１に隣接して配置されるゲート電極Ｇ２にコンタクトＣＴを介して接続されている。ＭＰ１のソースには、電源ＶＤＤを供給する金属配線層Ｗ２が接続されている。金属配線層Ｗ２は、後段のＣＭＯＳインバータＩＮＶ２を構成するＭＰ２のソースと接続されている。

ＭＮ１のソースには、電源ＶＳＳを供給する金属配線層Ｗ３が接続されている。金属配線層Ｗ３は、後段のＣＭＯＳインバータＩＮＶ２を構成するＭＮ２のソースと接続されている。すなわち、実施の形態１では、ＭＰ１とＭＰ２とで電源ＶＤＤに接続される配線が共通となっており、ＭＮ１とＭＮ２とで電源ＶＳＳに接続される配線が共通となっている。なお、各Ｐ型拡散層ＰＤ、Ｎ型拡散層ＮＤ、ゲート電極Ｇに接続される金属配線層は、同一層に形成されている。

ＣＭＯＳインバータＩＮＶ１の後段には、ゲート電極Ｇ１に隣接するゲート電極Ｇ２を共通とするＭＰ２、ＭＮ２を有するＣＭＯＳインバータＩＮＶ２が設けられる。ＣＭＯＳインバータＩＮＶ２の後段には、ゲート電極Ｇ２に隣接するゲート電極Ｇ３を共通とするＭＰ３、ＭＮ３を有するＣＭＯＳインバータＩＮＶ３が設けられる。以下、同様に、ＭＰ４、ＭＮ４を有するＣＭＯＳインバータＩＮＶ４、ＭＰ５、ＭＮ５を有するＣＭＯＳインバータＩＮＶ５が直列に接続される。ＭＰ１〜ＭＰ５、ＭＮ１〜ＭＮ５のゲート長方向は、ゲート電極Ｇ１〜Ｇ５が並ぶＹ方向である。

図５に示すように、ＰＭＯＳ領域においてＹ方向に延びる列を第１列とし、第１列よりもＮＭＯＳ領域から遠い側において、Ｙ方向に延びる列を第２列とする。また、ＮＭＯＳ領域においてＹ方向に延びる列を第３列とし、第３列よりもＰＭＯＳ領域から遠い側において、Ｙ方向に延びる列を第４列とする。

図５に示す第１例では、ＭＰ１〜ＭＰ３のうち、ＭＰ１とＭＰ３の２つが第１列に配置され、ＭＰ２が第２列に配置される。また、ＭＰ４は第１列に配置され、ＭＰ５は第２列に配置される。ＭＮ１〜ＭＮ３のうち、ＭＮ１とＭＮ３の２つが第３列に配置され、ＭＮ２が第４列に配置される。また、ＭＮ４は第３列に配置され、ＭＮ５は第４列に配置される。

すなわち、ＭＰ１〜ＭＰ５は、第１列と第２列とに交互に配置され、ＭＮ１〜ＭＮ５は、第３列と第４列とに交互に配置される。ＭＰ１とＭＮ１、ＭＰ２とＭＮ２、ＭＰ３とＭＮ３、ＭＰ４とＭＮ４、ＭＰ５とＭＮ５は、それぞれＮウェルＮＷとＰウェルＰＷとの境界線に対して略対照に配置されている。

つまり、隣接するゲート電極Ｇ１、Ｇ２には異なるＣＭＯＳインバータＩＮＶ１、ＩＮＶ２が配置されている。ＣＭＯＳインバータＩＮＶ１を構成するＭＰ１とＭＮ１の外側に、ＣＭＯＳインバータＩＮＶ２を構成するＭＰ２、ＭＮ２が配置されている。また、隣接するゲート電極Ｇ２、Ｇ３には異なるＣＭＯＳインバータＩＮＶ２、ＩＮＶ３が配置されている。ＣＭＯＳインバータＩＮＶ２を構成するＭＰ２とＭＮ２の内側に、ＣＭＯＳインバータＩＮＶ３を構成するＭＰ３、ＭＮ３が配置されている。また、ゲート電極Ｇ２の一部はＭＰ１とＭＰ３との間に配置され、他の一部はＭＮ１とＭＮ３との間に配置される。

このように、多段接続されるＣＭＯＳインバータＩＮＶを構成するＭＯＳトランジスタをずらして形成することにより、無効な領域を削減し、効率よく遅延回路を形成することができる。これにより、同一の面積で、段数の多い遅延回路を形成することが可能となる。また、特許文献１では、一定の間隔で形成されるゲート電極が２本おきにダミーゲート電極となり、有効活用されていなかった。しかしながら、実施の形態１によれば、隣接するゲート電極にそれぞれＭＯＳトランジスタを配置することができ、ダミーゲート電極の数を少なくすることができる。

図６に、図４の固定遅延回路３のレイアウトの第２例を示す。第２例においては、ＭＰ１〜ＭＰ５、ＭＮ１〜ＭＮ５は、第１例と同様に配置されている。また、ゲート電極Ｇ１〜Ｇ５、ダミーゲート電極ＤＧについても、第１例と同様に配置されている。第２例において、第１例と異なる点は、金属配線層の配置である。

Ｐ型拡散層ＰＤのドレイン、ソース上には、それぞれコンタクトＣＴを介して接続される金属配線層Ｗ１、Ｗ２が設けられている。Ｎ型拡散層ＮＤのドレイン、ソース上には、それぞれコンタクトＣＴを介して接続される金属配線層Ｗ１、Ｗ３が設けられている。ゲート電極Ｇ１には、上述した信号Ａを入力するための金属配線層Ｗ４が接続されている。金属配線層Ｗ４は、ＮＭＯＳ領域において、ＭＮ１の近傍に形成されている。

図６に示すように、第２例では、ＭＰ１、ＭＮ１のドレインがゲート電極Ｇ２側に配置されており、ソースがダミーゲート電極ＤＧ側に配置されている。従って、第２例では、信号Ａが入力される金属配線層Ｗ４と、ＭＮ１のソースに接続される金属配線層Ｗ３とが近接して配置され、後段に信号を伝える金属配線層Ｗ１とは近接して配置されない。このように、入力と出力の金属配線が隣接しないように配置することにより、入出力間の容量結合を小さくすることが可能となる。

図７に、図４の固定遅延回路３のレイアウトの第３例を示す。第３例においては、ＭＰ１〜ＭＰ５、ＭＮ１〜ＭＮ５が、第１例と異なる。第３例では、ＭＰ１〜ＭＰ３のうち、ＭＰ１とＭＰ２の２つが第１列に配置され、ＭＰ３が第２列に配置される。ＭＮ１〜ＭＮ３のうち、ＭＮ１とＭＮ２の２つが第３列に配置され、ＭＮ３が第４列に配置される。

ＭＰ４、ＭＰ５は第１列に配置される。また、ＭＮ４、ＭＮ５は第３列に配置される。すなわち、ＭＰ３とＭＮ３のみが外側に配置され、残りのＭＰ１、ＭＰ２、ＭＰ４、ＭＰ５、ＭＮ１、ＭＮ２、ＭＮ４、ＭＮ５は、内側に配置される。なお、ＭＰ１とＭＮ１、ＭＰ２とＭＮ２、ＭＰ３とＭＮ３、ＭＰ４とＭＮ４、ＭＰ５とＭＮ５は、それぞれＮウェルＮＷとＰウェルＰＷとの境界線に対して略対照に配置されている。

第３例では、ＭＰ１とＭＰ２の電源ＶＤＤが供給されるＰ型拡散層ＰＤは兼用されており、ＭＮ１とＭＮ２の電源ＶＳＳが供給されるＮ型拡散層ＮＤは兼用されている。また、ＭＰ４とＭＰ５の電源ＶＤＤが供給されるＰ型拡散層ＰＤは兼用されており、ＭＮ４とＭＮ５の電源ＶＳＳが供給されるＮ型拡散層ＮＤは兼用されている。

このように、第３例においても、多段接続されるＣＭＯＳインバータＩＮＶを構成するＭＯＳトランジスタをずらして形成することにより、無効な領域を削減し、同一の面積で、段数の多い遅延回路を形成することが可能となる。

ここで、図８、９を参照して、図５の遅延回路の構成を採用した半導体装置について説明する。図８は、図５の遅延回路を用いた半導体装置のレイアウトを示す図である。図９は、図８の半導体装置の回路図である。

図８において、破線の点線で示す部分にＮウェルＮＷが形成されており、その他の部分にＰウェルＰＷが形成されている。図８における一点鎖線で囲まれた回路Ｃ１〜Ｃ５が、図９に示す回路Ｃ１〜Ｃ５に対応する。図８に示す半導体装置の例において、ＶＤＤは電源電位、ＶＳＳは接地電位とする。図９に示す入力端子ａから信号が入力され、ｂから信号が出力されるものとする。

図８に示す例では、回路Ｃ１に図５に示す遅延回路の構成が採用されている。図９に示すように、本例では、ＣＭＯＳインバータＩＮＶ１〜ＩＮＶ１０の１０段のインバータからなる遅延回路が形成されている。図８に示すように、各ＣＭＯＳインバータを構成するＰＭＯＳトランジスタ、ＮＭＯＳトランジスタを交互にずらして配置することにより、大きなＰＭＯＳ領域、ＮＭＯＳ領域であっても効率よく遅延回路を形成することが可能となる。

実施の形態２．
実施の形態２に係る半導体装置について説明する。実施の形態２に係る半導体装置は、実施の形態１と同様に、書き込み時のワードパルス幅を拡張するためのインバータ列による遅延回路である。

図１０に、実施の形態２に係る遅延回路の回路図を示す。図１０に示すように、３段のＣＭＯＳインバータＩＮＶ１〜ＩＮＶ３が直列接続された例について示している。各ＣＭＯＳインバータは、それぞれ２つのＰＭＯＳトランジスタ、２つのＮＭＯＳトランジスタを有している。以下、各ＰＭＯＳトランジスタをＭＰ１〜ＭＰ６、ＮＭＯＳトランジスタをＭＮ１〜ＭＮ６とする。

ＣＭＯＳインバータＩＮＶ１では、電源ＶＤＤと電源ＶＳＳとの間にＭＰ２、ＭＰ１、ＭＮ１、ＭＮ２がこの順番で直列に接続されている。すなわち、ＭＰ２のソースが電源ＶＤＤに接続され、ドレインがＭＰ１のソースに接続される。ＭＰ１のドレインがＭＮ１のドレインに接続される。ＭＮ１のソースはＭＮ２のドレインに接続され、ＭＮ２のソースは電源ＶＳＳに接続される。

ＭＰ１、ＭＰ２、ＭＮ１、ＭＮ２のゲートは共通に接続される。ＭＰ１とＭＮ１のドレインの接続点は、後段のＭＰ３、ＭＰ４、ＭＮ３、ＭＮ４のゲートに接続される。以下のＣＭＯＳインバータにおいても、同様にＰＭＯＳトランジスタとＮＭＯＳトランジスタとが接続され、順次後段のＣＭＯＳインバータに接続されているため、説明は省略する。このように、各ＣＭＯＳインバータにおいて、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタを複数個直列に接続することにより、電流駆動能力を下げることができ、１段のＣＭＯＳインバータあたりの遅延時間を大きくすることができる。

図１１に、図１０の遅延回路のレイアウトを示す。図１１に示すように、ＰＭＯＳ領域には、ＭＰ１〜ＭＰ６が形成されている。ＮＭＯＳ領域には、ＭＮ１〜ＭＮ６が形成されている。各ゲート電極Ｇ１〜Ｇ５、ダミーゲート電極ＤＧは、所定の長さ、所定の幅を有しており、所定の間隔で並ぶように配置されている。ダミーゲート電極ＤＧと、ゲート電極Ｇ１〜Ｇ３とは交互に配置されている。各ゲート電極Ｇ１〜Ｇ５の延在する方向をＸ方向（第１方向）とし、各ゲート電極Ｇ１〜Ｇ５が並ぶ方向をＹ方向（第２方向）とする。Ｙ方向は、Ｘ方向に対して略直行している。

図１１に示すように、ＰＭＯＳ領域においてＹ方向に延びる列を第１列とし、第１列よりもＮＭＯＳ領域から遠い側において、Ｙ方向に延びる列を第２列とする。また、ＮＭＯＳ領域においてＹ方向に延びる列を第３列とし、第３列よりもＰＭＯＳ領域から遠い側において、Ｙ方向に延びる列を第４列とする。

ＭＰ１、ＭＰ３、ＭＰ５は、第１列に配置され、ＭＰ２、ＭＰ４、ＭＰ６は第２列に配置される。また、ＭＮ１、ＭＮ３、ＭＮ５は第３列に配置され、ＭＮ２、ＭＮ４、ＭＮ６は第４列に配置される。すなわち、ＭＰ１〜ＭＰ６は、ＰＭＯＳ領域において２×３のマトリクス状に配置され、ＭＮ１〜ＭＮ６は、ＮＭＯＳ領域において２×３のマトリクス状に配置される。

ＭＰ１とＭＮ１、ＭＰ２とＭＮ２、ＭＰ３とＭＮ３、ＭＰ４とＭＮ４、ＭＰ５とＭＮ５、ＭＰ６とＭＮ６は、それぞれＮウェルＮＷとＰウェルＰＷとの境界線に対して略対照に配置されている。各ＭＰ１〜ＭＰ６、ＭＮ１〜ＭＮ６のゲート長方向は、Ｙ方向である。

上記のような構成とすることにより、ＣＭＯＳインバータの１段あたりの遅延を大きくすることができ、単位面積当たりの遅延時間の大きい遅延回路を形成することが可能となる。なお、上述した図５〜７、図１１の遅延回路のレイアウトは、トランジスタの閾値電圧や、配線容量等を考慮して適宜選択することが可能である。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。

１ ＲＳ−ＦＦ
２ バッファ
３ 可変遅延回路
４ 固定遅延回路
５ ＮＡＮＤ回路
６ ＯＲ回路
１０ タイミング生成回路
１００ ＤＰＳＲＡＭ
１０１ メモリセルアレイ
１０２Ａ 第１コントロール回路
１０２Ｂ 第２コントロール回路
１０３Ａ 第１入出力回路
１０３Ｂ 第２入出力回路
１０４ ワードドライバ
１０４ａ ワードドライバ回路
１０５ メモリセル
１０６Ａ 第１ワード線
１０６Ｂ 第２ワード線
１０７Ａ 第１相補ビット線対
１０７Ｂ 第２相補ビット線対
１０８ タイミング生成回路
１０９ タイミング生成回路
１１０ タイミング生成回路
ＩＮＶ ＣＭＯＳインバータ
ＰＷ Ｐウェル
ＮＷ Ｎウェル
ＰＤ Ｐ型拡散層
ＮＤ Ｎ型拡散層
ＭＰ１〜ＭＰ６ ＰＭＯＳトランジスタ
ＭＮ１〜ＭＮ６ ＮＭＯＳトランジスタ
Ｇ１〜Ｇ５ ゲート電極
ＤＧ ダミーゲート電極
ＣＴ コンタクト
Ｗ１〜Ｗ４ 金属配線層
ＳＴＩ 素子分離膜

Claims (9)

1. 第１ゲート電極を共通とする第１ＰＭＯＳトランジスタ、第１ＮＭＯＳトランジスタを有する第１インバータと、
   第２ゲート電極を共通とする第２ＰＭＯＳトランジスタ、第２ＮＭＯＳトランジスタを有する、前記第１インバータと直列接続される第２インバータと、
   第３ゲート電極を共通とする第３ＰＭＯＳトランジスタ、第３ＮＭＯＳトランジスタを有する、前記第２インバータと直列接続される第３インバータと、
   を有し、
   前記第１〜第３ゲート電極は、夫々第１方向に沿って延在し、前記第１方向に略直交する第２方向に沿って並ぶように配置され、
   前記第１〜第３ＰＭＯＳトランジスタ及び前記第１〜第３ＮＭＯＳトランジスタのゲート長方向は前記第２方向であり、
   前記第１〜第３ＰＭＯＳトランジスタのいずれか２つが前記第２方向に延びる第１列に配置され、他の１つが前記第２方向に延びる第２列に配置され、
   前記第１〜第３ＮＭＯＳトランジスタのいずれか２つが前記第２方向に延びる第３列に配置され、他の１つが前記第２方向に延びる第４列に配置される、
   半導体装置。
2. 前記第１〜第３ＰＭＯＳトランジスタが形成されるＰＭＯＳ領域と、
   前記第１〜第３ＮＭＯＳトランジスタが形成される、前記ＰＭＯＳ領域に対向して配置されるＮＭＯＳ領域と、
   を有し、
   前記第１列は、前記第２列よりも前記ＮＭＯＳ領域側に配置され、
   前記第３列は、前記第４列よりも前記ＰＭＯＳ領域側に配置される、
   請求項１に記載の半導体装置。
3. 前記第１ＰＭＯＳトランジスタと前記第３ＰＭＯＳトランジスタが前記第１列に配置され、
   前記第２ＰＭＯＳトランジスタが前記第２列に配置され、
   前記第１ＮＭＯＳトランジスタと前記第３ＮＭＯＳトランジスタが前記第３列に配置され、
   前記第２ＮＭＯＳトランジスタが前記第４列に配置される請求項２に記載の半導体装置。
4. 前記第２ゲート電極の一部は、第１ＰＭＯＳトランジスタと第３ＰＭＯＳトランジスタの間に配置され、他の一部は第１ＮＭＯＳトランジスタと第３ＮＭＯＳトランジスタの間に配置される請求項３に記載の半導体装置。
5. 前記第１ＰＭＯＳトランジスタと前記第２ＰＭＯＳトランジスタが前記第１列に配置され、
   前記第３ＰＭＯＳトランジスタが前記第２列に配置され、
   前記第１ＮＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタが前記第３列に配置され、
   前記第３ＮＭＯＳトランジスタが前記第４列に配置される請求項２に記載の半導体装置。
6. 前記第１〜第３ゲート電極の第１方向の長さが等しい請求項１に記載の半導体装置。
7. 第１ゲート電極を共通とする第１ＰＭＯＳトランジスタ、第２ＰＭＯＳトランジスタ、第１ＮＭＯＳトランジスタ、第２ＮＭＯＳトランジスタを有する第１インバータと、
   第２ゲート電極を共通とする第３ＰＭＯＳトランジスタ、第３ＮＭＯＳトランジスタを有する、前記第１インバータと直列接続される第２インバータと、
   を有し、
   前記第１、第２ゲート電極は、夫々第１方向に沿って延在し、前記第１方向に略直交する第２方向に沿って並ぶように配置され、
   前記第１〜第３ＰＭＯＳトランジスタ及び前記第１〜第３ＮＭＯＳトランジスタのゲート長方向は前記第２方向であり、
   前記第１、第３ＰＭＯＳトランジスタが前記第２方向に延びる第１列に配置され、前記第２ＰＭＯＳトランジスタが前記第２方向に延びる第２列に配置され、
   前記第１、第３ＮＭＯＳトランジスタが前記第２方向に延びる第３列に配置され、前記第２ＮＭＯＳトランジスタが前記第２方向に延びる第４列に配置される、
   半導体装置。
8. 前記第２インバータは、前記第２ゲート電極を共通とする第４ＰＭＯＳトランジスタ、第４ＮＭＯＳトランジスタをさらに備え、
   前記第４ＰＭＯＳトランジスタは前記第２列に配置され、前記第４ＮＭＯＳトランジスタは前記第４列に配置される請求項７に記載の半導体装置。
9. 前記第１〜第３ＰＭＯＳトランジスタが形成されるＰＭＯＳ領域と、
   前記第１〜第３ＮＭＯＳトランジスタが形成される、前記ＰＭＯＳ領域に対向して配置されるＮＭＯＳ領域と、
   を有し、
   前記第１列は、前記第２列よりも前記ＮＭＯＳ領域側に配置され、
   前記第３列は、前記第４列よりも前記ＰＭＯＳ領域側に配置される、
   請求項７に記載の半導体装置。

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