JP6779960B2 - 半導体装置 - Google Patents

Description

本開示は、半導体装置に関し、特に、動作モードとしてアクティブおよびスタンバイモードを有する半導体装置の電源制御に関する。

マイクロコンピュータなどの半導体装置は、内部回路に供給する電源電圧（以下、内部電源電圧とも称する）を生成するための電源回路を備えている。このような半導体装置には、高速動作および低消費電力の実現のために、半導体装置の動作時（アクティブモード）と待機時（スタンバイモード）とで、動作させる電源回路を切替えるように構成したものが広く用いられている。

電源回路は、半導体装置のアクティブモードおよびスタンバイモードの両動作モードにおいて、安定した電源電圧を発生させる必要がある。このため、消費電力が大きく、電圧降下が起こりやすいアクティブモード時には、電力供給能力の高い電源回路が用いられる一方で、消費電力が小さいスタンバイモード時には、低消費電力化のため、消費電力を抑えた電源回路が用いられる。

多電源のチップにおいて、電源投入時、各回路が順方向にバイアスされるといった不具合が生じないよう、予め定められた電源立ち上げシーケンスに従って複数の電源電圧を順次立ち上げる必要がある。この立ち上げシーケンス制御は、ユーザへの制約となってしまう。

この点で、電源の投入順によらず、回路が順方向にバイアスされる不具合が生じないようにするスイッチ回路を設けた構成が開示されている（特許文献１）。

具体的には、アクティブモード時には、メモリアレイのメモリセルの電源電圧の供給経路と周辺回路用の電源電圧の供給経路を短絡し、スタンバイモード時にメモリアレイのメモリセルの電源電圧のみを供給して、周辺回路用の電源電圧の供給経路を遮断するスイッチ回路が提案されている。

特開２０１４−１３０４０６号公報

しかしながら、上記スイッチ回路は、電源回路側に設けられている場合が一般的であり、２種類の電源線と接続される半導体装置の内部回路側では配線抵抗により電位差が生じる可能性がある。これにより誤動作やリーク電流が生じる可能性がある。

本開示は、上記の課題を解決するためになされたものであって、電源の投入順によらずに、不具合を生じさせない半導体装置を提供することを目的とする。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施例に従う第１モード、および第１モードとは異なる第２モードを有する半導体装置であって、半導体装置は、第１スイッチ、メモリアレイ、および周辺回路、を有するメモリ回路と、周辺回路のＩ／Ｏ回路と電気的に接続され、かつ、第１モード時に第１電圧が供給される第１電源線と、メモリアレイのメモリセルと電気的に接続され、かつ、第２モード時に、第１電圧よりも低い第２電圧が供給される第２電源線と、を含み、第１スイッチは、第１電界効果トランジスタと、第２電界効果トランジスタと、から成り、第１電界効果トランジスタのソースは、第１電源線と電気的に接続されており、第２電界効果トランジスタのソースは、第２電源線と電気的に接続されており、第１電界効果トランジスタは、メモリセルが形成された領域内に位置する第１ウェル上に形成されており、第２電界効果トランジスタは、Ｉ／Ｏ回路が形成された領域内に位置する第２ウェル上に形成されている。

一実施例によれば、電源の投入順によらずに、不具合を生じさせない半導体装置を実現させることが可能である。

実施形態に基づく半導体装置１００の全体構成を示す図である。 実施形態に基づくメモリアレイＭＡ、周辺回路２０および電源遮断制御回路４０の構成を説明する図である。 実施形態に基づく電源投入時の電位レベルを説明する図である。 スタンバイモードにおける電源遮断時の電位レベルを説明する図である。 実施形態に基づくスイッチ７０の構成を模式的に示す断面図である。 実施形態に基づくスイッチ３０のレイアウト構成を説明する図である。 実施形態の半導体装置１００の全体的なレイアウトを説明する図である。 実施形態の変形例に基づく半導体装置１００＃の全体構成を示す図である。

本実施形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。

図１は、実施形態に基づく半導体装置１００の全体構成を示す図である。
図１を参照して、半導体装置１００は、ロジック回路５０と、メモリセルを有するメモリ回路１０と、外部から供給される外部電源電圧ＶＣＣＱを受けて、外部電源電圧ＶＣＣＱを降圧して第１の内部電源電圧（電圧ＶＤＤ）を生成するＶＤＤ用電源レギュレータ６０と、外部電源電圧ＶＣＣＱを降圧して第２の内部電源電圧（電圧ＳＶＤＤ）を生成するＳＶＤＤ用電源レギュレータ８０と、電源遮断制御回路４０と、スイッチ７０とを含む。

ＳＶＤＤ用電源レギュレータ８０は、電源線ＳＶＬに電圧ＳＶＤＤを供給する。
ＶＤＤ用電源レギュレータ６０は、電線線ＶＬに電圧ＶＤＤを供給する。

ロジック回路５０は、電源線ＶＬと接続され、当該電源線ＶＬからの電圧の供給を受けて動作する。

メモリ回路１０は、電源線ＶＬおよび電源線ＳＶＬと接続され、当該電源線ＶＬおよびＳＶＬからの電圧の供給を受けて動作する。

スイッチ７０は、ＰチャネルＭＯＳトランジスタ７１，７２を含む。
ＰチャネルＭＯＳトランジスタ７１，７２は、電源線ＳＶＬおよび電源線ＶＬとの間に直列に接続される。

メモリ回路１０は、メモリセルを有するメモリアレイＭＡと、周辺回路２０と、スイッチ３０とを含む。

メモリアレイＭＡは、電源線ＳＶＬと接続され、電源線ＳＶＬの電圧の供給を受けて動作する。

周辺回路２０は、電源線ＶＬと接続され、電源線ＶＬの電圧の供給を受けて動作する。
スイッチ３０は、ＰチャネルＭＯＳトランジスタ３１，３２を含む。

ＰチャネルＭＯＳトランジスタ３１，３２は、電源線ＳＶＬおよび電源線ＶＬとの間に直列に接続される。

電源遮断制御回路４０は、スイッチ７０，３０を制御する制御信号を生成して出力する。具体的には、電源遮断制御回路４０は、制御指令ＰＷＳＳおよび電源線ＳＶＬおよび電線線ＶＬの電圧レベルに基づいて制御信号ＰＷＳＳＰおよびＰＷＳＰＰを生成する。

制御信号ＰＷＳＳＰは、ＰチャネルＭＯＳトランジスタ７１，３１のゲートに入力される。

制御信号ＰＷＳＰＰは、ＰチャネルＭＯＳトランジスタ７２，３２のゲートに入力される。

具体的には、電源遮断制御回路４０は、アクティブモード時においてスイッチ７０，３０が導通して電源線ＶＬおよびで電源線ＳＶＬが短絡するように制御信号を生成し、ＶＤＤ用電源レギュレータ６０からの電源が遮断されるスタンバイモード時においてスイッチ７０，３０が非導通となって電源線ＶＬおよび電源線ＳＶＬの短絡が接離されるように制御信号を生成する。

これにより、スタンバイモード時にメモリ回路１０の周辺回路２０への電圧の供給が停止するため、メモリアレイＭＡのみに電源線ＳＶＬを介して電圧ＳＶＤＤが供給されるためスタンバイ電流の低減化を図ることが可能である。

図２は、実施形態に基づくメモリアレイＭＡ、周辺回路２０および電源遮断制御回路４０の構成を説明する図である。

図２に示されるように、メモリアレイＭＡは、行列状に配置された複数のメモリセル１を有する。各メモリセル１は、書き換え可能に設けられたＳＲＡＭ（Static Random Access Memory）セルである。本例においては、６トランジスタのＳＲＡＭセルが示されている。ＳＲＡＭセルの詳細については公知であるためその詳細な説明については省略する。アクセストランジスタは、対応するワード線ＷＬと電気的に接続されている。アクセストランジスタは、メモリセル１のデータ読出あるいはデータ書込を実行する際に活性化されたワード線ＷＬに従って導通する。

メモリセル１は、電源線ＳＶＬと接続され、電源線ＳＶＬから供給される電圧ＳＶＤＤと、接地電圧（固定電圧）ＶＳＳと電気的に接続される。本例においては、２行２列のメモリセルが示されている。

メモリアレイＭＡのメモリセル行にそれぞれ対応して複数のワード線ＷＬが設けられる。

また、メモリアレイＭＡのメモリセル列にそれぞれ対応して複数のビット線対が設けられる。本例においては、２列のメモリセル列が示されている。２列のメモリセル列に対応して設けられた２個のビット線対ＢＴ，ＢＢが設けられる。

周辺回路２０は、Ｉ／Ｏ回路２およびドライバ＆デコーダ１７を含む。
Ｉ／Ｏ回路２は、メモリセル列毎に設けられたプリチャージ回路３と、選択回路４と、ライトドライバ５と、センスアンプ６とを含む。Ｉ／Ｏ回路２は、電源線ＶＬと接続され、電圧ＶＤＤが供給される。

プリチャージ回路３は、データ読出時に対応するビット線対をイコライズするとともに、電源線ＶＬの電圧ＶＤＤの電圧に設定する。

選択回路４は、デコード信号Ｙ１，Ｙ０に従ってビット線対を選択する。
本例においては、図示しないコラムデコーダにより、１ビットのコラムアドレスデータに基づいてデコード信号Ｙ１，Ｙ０が生成される。

選択回路４は、デコード信号Ｙ１，Ｙ０に従ってビット線対とデータ線対ＣＢＴ，ＣＢＢとを接続する。

デコード信号Ｙ１，Ｙ０が「０」（「Ｌ」レベル）の場合には、プリチャージ回路３が活性化され、ビット線対ＢＴ，ＢＢを接続してイコライズするとともに、電圧ＶＤＤと電気的に接続する。

ライトドライバ５は、データ書込時に書込データに従ってメモリアレイＭＡにデータを書き込む。具体的には、ライトドライバ５は、活性化信号に従って活性化され、書込データに基づいてビット線対を駆動する。

センスアンプ６は、データ読出時にメモリアレイＭＡからの読出データを出力する。具体的には、データ読出時において、センスアンプ６は、メモリセル１が保持するデータに従ってビット線対に伝達された電位差を増幅して読出データを出力する。

ドライバ＆デコーダ１７は、電源線ＶＬと接続され、電圧ＶＤＤの供給を受けて動作する。

ドライバ＆デコーダ１７は、ロウアドレス信号をプリデコードするアドレスデコーダ２１と、メモリセル行にそれぞれ対応して設けられた複数のワード線ＷＬに対応して設けられた複数のドライバユニット２２を含む。

アドレスデコーダ２１は、ロウアドレス信号に基づいて上位ビットをプリデコードした結果、プリデコード信号ＸＵを出力する。また、ロウアドレス信号の下位ビットをプリデコードした結果、プリデコード信号ＸＬを出力する。

ドライバユニット２２は、プリデコード信号ＸＵと、プリデコード信号ＸＬとに基づいて選択信号を出力するＮＡＮＤ回路ＮＤと、ＮＡＮＤ回路ＮＤの選択信号に基づいてワード線ＷＬを駆動するＰチャネルＭＯＳトランジスタＰＴと、ＮチャネルＭＯＳトランジスタＮＴとを含む。

ＰチャネルＭＯＳトランジスタＰＴと、ＮチャネルＭＯＳトランジスタＮＴは、ワード電源線ＬＣＶＤＤと接地電圧ＶＳＳとの間に接続され、その接続ノードはワード線ＷＬと電気的に結合される。

ＮＡＮＤ回路ＮＤの選択信号が「０」（「「Ｌ」レベル」）の場合にＰチャネルＭＯＳトランジスタＰＴが導通してワード電源線ＬＣＶＤＤとワード線ＷＬとが電気的に結合される。

ＮＡＮＤ回路ＮＤの選択信号が「１」（「「Ｈ」レベル」）の場合にＮチャネルＭＯＳトランジスタＮＴが導通して接地電圧ＶＳＳとワード線ＷＬとが電気的に結合される。

なお、通常、メモリセル１の動作安定性の観点からワード線ＷＬにはメモリセル１と同じ電位が供給される。従って、ドライバユニット２２のＰチャネルＭＯＳトランジスタのソースとバックゲートにはメモリセル用の電圧ＳＶＤＤが接続される。

次に、ワード線固定回路１１について説明する。ワード線固定回路１１は、電圧ＳＶＤＤにより駆動される。

ワード線固定回路１１は、複数のワード線ＷＬにそれぞれ対応して設けられる複数の固定トランジスタ１２と、ワード線固定信号ＬＣＭＷＤを生成する制御回路１３と、ワード電源線ＬＣＶＤＤを駆動する電源線駆動回路１４と、遅延素子１６と、インバータ１５とを含む。

遅延素子１６は、抵抗あるいはインバータ等を用いて一定期間信号を遅延させる。なお、物理的な回路を形成することなく、配線抵抗に基づいて遅延素子を形成するようにしても良い。

制御回路１３は、インバータ２５Ａ，２５Ｂと、ＮＡＮＤ回路２５Ｄとを含む。
インバータ２５Ａは、制御信号ＰＷＳＳＰの信号の入力を受け付ける。

インバータ２５Ｂは、インバータ２５Ａの出力信号を反転させた制御信号ＬＣＭを出力する。

電源線駆動回路１４は、制御信号ＬＣＭにより駆動される。
電源線駆動回路１４は、電圧ＳＶＤＤと接地電圧ＶＳＳとの間に設けられたＰチャネルＭＯＳトランジスタ１４Ａと、ＮチャネルＭＯＳトランジスタ１４Ｂとを含む。

ＰチャネルＭＯＳトランジスタ１４Ａと、ＮチャネルＭＯＳトランジスタ１４Ｂとの接続ノードは、ワード電源線ＬＣＶＤＤと接続される。ＰチャネルＭＯＳトランジスタ１４Ａと、ＮチャネルＭＯＳトランジスタ１４Ｂのゲートは、制御信号ＬＣＭの入力を受ける。

制御信号ＬＣＭが「０」（「Ｌ」レベル）の場合に、ＰチャネルＭＯＳトランジスタ１４Ａが導通して、ワード電源線ＬＣＶＤＤと電圧ＳＶＤＤとが電気的に結合される。

制御信号ＬＣＭが「１」（「Ｈ」レベル）の場合に、ＮチャネルＭＯＳトランジスタ１４Ｂが導通して、ワード電源線ＬＣＶＤＤと接地電圧ＶＳＳとが電気的に結合される。

制御信号ＬＣＭは、インバータ１５および遅延素子１６を介してＮＡＮＤ回路２５Ｄの一方の入力ノードに入力される。

ＮＡＮＤ回路２５Ｄの他方の入力ノードは、インバータ２５Ａの出力信号の入力を受ける。

ＮＡＮＤ回路２５Ｄは、インバータ２５Ａの出力信号と、遅延素子１６等を介する信号とのＮＡＮＤ論理演算結果をワード線固定信号ＬＣＭＷＤとして出力する。

電源遮断制御回路４０は、インバータ４１，４２と、ＮＡＮＤ回路４３とを含む。
インバータ４１は、電源線ＳＶＬの電圧レベルに応じてその反転信号を制御信号ＰＷＳＰＰとして出力する。具体的には、インバータ４１は、電源線ＳＶＬの電圧レベルが「Ｈ」レベルとなった場合に制御信号ＰＷＳＰＰを「Ｌ」レベルに設定する。

インバータ４２は、制御指令ＰＷＳＳに従ってその反転信号をＮＡＮＤ回路４３の入力ノードの一方側に出力する。制御指令ＰＷＳＳは、スタンバイモードとアクティブモードとを制御する指令であり、スタンバイモードの場合に「Ｈ」レベルに設定され、アクティブモードの場合に「Ｌ」レベルに設定される。

ＮＡＮＤ回路４３は、インバータ４２の出力信号と、電源線ＶＬの電圧レベルとのＮＡＮＤ論理演算結果を制御信号ＰＷＳＳＰとして出力する。

本例においては、電源遮断制御回路４０は、電源線ＳＶＬの電圧レベルが「Ｈ」レベルとなった場合に制御信号ＰＷＳＰＰ（「Ｌ」レベル）を出力するためＰチャネルＭＯＳトランジスタ３２は導通している。また、アクティブモードにおいては、制御指令ＰＷＳＳは、「Ｌ」レベルに設定されているためインバータ４２の出力は、「Ｈ」レベルに設定されている。したがって、ＮＡＮＤ回路４３は、電源線ＳＶＬの電圧レベルが「Ｈ」レベルの場合に制御信号ＰＷＳＳＰ（「Ｌ」レベル）を出力するためＰチャネルＭＯＳトランジスタ３１は導通している。したがって、アクティブモードにおいては、ＰチャネルＭＯＳトランジスタ３１，３２はともに導通しており、電源線ＶＬおよびＳＶＬは短絡されている。

一方、スタンバイモードにおいては、制御指令ＰＷＳＳは、「Ｈ」レベルに設定されるためＮＡＮＤ回路４３は、制御信号ＰＷＳＳＰ（「Ｈ」レベル）を出力するためＰチャネルＭＯＳトランジスタ３１を非導通に設定する。また、電源線ＶＬの電圧レベルが「Ｌ」レベルとなった場合にもＮＡＮＤ回路４３は、制御信号ＰＷＳＳＰ（「Ｈ」レベル）を出力するためＰチャネルＭＯＳトランジスタ３１を非導通に設定する。したがって、スタンバイモードにおいては、ＰチャネルＭＯＳトランジスタ３１は非導通であるため電源線ＶＬおよびＳＶＬは接離されている。

図３は、実施形態に基づく電源投入時の電位レベルを説明する図である。
図３に示されるように、電圧ＳＶＤＤを先に投入した場合の動作について説明する。

まず、電圧ＶＤＤおよび電圧ＳＶＤＤがともに電源投入されていない場合（ともに「Ｌ」レベル）について説明する。

トランジスタのＮ−Ｗｅｌｌにも電圧が印加されていないので、信号は伝わらず、制御信号ＬＣＭ、ワード線固定信号ＬＣＭＷＤ、ワード電源線ＬＣＶＤＤ、ワード線ＷＬ、プリデコード信号ＸＵ、ＸＬのいずれの信号も不定の状態となっている。

次に、電圧ＳＶＤＤが電源投入されて、「Ｈ」レベルに遷移した場合が示されている。
これにより、電圧ＳＶＤＤが接続されたトランジスタのＮ−Ｗｅｌｌに電圧が印加され、電圧ＳＶＤＤが接続された回路の信号が伝搬する。

本例の場合には、周辺回路用の電圧ＶＤＤは「Ｌ」レベルの状態を維持している。
電源遮断制御回路４０は、電圧ＳＶＤＤの立ち上げに従って制御信号ＰＷＳＰＰを「Ｌ」レベルに設定する。一方、電圧ＶＤＤは、「Ｌ」レベルの状態を維持しているため制御信号ＰＷＳＳＰを「Ｈ」レベルに設定する。

したがって、この場合にはスイッチ３０のＰチャネルＭＯＳトランジスタ３１，３２は導通しない。

一方、制御信号ＰＷＳＳＰにしたがって、制御回路１３は、制御信号ＬＣＭを「Ｈ」レベルに設定する。これにより、電源線駆動回路１４のＮチャネルＭＯＳトランジスタ１４Ｂが導通して、ワード電源線ＬＣＶＤＤを接地電圧ＶＳＳと電気的に結合させる。

また、制御回路１３のＮＡＮＤ回路２５Ｄは、電圧ＶＤＤの電位に応じた信号（「Ｌ」レベル）の入力に従って、ワード線固定信号ＬＣＭＷＤは、「Ｈ」レベルに設定される。

固定トランジスタ１２は、ワード線固定信号ＬＣＭＷＤ（「Ｈ」レベル）に従って導通し、ワード線ＷＬを接地電圧ＶＳＳを電気的に結合させる。ワード線ＷＬは、「Ｌ」レベルに設定される。

これにより、電源投入に際し、電圧ＶＤＤよりも先に電圧ＳＶＤＤが投入された場合であっても、ワード線ＷＬが「Ｌ」レベルに設定されるためメモリセル１のアクセストランジスタは非導通状態となる。

したがって、ワード線ＷＬの電位が不定となることはない。
なお、仮に、ワード線ＷＬの電位が不定となった場合について説明する。電圧ＳＶＤＤが投入されると、メモリセル１のインバータクロスカップルの働きに従って、内部ノードのいずれか一方に電圧ＳＶＤＤが印加される。

一方、電圧ＶＤＤは「Ｌ」レベルに設定されている。
ここで、ワード線ＷＬの電位が不定となるとアクセストランジスタを介して、メモリセル１の内部ノードに印加された電圧ＳＶＤＤと、電気的に接続された周辺回路用の電圧ＶＤＤ（「Ｌ」レベル）が接続されたプリチャージ回路３のＰチャネルＭＯＳトランジスタのバックゲートあるいは選択回路４のＰチャネルＭＯＳトランジスタのバックゲート間で貫通電流が流れる可能性がある。

それゆえ、実施形態に基づく構成の如く、ワード線ＷＬを「Ｌ」レベルに固定にすることにより、電圧ＳＶＤＤから電圧ＶＤＤ間で貫通電流が流れることを抑制し、誤動作、故障等の不具合を回避することが可能である。

そして、電源遮断制御回路４０は、電圧ＶＤＤの立ち上げに従って制御信号ＰＷＳＳＰを「Ｌ」レベルに設定する。これにより、スイッチ３０のＰチャネルＭＯＳトランジスタ３１，３２は導通して電源線ＶＬおよび電源線ＳＶＬは、短絡された状態となる。

また、制御信号ＬＣＭおよびワード線固定信号ＬＣＭＷＤは、「Ｌ」レベルに設定される。また、アドレスデコーダ２１が初期化されて、プリデコード信号ＸＵ，ＸＬが「Ｌ」レベルに設定される。

一方で、電圧ＶＤＤが電圧ＳＶＤＤよりも先に投入された場合には、アドレスデコーダ２１が初期化されて、プリデコード信号ＸＵ，ＸＬが「Ｌ」レベルに設定される。

これにより、ドライバユニット２２のＮチャネルＭＯＳトランジスタＮＴが導通し、ワード線ＷＬは、接地電圧ＶＳＳと電気的に結合される。したがって、ワード線ＷＬは「Ｌ」レベルに設定されるため、不定となることはなく、電圧ＶＤＤと電圧ＳＶＤＤとの間に貫通電流が流れることは無い。

当該構成により、電圧ＶＤＤと、電圧ＳＶＤＤの電源の投入順序によらずに、不具合を生じさせることなく回路を駆動させることが可能となり、回路設計者にとって設計のし易い回路構成を実現することが可能となる。

図４は、スタンバイモードにおける電源遮断時の電位レベルを説明する図である。
図４に示されるように、電圧ＶＤＤを遮断した場合の動作について説明する。

まず、電圧ＶＤＤおよび電圧ＳＶＤＤがともに電源投入されている場合が示されている。

次に、ＶＤＤ用電源レギュレータ６０からの電圧ＶＤＤが遮断されて、「Ｌ」レベルに遷移する場合が示されている。

また、制御指令ＰＷＳＳが「Ｈ」レベルに立ち上がった状態が示されている。
これにより、電源遮断制御回路４０は、制御信号ＰＷＳＳＰを「Ｈ」レベルに設定する。一方、電圧ＳＶＤＤは、「Ｈ」レベルの状態を維持しているため制御信号ＰＷＳＰＰは、「Ｌ」レベルの状態を維持する。

したがって、この場合にはスイッチ３０のＰチャネルＭＯＳトランジスタ３１は、非導通となり、電源線ＶＬと電源線ＳＶＬとの短絡が接離される。

そして、制御信号ＰＷＳＳＰにしたがって、制御回路１３は、制御信号ＬＣＭを「Ｈ」レベルに設定する。これにより、電源線駆動回路１４のＮチャネルＭＯＳトランジスタ１４Ｂが導通して、ワード電源線ＬＣＶＤＤを接地電圧ＶＳＳと電気的に結合させる。

また、制御回路１３のＮＡＮＤ回路２５Ｄは、制御指令ＰＷＳＳの電位に応じた信号（「Ｌ」レベル）の入力に従って、ワード線固定信号ＬＣＭＷＤは、「Ｈ」レベルに設定される。

固定トランジスタ１２は、ワード線固定信号ＬＣＭＷＤ（「Ｈ」レベル）に従って導通し、ワード線ＷＬを接地電圧ＶＳＳを電気的に結合させる。ワード線ＷＬは、「Ｌ」レベルに設定される。

これにより、ワード線ＷＬが「Ｌ」レベルに設定されるためメモリセル１のアクセストランジスタは非導通状態となる。したがって、ワード線ＷＬの電位が不定となることはない。

次に、ＶＤＤ用電源レギュレータ６０からの電圧ＶＤＤが供給されて、「Ｈ」レベルに遷移した場合が示されている。

また、制御指令ＰＷＳＳが「Ｌ」レベルに立ち上がった状態が示されている。
これにより、電源遮断制御回路４０は、制御信号ＰＷＳＳＰを「Ｌ」レベルに設定する。一方、電圧ＳＶＤＤは、「Ｈ」レベルの状態を維持しているため制御信号ＰＷＳＰＰは、「Ｌ」レベルの状態を維持する。

したがって、この場合にはスイッチ３０のＰチャネルＭＯＳトランジスタ３１，３２は導通し、電源線ＶＬと電源線ＳＶＬとは短絡される。

また、制御信号ＬＣＭおよびワード線固定信号ＬＣＭＷＤは、「Ｌ」レベルに設定される。また、アドレスデコーダ２１が初期化されて、プリデコード信号ＸＵ，ＸＬが「Ｌ」レベルに設定される。

＜スイッチ構成＞
図５は、実施形態に基づくスイッチ７０の構成を模式的に示す断面図である。

図５を参照して、ＰチャネルＭＯＳトランジスタ７１，７２は、Ｐ型半導体基板Ｐ−Ｓｕｂに設けられたＮ型ウェルＮ−Ｗｅｌｌに形成される。ＰチャネルＭＯＳトランジスタ７１は、ソースＳが電源線ＳＶＬに接続され、ドレインＤがＰチャネルＭＯＳトランジスタ７２のドレインＤに接続される。ＰチャネルＭＯＳトランジスタ７１が形成されるＮ型ウェルＮ−Ｗｅｌｌは電源線ＳＶＬに接続される。

ＰチャネルＭＯＳトランジスタ７２は、ソースＳが電源線ＶＬに接続され、ドレインＤがＰチャネルＭＯＳトランジスタ７１のドレインＤに接続される。ＰチャネルＭＯＳトランジスタ７２が形成されるＮ型ウェルＮ−Ｗｅｌｌは電源線ＶＬに接続される。

半導体装置１００に電源が投入されると、ＳＶＤＤ用電源レギュレータ８０およびＶＤＤ用電源レギュレータ６０がそれぞれ起動されることによって、電圧ＳＶＤＤおよび電圧ＶＤＤがそれぞれ立ち上がる。ＰチャネルＭＯＳトランジスタ７１は、ソースＳおよびＮ型ウェルＮ−Ｗｅｌｌに電圧ＳＶＤＤを受ける。ＰチャネルＭＯＳトランジスタ７２は、ソースＳおよびＮ型ウェルＮ−ｗｅｌｌに電圧ＶＤＤを受ける。

ここで、電圧ＳＶＤＤの立ち上がりが電圧ＶＤＤの立ち上がりよりも遅い場合を想定する。この場合、ＰチャネルＭＯＳトランジスタ７２では、電圧ＶＤＤが「Ｈ」レベルとなっていても、電圧ＳＶＤＤが「Ｈ」レベルに立ち上るまではＰチャネルＭＯＳトランジスタ７２はオンされない。このため、ＰチャネルＭＯＳトランジスタ７２のドレインＤは、ハイインピーダンス状態となる。

一方、ＰチャネルＭＯＳトランジスタ７１では、電圧ＶＤＤが「Ｈ」レベルとなっていても、電圧ＳＶＤＤが「Ｈ」レベルに立ち上がるまでは制御信号ＰＷＳＰＰを「Ｌ」レベルにしないため、ＰチャネルＭＯＳトランジスタ７１はオンされない。このような状態であっても、ＰチャネルＭＯＳトランジスタ７１のドレインＤはハイインピーダンス状態となっているため、ドレインＤおよび対応のＮ型ウェルＮ―Ｗｅｌｌ間のＰＮ接合が順方向にバイアスされることがない。よって、ＰＮ接合に電流が流れることがない。

なお、電圧ＳＶＤＤの立ち上がりが電圧ＶＤＤの立ち上がりよりも遅い場合においても同様のことがいえる。この場合は、ＰチャネルＭＯＳトランジスタ７２において、ドレインＤおよび対応のＮ型ウェルＮ−ｗｅｌｌ間のＰＮ接合が順方向にバイアスされないため、ＰＮ接合に電流が流れることがない。

このように、電圧ＳＶＤＤおよび電圧ＶＤＤのいずれが先に「Ｈ」レベルに立ち上がってもＰチャネルＭＯＳトランジスタ７１，７２のＰＮ接合が順方向にバイアスされることがない。したがって、電源立ち上げシーケンスに対する制約が不要となるため、電源の投入順序によらず、不具合を生じさせることなく回路を駆動させることが可能である。

なお、本例においては、スイッチ７０の構成を用いて説明したが、スイッチ３０の構成についても同様である。

図６は、実施形態に基づくスイッチ３０のレイアウト構成を説明する図である。
図６に示されるように、本例においては、一例としてメモリアレイＭＡのメモリセル領域の周辺にスイッチを設けた構成が示されている。

具体的には、電圧ＶＳＳが供給されるＰ型ウェルＰ−Ｗｅｌｌの周辺領域にＮ型ウェルＮ−Ｗｅｌｌが設けられ、当該Ｎ型ウェルＮ−Ｗｅｌｌには電圧ＳＶＤＤが供給される。

電圧ＳＶＤＤが供給されるＮ型ウェルＮ−Ｗｅｌｌには、メモリセル１を構成するＰチャネルＭＯＳトランジスタおよびドライバユニット２２を構成するＰチャネルＭＯＳトランジスタが設けられる。

また、Ｎ型ウェルＮ−Ｗｅｌｌに、ＰチャネルＭＯＳトランジスタ３１が形成される。当該ＰチャネルＭＯＳトランジスタ３１のソースは、電源線ＳＶＬと接続される。ＰチャネルＭＯＳトランジスタ３１のドレインは、ＰチャネルＭＯＳトランジスタ３２のドレインと接続される。

ＰチャネルＭＯＳトランジスタ３２は、さらに外側のＮ型ウェルＮ−Ｗｅｌｌに設けられる。当該Ｎ型ウェルＮ−Ｗｅｌｌには、電圧ＶＤＤが供給される。電圧ＶＤＤが供給されるＮ型ウェルＮ−Ｗｅｌｌは周辺回路２０と共用され、周辺回路２０を構成するＰチャネルＭＯＳトランジスタが設けられる。

ＰチャネルＭＯＳトランジスタ３２のソースは、電源線ＶＬと接続される。
本例においては、スイッチ３０がメモリアレイＭＡのメモリセル領域の周辺に複数設けられた構成が示されている。

当該スイッチ３０のＰチャネルＭＯＳトランジスタ３１，３２がともに導通することにより電源線が短絡されて共通の電圧が供給される。

本例においては、ＰチャネルＭＯＳトランジスタ３１をメモリセル領域に設けた構成である。メモリセル領域は、電圧ＳＶＤＤが供給されるＮ型ウェルＮ−Ｗｅｌｌに形成されるため同じ電圧ＳＶＤＤが供給されるＮ型ウェルＮ−ＷｅｌｌにＰチャネルＭＯＳトランジスタ３１を設け、電圧ＶＤＤが供給されるＮ型ウェルＮ−ＷｅｌｌにＰチャネルＭＯＳトランジスタ３２を設けた構成である。

当該構成により、メモリセル領域にＰチャネルＭＯＳトランジスタ３１を設けることによりレイアウト面積の効率化を図ることが可能である。

仮に、メモリセル領域外に設ける場合には、ＰチャネルＭＯＳトランジスタ３１を形成するための電圧ＳＶＤＤが供給されるＮ−Ｗｅｌｌを、電圧ＶＤＤが供給されるＮ−Ｗｅｌｌと分離した状態で設ける必要がある。一般的に、異なる電位レベルのＮ−Ｗｅｌｌ間は、分離のために間隔を広く確保する必要があり、その分、スイッチ３０のレイアウト面積が大きくなる。

本例においては、メモリセル領域の周辺に形成されている電圧ＶＤＤが供給されるＮ型ウェルＮ−Ｗｅｌｌと分離した電圧ＳＶＤＤが供給されるＮ型ウェルＮ−Ｗｅｌｌを利用するため上述したようにスイッチの面積を縮小することが可能である。

図７は、実施形態の半導体装置１００の全体的なレイアウトを説明する図である。
図７に示されるように、メモリアレイＭＡの周囲に複数のスイッチ３０が配置される。この点で、そして、メモリアレイＭＡの外周（上下と右）を囲むようにしてスイッチ３０を構成するＰチャネルＭＯＳトランジスタ３１と、ＰチャネルＭＯＳトランジスタ３２とが設けられる。

ＰチャネルＭＯＳトランジスタ３１は、メモリセル領域に設けられ、電圧ＳＶＤＤが供給されるＮ型ウェルＮ−Ｗｅｌｌを共有している。また、ＰチャネルＭＯＳトランジスタ３２は、電圧ＶＤＤが供給されるＮ−Ｗｅｌｌに設けられるためその外側に形成される。Ｉ／Ｏ回路２は、ＰチャネルＭＯＳトランジスタ３２と電圧ＶＤＤが供給されるＮ−Ｗｅｌｌを共有する。

なお、ドライバ＆デコーダ１７およびワード線固定回路１１は、メモリアレイＭＡの電源と共有されるためスイッチ３０は、ドライバ＆デコーダ１７およびワード線固定回路１１が設けられているメモリアレイＭＡの外周（左側）には配置されない。

また、本例においては、電源線ＶＬと電源線ＳＶＬとの間に複数のスイッチ３０を設けた構成とすることにより電源線ＶＬと電源線ＳＶＬとをメモリセル領域に近い側で短絡することにより電源配線による電位差が生じることを抑制して同じ電圧レベルの電圧を供給することが可能である。

これにより、誤動作やリーク電流が生じることを抑制することが可能である。
＜変形例＞
図８は、実施形態の変形例に基づく半導体装置１００＃の全体構成を示す図である。

図８を参照して、半導体装置１００＃は、半導体装置１００と比較してさらに複数のメモリ回路を設けた点が異なる。具体的には、メモリ回路１０Ａ〜１０Ｃを設けた構成であり、当該メモリ回路１０Ａ〜１０Ｃは、電源線ＶＬおよびＳＶＬを共通にした構成である。

各メモリ回路１０Ａ〜１０Ｃは、上記したスイッチ３０Ａ〜３０Ｃをそれぞれ含む。
スイッチ３０Ａ〜３０Ｃは、スイッチ３０と同様の機能を有する。

したがって、複数のメモリ回路１０Ａ〜１０Ｃが設けられる構成においては、特に配線抵抗による負荷が異なり電位差が生じやすくなるが、各メモリ回路内において電源線ＶＬおよび電源線ＳＶＬを短絡するスイッチを設ける構成により、メモリセル領域に近い側で短絡することにより電源配線による電位差が生じることを抑制して同じ電圧レベルの電圧を供給することが可能である。

以上、本開示を実施形態に基づき具体的に説明したが、本開示は、実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

１ メモリセル、３ プリチャージ回路、４ 選択回路、５ ライトドライバ、６ センスアンプ、１０，１０Ａ〜１０Ｃ メモリ回路、１１ ワード線固定回路、１２ 固定トランジスタ、１３ 制御回路、１４ 電源線駆動回路、２０ 周辺回路、２１ アドレスデコーダ、２２ ドライバユニット、３０，３０Ａ〜３０Ｃ，７０ スイッチ、４０ 電源遮断制御回路、５０ ロジック回路、６０ ＶＤＤ用電源レギュレータ、８０ ＳＶＤＤ用電源レギュレータ、１００，１００＃ 半導体装置。

Claims (5)

1. 第１モード、および前記第１モードとは異なる第２モードを有する半導体装置であって、
   第１スイッチ、メモリアレイ、および周辺回路、を有するメモリ回路と、
   前記周辺回路に含まれるＩ／Ｏ回路と電気的に接続され、かつ、前記第１モード時に第１電圧が供給される第１電源線と、
   前記メモリアレイに含まれるメモリセルと電気的に接続され、かつ、前記第２モード時に、前記第１電圧よりも低い第２電圧が供給される第２電源線と、を含み、
   前記第１スイッチは、第１電界効果トランジスタと、第２電界効果トランジスタと、から成り、
   前記第１電界効果トランジスタのソースは、前記第１電源線と電気的に接続されており、
   前記第２電界効果トランジスタのソースは、前記第２電源線と電気的に接続されており、
   前記第１電界効果トランジスタのドレインと、前記第２電界効果トランジスタのドレインとは、互いに電気的に接続されており、
   前記第２電界効果トランジスタは、前記メモリセルが形成された領域内に位置する第１ウェル上に形成されており、
   前記第１電界効果トランジスタは、前記Ｉ／Ｏ回路が形成された領域内に位置する第２ウェル上に形成されており、
   平面視において、前記メモリアレイの外周に、複数の前記第１スイッチが設けられ、
   前記平面視において、前記第１電界効果トランジスタおよび前記第２電界効果トランジスタは、前記メモリアレイと前記Ｉ／Ｏ回路との間に位置しており、かつ、前記第１電界効果トランジスタは、前記第２電界効果トランジスタと前記Ｉ／Ｏ回路との間に位置しており、
   前記メモリ回路が形成される領域外には、第２スイッチが形成されており、
   前記第２スイッチは、前記第１電源線と電気的に接続されたソースを有する第３電界効果トランジスタと、前記第２電源線と電気的に接続されたソースを有する第４電界効果トランジスタと、から成る、半導体装置。
2. 前記第１モードは、アクティブモードであり、
   前記第２モードは、アクティブモードおよびスタンバイモードである、請求項１記載の半導体装置。
3. 前記第１電界効果トランジスタおよび前記第２電界効果トランジスタのそれぞれは、ｐ型の電界効果トランジスタである、請求項１記載の半導体装置。
4. 前記第１ウェルおよび前記第２ウェルのそれぞれは、ｎ型の不純物領域である、請求項３記載の半導体装置。
5. 第１モード、および前記第１モードとは異なる第２モードを有する半導体装置であって、
   第１スイッチ、メモリアレイ、および周辺回路、を有するメモリ回路と、
   前記周辺回路に含まれるＩ／Ｏ回路と電気的に接続され、かつ、前記第１モード時に第１電圧が供給される第１電源線と、
   前記メモリアレイに含まれるメモリセルと電気的に接続され、かつ、前記第２モード時に、前記第１電圧よりも低い第２電圧が供給される第２電源線と、を含み、
   前記第１スイッチは、第１電界効果トランジスタと、第２電界効果トランジスタと、から成り、
   前記第１電界効果トランジスタのソースは、前記第１電源線と電気的に接続されており、
   前記第２電界効果トランジスタのソースは、前記第２電源線と電気的に接続されており、
   前記第１電界効果トランジスタのドレインと、前記第２電界効果トランジスタのドレインとは、互いに電気的に接続されており、
   前記第２電界効果トランジスタは、前記メモリセルが形成された領域内に位置する第１ウェル上に形成されており、
   前記第１電界効果トランジスタは、前記Ｉ／Ｏ回路が形成された領域内に位置する第２ウェル上に形成されており、
   平面視において、前記メモリアレイの外周に、複数の前記第１スイッチが設けられ、
   前記平面視において、前記第１電界効果トランジスタおよび前記第２電界効果トランジスタは、前記メモリアレイと前記Ｉ／Ｏ回路との間に位置しており、かつ、前記第１電界効果トランジスタは、前記第２電界効果トランジスタと前記Ｉ／Ｏ回路との間に位置しており、
   前記メモリアレイは、平面視において、４つの辺を有する長方形の領域内に配置されており、
   複数の前記第１スイッチは、前記長方形が有する４つの辺の内、３つの辺に沿って配置されている、半導体装置。

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