JP6779960B2 - 半導体装置 - Google Patents

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Description

本開示は、半導体装置に関し、特に、動作モードとしてアクティブおよびスタンバイモードを有する半導体装置の電源制御に関する。
マイクロコンピュータなどの半導体装置は、内部回路に供給する電源電圧(以下、内部電源電圧とも称する)を生成するための電源回路を備えている。このような半導体装置には、高速動作および低消費電力の実現のために、半導体装置の動作時(アクティブモード)と待機時(スタンバイモード)とで、動作させる電源回路を切替えるように構成したものが広く用いられている。
電源回路は、半導体装置のアクティブモードおよびスタンバイモードの両動作モードにおいて、安定した電源電圧を発生させる必要がある。このため、消費電力が大きく、電圧降下が起こりやすいアクティブモード時には、電力供給能力の高い電源回路が用いられる一方で、消費電力が小さいスタンバイモード時には、低消費電力化のため、消費電力を抑えた電源回路が用いられる。
多電源のチップにおいて、電源投入時、各回路が順方向にバイアスされるといった不具合が生じないよう、予め定められた電源立ち上げシーケンスに従って複数の電源電圧を順次立ち上げる必要がある。この立ち上げシーケンス制御は、ユーザへの制約となってしまう。
この点で、電源の投入順によらず、回路が順方向にバイアスされる不具合が生じないようにするスイッチ回路を設けた構成が開示されている(特許文献1)。
具体的には、アクティブモード時には、メモリアレイのメモリセルの電源電圧の供給経路と周辺回路用の電源電圧の供給経路を短絡し、スタンバイモード時にメモリアレイのメモリセルの電源電圧のみを供給して、周辺回路用の電源電圧の供給経路を遮断するスイッチ回路が提案されている。
特開2014−130406号公報
しかしながら、上記スイッチ回路は、電源回路側に設けられている場合が一般的であり、2種類の電源線と接続される半導体装置の内部回路側では配線抵抗により電位差が生じる可能性がある。これにより誤動作やリーク電流が生じる可能性がある。
本開示は、上記の課題を解決するためになされたものであって、電源の投入順によらずに、不具合を生じさせない半導体装置を提供することを目的とする。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施例に従う第1モード、および第1モードとは異なる第2モードを有する半導体装置であって、半導体装置は、第1スイッチ、メモリアレイ、および周辺回路、を有するメモリ回路と、周辺回路のI/O回路と電気的に接続され、かつ、第1モード時に第1電圧が供給される第1電源線と、メモリアレイのメモリセルと電気的に接続され、かつ、第2モード時に、第1電圧よりも低い第2電圧が供給される第2電源線と、を含み、第1スイッチは、第1電界効果トランジスタと、第2電界効果トランジスタと、から成り、第1電界効果トランジスタのソースは、第1電源線と電気的に接続されており、第2電界効果トランジスタのソースは、第2電源線と電気的に接続されており、第1電界効果トランジスタは、メモリセルが形成された領域内に位置する第1ウェル上に形成されており、第2電界効果トランジスタは、I/O回路が形成された領域内に位置する第2ウェル上に形成されている。
一実施例によれば、電源の投入順によらずに、不具合を生じさせない半導体装置を実現させることが可能である。
実施形態に基づく半導体装置100の全体構成を示す図である。 実施形態に基づくメモリアレイMA、周辺回路20および電源遮断制御回路40の構成を説明する図である。 実施形態に基づく電源投入時の電位レベルを説明する図である。 スタンバイモードにおける電源遮断時の電位レベルを説明する図である。 実施形態に基づくスイッチ70の構成を模式的に示す断面図である。 実施形態に基づくスイッチ30のレイアウト構成を説明する図である。 実施形態の半導体装置100の全体的なレイアウトを説明する図である。 実施形態の変形例に基づく半導体装置100#の全体構成を示す図である。
本実施形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。
図1は、実施形態に基づく半導体装置100の全体構成を示す図である。
図1を参照して、半導体装置100は、ロジック回路50と、メモリセルを有するメモリ回路10と、外部から供給される外部電源電圧VCCQを受けて、外部電源電圧VCCQを降圧して第1の内部電源電圧(電圧VDD)を生成するVDD用電源レギュレータ60と、外部電源電圧VCCQを降圧して第2の内部電源電圧(電圧SVDD)を生成するSVDD用電源レギュレータ80と、電源遮断制御回路40と、スイッチ70とを含む。
SVDD用電源レギュレータ80は、電源線SVLに電圧SVDDを供給する。
VDD用電源レギュレータ60は、電線線VLに電圧VDDを供給する。
ロジック回路50は、電源線VLと接続され、当該電源線VLからの電圧の供給を受けて動作する。
メモリ回路10は、電源線VLおよび電源線SVLと接続され、当該電源線VLおよびSVLからの電圧の供給を受けて動作する。
スイッチ70は、PチャネルMOSトランジスタ71,72を含む。
PチャネルMOSトランジスタ71,72は、電源線SVLおよび電源線VLとの間に直列に接続される。
メモリ回路10は、メモリセルを有するメモリアレイMAと、周辺回路20と、スイッチ30とを含む。
メモリアレイMAは、電源線SVLと接続され、電源線SVLの電圧の供給を受けて動作する。
周辺回路20は、電源線VLと接続され、電源線VLの電圧の供給を受けて動作する。
スイッチ30は、PチャネルMOSトランジスタ31,32を含む。
PチャネルMOSトランジスタ31,32は、電源線SVLおよび電源線VLとの間に直列に接続される。
電源遮断制御回路40は、スイッチ70,30を制御する制御信号を生成して出力する。具体的には、電源遮断制御回路40は、制御指令PWSSおよび電源線SVLおよび電線線VLの電圧レベルに基づいて制御信号PWSSPおよびPWSPPを生成する。
制御信号PWSSPは、PチャネルMOSトランジスタ71,31のゲートに入力される。
制御信号PWSPPは、PチャネルMOSトランジスタ72,32のゲートに入力される。
具体的には、電源遮断制御回路40は、アクティブモード時においてスイッチ70,30が導通して電源線VLおよびで電源線SVLが短絡するように制御信号を生成し、VDD用電源レギュレータ60からの電源が遮断されるスタンバイモード時においてスイッチ70,30が非導通となって電源線VLおよび電源線SVLの短絡が接離されるように制御信号を生成する。
これにより、スタンバイモード時にメモリ回路10の周辺回路20への電圧の供給が停止するため、メモリアレイMAのみに電源線SVLを介して電圧SVDDが供給されるためスタンバイ電流の低減化を図ることが可能である。
図2は、実施形態に基づくメモリアレイMA、周辺回路20および電源遮断制御回路40の構成を説明する図である。
図2に示されるように、メモリアレイMAは、行列状に配置された複数のメモリセル1を有する。各メモリセル1は、書き換え可能に設けられたSRAM(Static Random Access Memory)セルである。本例においては、6トランジスタのSRAMセルが示されている。SRAMセルの詳細については公知であるためその詳細な説明については省略する。アクセストランジスタは、対応するワード線WLと電気的に接続されている。アクセストランジスタは、メモリセル1のデータ読出あるいはデータ書込を実行する際に活性化されたワード線WLに従って導通する。
メモリセル1は、電源線SVLと接続され、電源線SVLから供給される電圧SVDDと、接地電圧(固定電圧)VSSと電気的に接続される。本例においては、2行2列のメモリセルが示されている。
メモリアレイMAのメモリセル行にそれぞれ対応して複数のワード線WLが設けられる。
また、メモリアレイMAのメモリセル列にそれぞれ対応して複数のビット線対が設けられる。本例においては、2列のメモリセル列が示されている。2列のメモリセル列に対応して設けられた2個のビット線対BT,BBが設けられる。
周辺回路20は、I/O回路2およびドライバ&デコーダ17を含む。
I/O回路2は、メモリセル列毎に設けられたプリチャージ回路3と、選択回路4と、ライトドライバ5と、センスアンプ6とを含む。I/O回路2は、電源線VLと接続され、電圧VDDが供給される。
プリチャージ回路3は、データ読出時に対応するビット線対をイコライズするとともに、電源線VLの電圧VDDの電圧に設定する。
選択回路4は、デコード信号Y1,Y0に従ってビット線対を選択する。
本例においては、図示しないコラムデコーダにより、1ビットのコラムアドレスデータに基づいてデコード信号Y1,Y0が生成される。
選択回路4は、デコード信号Y1,Y0に従ってビット線対とデータ線対CBT,CBBとを接続する。
デコード信号Y1,Y0が「0」(「L」レベル)の場合には、プリチャージ回路3が活性化され、ビット線対BT,BBを接続してイコライズするとともに、電圧VDDと電気的に接続する。
ライトドライバ5は、データ書込時に書込データに従ってメモリアレイMAにデータを書き込む。具体的には、ライトドライバ5は、活性化信号に従って活性化され、書込データに基づいてビット線対を駆動する。
センスアンプ6は、データ読出時にメモリアレイMAからの読出データを出力する。具体的には、データ読出時において、センスアンプ6は、メモリセル1が保持するデータに従ってビット線対に伝達された電位差を増幅して読出データを出力する。
ドライバ&デコーダ17は、電源線VLと接続され、電圧VDDの供給を受けて動作する。
ドライバ&デコーダ17は、ロウアドレス信号をプリデコードするアドレスデコーダ21と、メモリセル行にそれぞれ対応して設けられた複数のワード線WLに対応して設けられた複数のドライバユニット22を含む。
アドレスデコーダ21は、ロウアドレス信号に基づいて上位ビットをプリデコードした結果、プリデコード信号XUを出力する。また、ロウアドレス信号の下位ビットをプリデコードした結果、プリデコード信号XLを出力する。
ドライバユニット22は、プリデコード信号XUと、プリデコード信号XLとに基づいて選択信号を出力するNAND回路NDと、NAND回路NDの選択信号に基づいてワード線WLを駆動するPチャネルMOSトランジスタPTと、NチャネルMOSトランジスタNTとを含む。
PチャネルMOSトランジスタPTと、NチャネルMOSトランジスタNTは、ワード電源線LCVDDと接地電圧VSSとの間に接続され、その接続ノードはワード線WLと電気的に結合される。
NAND回路NDの選択信号が「0」(「「L」レベル」)の場合にPチャネルMOSトランジスタPTが導通してワード電源線LCVDDとワード線WLとが電気的に結合される。
NAND回路NDの選択信号が「1」(「「H」レベル」)の場合にNチャネルMOSトランジスタNTが導通して接地電圧VSSとワード線WLとが電気的に結合される。
なお、通常、メモリセル1の動作安定性の観点からワード線WLにはメモリセル1と同じ電位が供給される。従って、ドライバユニット22のPチャネルMOSトランジスタのソースとバックゲートにはメモリセル用の電圧SVDDが接続される。
次に、ワード線固定回路11について説明する。ワード線固定回路11は、電圧SVDDにより駆動される。
ワード線固定回路11は、複数のワード線WLにそれぞれ対応して設けられる複数の固定トランジスタ12と、ワード線固定信号LCMWDを生成する制御回路13と、ワード電源線LCVDDを駆動する電源線駆動回路14と、遅延素子16と、インバータ15とを含む。
遅延素子16は、抵抗あるいはインバータ等を用いて一定期間信号を遅延させる。なお、物理的な回路を形成することなく、配線抵抗に基づいて遅延素子を形成するようにしても良い。
制御回路13は、インバータ25A,25Bと、NAND回路25Dとを含む。
インバータ25Aは、制御信号PWSSPの信号の入力を受け付ける。
インバータ25Bは、インバータ25Aの出力信号を反転させた制御信号LCMを出力する。
電源線駆動回路14は、制御信号LCMにより駆動される。
電源線駆動回路14は、電圧SVDDと接地電圧VSSとの間に設けられたPチャネルMOSトランジスタ14Aと、NチャネルMOSトランジスタ14Bとを含む。
PチャネルMOSトランジスタ14Aと、NチャネルMOSトランジスタ14Bとの接続ノードは、ワード電源線LCVDDと接続される。PチャネルMOSトランジスタ14Aと、NチャネルMOSトランジスタ14Bのゲートは、制御信号LCMの入力を受ける。
制御信号LCMが「0」(「L」レベル)の場合に、PチャネルMOSトランジスタ14Aが導通して、ワード電源線LCVDDと電圧SVDDとが電気的に結合される。
制御信号LCMが「1」(「H」レベル)の場合に、NチャネルMOSトランジスタ14Bが導通して、ワード電源線LCVDDと接地電圧VSSとが電気的に結合される。
制御信号LCMは、インバータ15および遅延素子16を介してNAND回路25Dの一方の入力ノードに入力される。
NAND回路25Dの他方の入力ノードは、インバータ25Aの出力信号の入力を受ける。
NAND回路25Dは、インバータ25Aの出力信号と、遅延素子16等を介する信号とのNAND論理演算結果をワード線固定信号LCMWDとして出力する。
電源遮断制御回路40は、インバータ41,42と、NAND回路43とを含む。
インバータ41は、電源線SVLの電圧レベルに応じてその反転信号を制御信号PWSPPとして出力する。具体的には、インバータ41は、電源線SVLの電圧レベルが「H」レベルとなった場合に制御信号PWSPPを「L」レベルに設定する。
インバータ42は、制御指令PWSSに従ってその反転信号をNAND回路43の入力ノードの一方側に出力する。制御指令PWSSは、スタンバイモードとアクティブモードとを制御する指令であり、スタンバイモードの場合に「H」レベルに設定され、アクティブモードの場合に「L」レベルに設定される。
NAND回路43は、インバータ42の出力信号と、電源線VLの電圧レベルとのNAND論理演算結果を制御信号PWSSPとして出力する。
本例においては、電源遮断制御回路40は、電源線SVLの電圧レベルが「H」レベルとなった場合に制御信号PWSPP(「L」レベル)を出力するためPチャネルMOSトランジスタ32は導通している。また、アクティブモードにおいては、制御指令PWSSは、「L」レベルに設定されているためインバータ42の出力は、「H」レベルに設定されている。したがって、NAND回路43は、電源線SVLの電圧レベルが「H」レベルの場合に制御信号PWSSP(「L」レベル)を出力するためPチャネルMOSトランジスタ31は導通している。したがって、アクティブモードにおいては、PチャネルMOSトランジスタ31,32はともに導通しており、電源線VLおよびSVLは短絡されている。
一方、スタンバイモードにおいては、制御指令PWSSは、「H」レベルに設定されるためNAND回路43は、制御信号PWSSP(「H」レベル)を出力するためPチャネルMOSトランジスタ31を非導通に設定する。また、電源線VLの電圧レベルが「L」レベルとなった場合にもNAND回路43は、制御信号PWSSP(「H」レベル)を出力するためPチャネルMOSトランジスタ31を非導通に設定する。したがって、スタンバイモードにおいては、PチャネルMOSトランジスタ31は非導通であるため電源線VLおよびSVLは接離されている。
図3は、実施形態に基づく電源投入時の電位レベルを説明する図である。
図3に示されるように、電圧SVDDを先に投入した場合の動作について説明する。
まず、電圧VDDおよび電圧SVDDがともに電源投入されていない場合(ともに「L」レベル)について説明する。
トランジスタのN−Wellにも電圧が印加されていないので、信号は伝わらず、制御信号LCM、ワード線固定信号LCMWD、ワード電源線LCVDD、ワード線WL、プリデコード信号XU、XLのいずれの信号も不定の状態となっている。
次に、電圧SVDDが電源投入されて、「H」レベルに遷移した場合が示されている。
これにより、電圧SVDDが接続されたトランジスタのN−Wellに電圧が印加され、電圧SVDDが接続された回路の信号が伝搬する。
本例の場合には、周辺回路用の電圧VDDは「L」レベルの状態を維持している。
電源遮断制御回路40は、電圧SVDDの立ち上げに従って制御信号PWSPPを「L」レベルに設定する。一方、電圧VDDは、「L」レベルの状態を維持しているため制御信号PWSSPを「H」レベルに設定する。
したがって、この場合にはスイッチ30のPチャネルMOSトランジスタ31,32は導通しない。
一方、制御信号PWSSPにしたがって、制御回路13は、制御信号LCMを「H」レベルに設定する。これにより、電源線駆動回路14のNチャネルMOSトランジスタ14Bが導通して、ワード電源線LCVDDを接地電圧VSSと電気的に結合させる。
また、制御回路13のNAND回路25Dは、電圧VDDの電位に応じた信号(「L」レベル)の入力に従って、ワード線固定信号LCMWDは、「H」レベルに設定される。
固定トランジスタ12は、ワード線固定信号LCMWD(「H」レベル)に従って導通し、ワード線WLを接地電圧VSSを電気的に結合させる。ワード線WLは、「L」レベルに設定される。
これにより、電源投入に際し、電圧VDDよりも先に電圧SVDDが投入された場合であっても、ワード線WLが「L」レベルに設定されるためメモリセル1のアクセストランジスタは非導通状態となる。
したがって、ワード線WLの電位が不定となることはない。
なお、仮に、ワード線WLの電位が不定となった場合について説明する。電圧SVDDが投入されると、メモリセル1のインバータクロスカップルの働きに従って、内部ノードのいずれか一方に電圧SVDDが印加される。
一方、電圧VDDは「L」レベルに設定されている。
ここで、ワード線WLの電位が不定となるとアクセストランジスタを介して、メモリセル1の内部ノードに印加された電圧SVDDと、電気的に接続された周辺回路用の電圧VDD(「L」レベル)が接続されたプリチャージ回路3のPチャネルMOSトランジスタのバックゲートあるいは選択回路4のPチャネルMOSトランジスタのバックゲート間で貫通電流が流れる可能性がある。
それゆえ、実施形態に基づく構成の如く、ワード線WLを「L」レベルに固定にすることにより、電圧SVDDから電圧VDD間で貫通電流が流れることを抑制し、誤動作、故障等の不具合を回避することが可能である。
そして、電源遮断制御回路40は、電圧VDDの立ち上げに従って制御信号PWSSPを「L」レベルに設定する。これにより、スイッチ30のPチャネルMOSトランジスタ31,32は導通して電源線VLおよび電源線SVLは、短絡された状態となる。
また、制御信号LCMおよびワード線固定信号LCMWDは、「L」レベルに設定される。また、アドレスデコーダ21が初期化されて、プリデコード信号XU,XLが「L」レベルに設定される。
一方で、電圧VDDが電圧SVDDよりも先に投入された場合には、アドレスデコーダ21が初期化されて、プリデコード信号XU,XLが「L」レベルに設定される。
これにより、ドライバユニット22のNチャネルMOSトランジスタNTが導通し、ワード線WLは、接地電圧VSSと電気的に結合される。したがって、ワード線WLは「L」レベルに設定されるため、不定となることはなく、電圧VDDと電圧SVDDとの間に貫通電流が流れることは無い。
当該構成により、電圧VDDと、電圧SVDDの電源の投入順序によらずに、不具合を生じさせることなく回路を駆動させることが可能となり、回路設計者にとって設計のし易い回路構成を実現することが可能となる。
図4は、スタンバイモードにおける電源遮断時の電位レベルを説明する図である。
図4に示されるように、電圧VDDを遮断した場合の動作について説明する。
まず、電圧VDDおよび電圧SVDDがともに電源投入されている場合が示されている。
次に、VDD用電源レギュレータ60からの電圧VDDが遮断されて、「L」レベルに遷移する場合が示されている。
また、制御指令PWSSが「H」レベルに立ち上がった状態が示されている。
これにより、電源遮断制御回路40は、制御信号PWSSPを「H」レベルに設定する。一方、電圧SVDDは、「H」レベルの状態を維持しているため制御信号PWSPPは、「L」レベルの状態を維持する。
したがって、この場合にはスイッチ30のPチャネルMOSトランジスタ31は、非導通となり、電源線VLと電源線SVLとの短絡が接離される。
そして、制御信号PWSSPにしたがって、制御回路13は、制御信号LCMを「H」レベルに設定する。これにより、電源線駆動回路14のNチャネルMOSトランジスタ14Bが導通して、ワード電源線LCVDDを接地電圧VSSと電気的に結合させる。
また、制御回路13のNAND回路25Dは、制御指令PWSSの電位に応じた信号(「L」レベル)の入力に従って、ワード線固定信号LCMWDは、「H」レベルに設定される。
固定トランジスタ12は、ワード線固定信号LCMWD(「H」レベル)に従って導通し、ワード線WLを接地電圧VSSを電気的に結合させる。ワード線WLは、「L」レベルに設定される。
これにより、ワード線WLが「L」レベルに設定されるためメモリセル1のアクセストランジスタは非導通状態となる。したがって、ワード線WLの電位が不定となることはない。
次に、VDD用電源レギュレータ60からの電圧VDDが供給されて、「H」レベルに遷移した場合が示されている。
また、制御指令PWSSが「L」レベルに立ち上がった状態が示されている。
これにより、電源遮断制御回路40は、制御信号PWSSPを「L」レベルに設定する。一方、電圧SVDDは、「H」レベルの状態を維持しているため制御信号PWSPPは、「L」レベルの状態を維持する。
したがって、この場合にはスイッチ30のPチャネルMOSトランジスタ31,32は導通し、電源線VLと電源線SVLとは短絡される。
また、制御信号LCMおよびワード線固定信号LCMWDは、「L」レベルに設定される。また、アドレスデコーダ21が初期化されて、プリデコード信号XU,XLが「L」レベルに設定される。
<スイッチ構成>
図5は、実施形態に基づくスイッチ70の構成を模式的に示す断面図である。
図5を参照して、PチャネルMOSトランジスタ71,72は、P型半導体基板P−Subに設けられたN型ウェルN−Wellに形成される。PチャネルMOSトランジスタ71は、ソースSが電源線SVLに接続され、ドレインDがPチャネルMOSトランジスタ72のドレインDに接続される。PチャネルMOSトランジスタ71が形成されるN型ウェルN−Wellは電源線SVLに接続される。
PチャネルMOSトランジスタ72は、ソースSが電源線VLに接続され、ドレインDがPチャネルMOSトランジスタ71のドレインDに接続される。PチャネルMOSトランジスタ72が形成されるN型ウェルN−Wellは電源線VLに接続される。
半導体装置100に電源が投入されると、SVDD用電源レギュレータ80およびVDD用電源レギュレータ60がそれぞれ起動されることによって、電圧SVDDおよび電圧VDDがそれぞれ立ち上がる。PチャネルMOSトランジスタ71は、ソースSおよびN型ウェルN−Wellに電圧SVDDを受ける。PチャネルMOSトランジスタ72は、ソースSおよびN型ウェルN−wellに電圧VDDを受ける。
ここで、電圧SVDDの立ち上がりが電圧VDDの立ち上がりよりも遅い場合を想定する。この場合、PチャネルMOSトランジスタ72では、電圧VDDが「H」レベルとなっていても、電圧SVDDが「H」レベルに立ち上るまではPチャネルMOSトランジスタ72はオンされない。このため、PチャネルMOSトランジスタ72のドレインDは、ハイインピーダンス状態となる。
一方、PチャネルMOSトランジスタ71では、電圧VDDが「H」レベルとなっていても、電圧SVDDが「H」レベルに立ち上がるまでは制御信号PWSPPを「L」レベルにしないため、PチャネルMOSトランジスタ71はオンされない。このような状態であっても、PチャネルMOSトランジスタ71のドレインDはハイインピーダンス状態となっているため、ドレインDおよび対応のN型ウェルN―Well間のPN接合が順方向にバイアスされることがない。よって、PN接合に電流が流れることがない。
なお、電圧SVDDの立ち上がりが電圧VDDの立ち上がりよりも遅い場合においても同様のことがいえる。この場合は、PチャネルMOSトランジスタ72において、ドレインDおよび対応のN型ウェルN−well間のPN接合が順方向にバイアスされないため、PN接合に電流が流れることがない。
このように、電圧SVDDおよび電圧VDDのいずれが先に「H」レベルに立ち上がってもPチャネルMOSトランジスタ71,72のPN接合が順方向にバイアスされることがない。したがって、電源立ち上げシーケンスに対する制約が不要となるため、電源の投入順序によらず、不具合を生じさせることなく回路を駆動させることが可能である。
なお、本例においては、スイッチ70の構成を用いて説明したが、スイッチ30の構成についても同様である。
図6は、実施形態に基づくスイッチ30のレイアウト構成を説明する図である。
図6に示されるように、本例においては、一例としてメモリアレイMAのメモリセル領域の周辺にスイッチを設けた構成が示されている。
具体的には、電圧VSSが供給されるP型ウェルP−Wellの周辺領域にN型ウェルN−Wellが設けられ、当該N型ウェルN−Wellには電圧SVDDが供給される。
電圧SVDDが供給されるN型ウェルN−Wellには、メモリセル1を構成するPチャネルMOSトランジスタおよびドライバユニット22を構成するPチャネルMOSトランジスタが設けられる。
また、N型ウェルN−Wellに、PチャネルMOSトランジスタ31が形成される。当該PチャネルMOSトランジスタ31のソースは、電源線SVLと接続される。PチャネルMOSトランジスタ31のドレインは、PチャネルMOSトランジスタ32のドレインと接続される。
PチャネルMOSトランジスタ32は、さらに外側のN型ウェルN−Wellに設けられる。当該N型ウェルN−Wellには、電圧VDDが供給される。電圧VDDが供給されるN型ウェルN−Wellは周辺回路20と共用され、周辺回路20を構成するPチャネルMOSトランジスタが設けられる。
PチャネルMOSトランジスタ32のソースは、電源線VLと接続される。
本例においては、スイッチ30がメモリアレイMAのメモリセル領域の周辺に複数設けられた構成が示されている。
当該スイッチ30のPチャネルMOSトランジスタ31,32がともに導通することにより電源線が短絡されて共通の電圧が供給される。
本例においては、PチャネルMOSトランジスタ31をメモリセル領域に設けた構成である。メモリセル領域は、電圧SVDDが供給されるN型ウェルN−Wellに形成されるため同じ電圧SVDDが供給されるN型ウェルN−WellにPチャネルMOSトランジスタ31を設け、電圧VDDが供給されるN型ウェルN−WellにPチャネルMOSトランジスタ32を設けた構成である。
当該構成により、メモリセル領域にPチャネルMOSトランジスタ31を設けることによりレイアウト面積の効率化を図ることが可能である。
仮に、メモリセル領域外に設ける場合には、PチャネルMOSトランジスタ31を形成するための電圧SVDDが供給されるN−Wellを、電圧VDDが供給されるN−Wellと分離した状態で設ける必要がある。一般的に、異なる電位レベルのN−Well間は、分離のために間隔を広く確保する必要があり、その分、スイッチ30のレイアウト面積が大きくなる。
本例においては、メモリセル領域の周辺に形成されている電圧VDDが供給されるN型ウェルN−Wellと分離した電圧SVDDが供給されるN型ウェルN−Wellを利用するため上述したようにスイッチの面積を縮小することが可能である。
図7は、実施形態の半導体装置100の全体的なレイアウトを説明する図である。
図7に示されるように、メモリアレイMAの周囲に複数のスイッチ30が配置される。この点で、そして、メモリアレイMAの外周(上下と右)を囲むようにしてスイッチ30を構成するPチャネルMOSトランジスタ31と、PチャネルMOSトランジスタ32とが設けられる。
PチャネルMOSトランジスタ31は、メモリセル領域に設けられ、電圧SVDDが供給されるN型ウェルN−Wellを共有している。また、PチャネルMOSトランジスタ32は、電圧VDDが供給されるN−Wellに設けられるためその外側に形成される。I/O回路2は、PチャネルMOSトランジスタ32と電圧VDDが供給されるN−Wellを共有する。
なお、ドライバ&デコーダ17およびワード線固定回路11は、メモリアレイMAの電源と共有されるためスイッチ30は、ドライバ&デコーダ17およびワード線固定回路11が設けられているメモリアレイMAの外周(左側)には配置されない。
また、本例においては、電源線VLと電源線SVLとの間に複数のスイッチ30を設けた構成とすることにより電源線VLと電源線SVLとをメモリセル領域に近い側で短絡することにより電源配線による電位差が生じることを抑制して同じ電圧レベルの電圧を供給することが可能である。
これにより、誤動作やリーク電流が生じることを抑制することが可能である。
<変形例>
図8は、実施形態の変形例に基づく半導体装置100#の全体構成を示す図である。
図8を参照して、半導体装置100#は、半導体装置100と比較してさらに複数のメモリ回路を設けた点が異なる。具体的には、メモリ回路10A〜10Cを設けた構成であり、当該メモリ回路10A〜10Cは、電源線VLおよびSVLを共通にした構成である。
各メモリ回路10A〜10Cは、上記したスイッチ30A〜30Cをそれぞれ含む。
スイッチ30A〜30Cは、スイッチ30と同様の機能を有する。
したがって、複数のメモリ回路10A〜10Cが設けられる構成においては、特に配線抵抗による負荷が異なり電位差が生じやすくなるが、各メモリ回路内において電源線VLおよび電源線SVLを短絡するスイッチを設ける構成により、メモリセル領域に近い側で短絡することにより電源配線による電位差が生じることを抑制して同じ電圧レベルの電圧を供給することが可能である。
以上、本開示を実施形態に基づき具体的に説明したが、本開示は、実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
1 メモリセル、3 プリチャージ回路、4 選択回路、5 ライトドライバ、6 センスアンプ、10,10A〜10C メモリ回路、11 ワード線固定回路、12 固定トランジスタ、13 制御回路、14 電源線駆動回路、20 周辺回路、21 アドレスデコーダ、22 ドライバユニット、30,30A〜30C,70 スイッチ、40 電源遮断制御回路、50 ロジック回路、60 VDD用電源レギュレータ、80 SVDD用電源レギュレータ、100,100# 半導体装置。

Claims (5)

  1. 第1モード、および前記第1モードとは異なる第2モードを有する半導体装置であって、
    第1スイッチ、メモリアレイ、および周辺回路、を有するメモリ回路と、
    前記周辺回路に含まれるI/O回路と電気的に接続され、かつ、前記第1モード時に第1電圧が供給される第1電源線と、
    前記メモリアレイに含まれるメモリセルと電気的に接続され、かつ、前記第2モード時に、前記第1電圧よりも低い第2電圧が供給される第2電源線と、を含み、
    前記第1スイッチは、第1電界効果トランジスタと、第2電界効果トランジスタと、から成り、
    前記第1電界効果トランジスタのソースは、前記第1電源線と電気的に接続されており、
    前記第2電界効果トランジスタのソースは、前記第2電源線と電気的に接続されており、
    前記第1電界効果トランジスタのドレインと、前記第2電界効果トランジスタのドレインとは、互いに電気的に接続されており、
    前記第2電界効果トランジスタは、前記メモリセルが形成された領域内に位置する第1ウェル上に形成されており、
    前記第1電界効果トランジスタは、前記I/O回路が形成された領域内に位置する第2ウェル上に形成されており、
    平面視において、前記メモリアレイの外周に、複数の前記第1スイッチが設けられ、
    前記平面視において、前記第1電界効果トランジスタおよび前記第2電界効果トランジスタは、前記メモリアレイと前記I/O回路との間に位置しており、かつ、前記第1電界効果トランジスタは、前記第2電界効果トランジスタと前記I/O回路との間に位置しており、
    前記メモリ回路が形成される領域外には、第2スイッチが形成されており、
    前記第2スイッチは、前記第1電源線と電気的に接続されたソースを有する第3電界効果トランジスタと、前記第2電源線と電気的に接続されたソースを有する第4電界効果トランジスタと、から成る、半導体装置。
  2. 前記第1モードは、アクティブモードであり、
    前記第2モードは、アクティブモードおよびスタンバイモードである、請求項1記載の半導体装置。
  3. 前記第1電界効果トランジスタおよび前記第2電界効果トランジスタのそれぞれは、p型の電界効果トランジスタである、請求項1記載の半導体装置。
  4. 前記第1ウェルおよび前記第2ウェルのそれぞれは、n型の不純物領域である、請求項3記載の半導体装置。
  5. 第1モード、および前記第1モードとは異なる第2モードを有する半導体装置であって、
    第1スイッチ、メモリアレイ、および周辺回路、を有するメモリ回路と、
    前記周辺回路に含まれるI/O回路と電気的に接続され、かつ、前記第1モード時に第1電圧が供給される第1電源線と、
    前記メモリアレイに含まれるメモリセルと電気的に接続され、かつ、前記第2モード時に、前記第1電圧よりも低い第2電圧が供給される第2電源線と、を含み、
    前記第1スイッチは、第1電界効果トランジスタと、第2電界効果トランジスタと、から成り、
    前記第1電界効果トランジスタのソースは、前記第1電源線と電気的に接続されており、
    前記第2電界効果トランジスタのソースは、前記第2電源線と電気的に接続されており、
    前記第1電界効果トランジスタのドレインと、前記第2電界効果トランジスタのドレインとは、互いに電気的に接続されており、
    前記第2電界効果トランジスタは、前記メモリセルが形成された領域内に位置する第1ウェル上に形成されており、
    前記第1電界効果トランジスタは、前記I/O回路が形成された領域内に位置する第2ウェル上に形成されており、
    平面視において、前記メモリアレイの外周に、複数の前記第1スイッチが設けられ、
    前記平面視において、前記第1電界効果トランジスタおよび前記第2電界効果トランジスタは、前記メモリアレイと前記I/O回路との間に位置しており、かつ、前記第1電界効果トランジスタは、前記第2電界効果トランジスタと前記I/O回路との間に位置しており、
    前記メモリアレイは、平面視において、4つの辺を有する長方形の領域内に配置されており、
    複数の前記第1スイッチは、前記長方形が有する4つの辺の内、3つの辺に沿って配置されている、半導体装置。
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