JP4936749B2

JP4936749B2 - 半導体記憶装置

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Publication number: JP4936749B2
Application number: JP2006067988A
Authority: JP
Inventors: 伸朗大塚; 修平林
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2006-03-13
Filing date: 2006-03-13
Publication date: 2012-05-23
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Description

本発明は、半導体記憶装置に係り、スタティック型のメモリセルを有するＳＲＡＭ（Static Random Access Memory）に関する。

ＳＲＡＭのスケーリングに伴うセルアレイのリーク電流増大に対して、書き込み／読み出し動作が行なわれないスタンドバイ状態において、セルアレイに印加される電源バイアスを小さくすることでリーク電流を低減する技術が提案されている。セルアレイの電源バイアスを小さくする手法としては、例えば特許文献１に一例が開示されている。

セルバイアスを制御する回路は例えば、スタンドバイ時に、メモリセルへの接地電位ＶＳＳの直接印加を遮断する電源遮断スイッチと、電源から遮断されたソース電位線の電位レベルをクランプするクランプ用ＰＭＯＳトランジスタとから構成される。そして、クランプ用ＰＭＯＳトランジスタのゲート端子に供給されるバイアス電位で制御することで、セルバイアスを最適化する。

ここで、クランプ用ＰＭＯＳトランジスタ及び電源遮断スイッチはそれぞれ、アレイ端に沿って複数個配置される。複数のクランプ用ＰＭＯＳトランジスタがアレイ端に配置されていることから、バイアス電位線もアレイ端に沿って配置されるため長い配線となり、カップリングによるノイズの影響が心配される。よって、ノイズの影響を避けるために、バイアス電位線をシールドする必要がある。すると、このシールド配線を要する分の面積増を招き、シールド配線の上下の信号線にも制約が加わってしまう。さらに、アレイが複数に分割されており、バイアス電位線がチップ内に分岐して配置される場合、この面積増の影響もバイアス電位線の本数分だけ増加してしまうという問題がある。

さらに、電源遮断スイッチは例えばＮＭＯＳトランジスタが用いられるためＰ型ウェル或いはＰ型半導体基板内に形成されるが、クランプ用ＰＭＯＳトランジスタは、Ｎ型ウェル或いはＮ型半導体基板内に形成される。よって、これらの配置領域を設けるには、Ｐ型ウェルとＮ型ウェルとの両方を設ける必要がある。

このようなウェル境界部分は、素子分離領域を用いて、通常の配線間隔などに比べて何倍もの分離距離が必要となる。このため、各クランプ用ＰＭＯＳトランジスタのサイズにかかわらず、ウェル境界の距離をとる必要から、配置領域は大きくなってしまい、チップサイズの増加につながってしまう。また、何箇所にも分けて電源遮断スイッチ及びクランプ用ＰＭＯＳトランジスタの配置領域を設ける場合などは、分割した分だけ配置領域が大きくなってしまう。
特開２００４−２０６７４５号公報

本発明は、スリープ状態時にセルバイアスを制御する半導体記憶装置において、ノイズの影響を抑制し、かつ面積を削減することが可能な半導体記憶装置を提供する。

本発明の第１の視点に係る半導体記憶装置は、複数のメモリセルが行列状に配置されて構成され、前記複数のメモリセルの各々は、第１及び第２の端子間に直列に接続された第１の負荷用ＭＩＳトランジスタ及び第１の駆動用ＭＩＳトランジスタと、前記第１及び第２の端子間に直列に接続された第２の負荷用ＭＩＳトランジスタ及び第２の駆動用ＭＩＳトランジスタとを有し、前記第１の負荷用ＭＩＳトランジスタ及び前記第１の駆動用ＭＩＳトランジスタのゲートは、前記第２の負荷用ＭＩＳトランジスタと前記第２の駆動用ＭＩＳトランジスタとの接続ノードに接続され、前記第２の負荷用ＭＩＳトランジスタ及び前記第２の駆動用ＭＩＳトランジスタのゲートは、前記第１の負荷用ＭＩＳトランジスタと前記第１の駆動用ＭＩＳトランジスタとの接続ノードに接続され、前記第１及び第２の負荷用ＭＩＳトランジスタのソースは、前記第１の端子に接続され、前記第１及び第２の駆動用ＭＩＳトランジスタのソースは、前記第２の端子に接続された、メモリセルアレイと、前記第２の端子に接続されたソース線と、複数のスイッチ素子を含み、かつ前記メモリセルの動作状態時に前記ソース線と接地電位とを電気的に接続し、前記メモリセルのスリープ状態時に前記ソース線と接地電位とを電気的に非接続にするスイッチ素子群と、前記ソース線と接地電位との間に接続され、かつ前記メモリセルのスリープ状態時に前記ソース線を接地電位と電源電位との間のクランプ電位にクランプするＰ型の第１のＭＩＳトランジスタと、前記第１のＭＩＳトランジスタのゲートにバイアス電位を供給するバイアス生成回路とを具備する。前記メモリセルアレイは、セルアレイ領域に配置され、前記スイッチ素子群は、前記セルアレイ領域内に前記メモリセルアレイ端に沿って分散配置され、前記バイアス生成回路は、前記セルアレイ領域の周囲に設けられた周辺回路領域に配置され、前記第１のＭＩＳトランジスタは、前記周辺回路領域内かつ前記メモリセルアレイと前記バイアス生成回路との間に配置される。

本発明の第２の視点に係る半導体記憶装置は、複数のメモリセルが行列状に配置されて構成され、前記複数のメモリセルの各々は、第１及び第２の端子間に直列に接続された第１の負荷用ＭＩＳトランジスタ及び第１の駆動用ＭＩＳトランジスタと、前記第１及び第２の端子間に直列に接続された第２の負荷用ＭＩＳトランジスタ及び第２の駆動用ＭＩＳトランジスタとを有し、前記第１の負荷用ＭＩＳトランジスタ及び前記第１の駆動用ＭＩＳトランジスタのゲートは、前記第２の負荷用ＭＩＳトランジスタと前記第２の駆動用ＭＩＳトランジスタとの接続ノードに接続され、前記第２の負荷用ＭＩＳトランジスタ及び前記第２の駆動用ＭＩＳトランジスタのゲートは、前記第１の負荷用ＭＩＳトランジスタと前記第１の駆動用ＭＩＳトランジスタとの接続ノードに接続され、前記第１及び第２の負荷用ＭＩＳトランジスタのソースは、前記第１の端子に接続され、前記第１及び第２の駆動用ＭＩＳトランジスタのソースは、前記第２の端子に接続された、メモリセルアレイと、前記第１の端子に接続されたソース線と、複数のスイッチ素子を含み、かつ前記メモリセルの動作状態時に前記ソース線と電源電位とを電気的に接続し、前記メモリセルのスリープ状態時に前記ソース線と電源電位とを電気的に非接続にするスイッチ素子群と、前記ソース線と電源電位との間に接続され、かつ前記メモリセルのスリープ状態時に前記ソース線を接地電位と電源電位との間のクランプ電位にクランプするＮ型の第１のＭＩＳトランジスタと、前記第１のＭＩＳトランジスタのゲートにバイアス電位を供給するバイアス生成回路とを具備する。前記メモリセルアレイは、セルアレイ領域に配置され、前記スイッチ素子群は、前記セルアレイ領域内に前記メモリセルアレイ端に沿って分散配置され、前記バイアス生成回路は、前記セルアレイ領域の周囲に設けられた周辺回路領域に配置され、前記第１のＭＩＳトランジスタは、前記周辺回路領域内かつ前記メモリセルアレイと前記バイアス生成回路との間に配置される。

本発明によれば、スリープ状態時にセルバイアスを制御する半導体記憶装置において、ノイズの影響を抑制し、かつ面積を削減することが可能な半導体記憶装置を提供することができる。

以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

（第１の実施形態）
図１は、本発明の第１の実施形態に係るＳＲＡＭ１０の概略図である。ＳＲＡＭ１０は、セルアレイ領域と周辺回路領域とを有している。セルアレイ領域には、それぞれがスタティック型の複数のメモリセルＭＣを含む複数のメモリセルアレイ１１が配置される。周辺回路領域には、メモリセルアレイ１１にデータを書き込み、或いはメモリセルアレイ１１からデータを読み出す動作に必要な周辺回路が配置される。

以下に周辺回路の一例について説明する。図２は、ＳＲＡＭ１０に含まれるメモリセルアレイ１１及び周辺回路の主要部を示すブロック図である。

メモリセルアレイ１１には、それぞれがロウ方向に延在するように複数のワード線ＷＬが配設されている。また、メモリセルアレイ１１には、それぞれがカラム方向に延在するように複数のビット線対ＢＬ，／ＢＬが配設されている。メモリセルアレイ１１の行の選択は、ワード線ＷＬにより行われる。メモリセルアレイ１１の列の選択は、ビット線対ＢＬ，／ＢＬにより行われる。

複数のワード線ＷＬには、ワード線ドライバ回路１２を介してロウデコーダ１３が接続されている。ロウデコーダ１３は、ロウアドレス信号に基づいて、ワード線ＷＬの対応する１つを選択する。

複数のビット線対ＢＬ，／ＢＬには、カラムデコーダ（Col. Dec.）１４が接続されている。カラムデコーダ１４は、カラムアドレス信号に基づいて、ビット線対ＢＬ，／ＢＬの対応する１対を選択する。

センスアンプ回路１５は、複数のセンスアンプＳＡから構成されている。センスアンプ回路１５は、メモリセルアレイ１１からカラムデコーダ１４を介して読み出されたデータを検知増幅し、この増幅したデータを出力データＤＯ０〜ＤＯｎ−１として出力する。

プリチャージ回路１６は、読み出し及び書き込み動作を実行する前に、ビット線対ＢＬ，／ＢＬを例えば電源電位ＶＤＤにプリチャージする。プリチャージ回路１６は、プリチャージ信号／ＰＲＥに基づいてプリチャージ動作を実行する。すなわち、プリチャージ回路１６は、プリチャージ信号／ＰＲＥがローレベルの場合にビット線対ＢＬ，／ＢＬを電源電位ＶＤＤにプリチャージし、一方プリチャージ信号／ＰＲＥがハイレベルの場合にプリチャージを解除する。プリチャージ信号／ＰＲＥは、制御回路１７からドライバ１２−１を介してプリチャージ回路１６に供給される。

制御回路１７は、ＳＲＡＭ１０内の各回路を制御する。制御回路１７には、外部からアドレス信号ＡＤＤや制御信号ＣＮＴ等が入力される。制御回路１７は、アドレス信号ＡＤＤに基づいて、ロウデコーダ１３に供給されるロウアドレス信号およびカラムデコーダに供給されるカラムアドレス信号を生成する。また、制御回路１７は、例えば制御信号ＣＮＴに基づいて、プリチャージ回路１６に供給されるプリチャージ信号／ＰＲＥ等を生成する。

これらワード線ドライバ回路１２、ロウデコーダ１３、カラムデコーダ１４、センスアンプ回路１５、プリチャージ回路１６及び制御回路１７等は、周辺回路領域に配置される。

図３は、図２に示したメモリセルアレイ１１に含まれるメモリセルＭＣの回路図である。メモリセルＭＣは、第１および第２のインバータ回路を備えている。第１のインバータ回路は、負荷用ＰチャネルＭＩＳ（Metal Insulator Semiconductor）トランジスタＬＤ１（本実施形態では、ＭＯＳ（Metal Oxide Semiconductor）トランジスタを用いている）と駆動用ＮチャネルＭＯＳトランジスタＤＶ１とにより構成されている。ＰチャネルＭＯＳトランジスタ（ＰＭＯＳトランジスタ）ＬＤ１とＮチャネルＭＯＳトランジスタ（ＮＭＯＳトランジスタ）ＤＶ１とは、電源電位ＶＤＤ（或いは電源電位ＶＤＤが供給される端子）と、ソース端子ＳＴ（駆動用ＮＭＯＳトランジスタのソース電位ＶＳＳＣが供給される端子）との間に直列に接続されている。

このソース電位ＶＳＳＣは、メモリセルアレイ１１に供給される電源電位のうち低い方の電源電位であり、接地電位ＶＳＳ以上かつ電源電位ＶＤＤより低い電位に設定される。このソース電位ＶＳＳＣは、後述するセルバイアスを制御する回路により変化する。

第２のインバータ回路は、負荷用ＰＭＯＳトランジスタＬＤ２と駆動用ＮＭＯＳトランジスタＤＶ２とにより構成されている。ＰＭＯＳトランジスタＬＤ２とＮＭＯＳトランジスタＤＶ２とは、電源電位ＶＤＤと、ソース電位ＶＳＳＣ（ソース端子ＳＴ）との間に直列に接続されている。

具体的には、ＰＭＯＳトランジスタＬＤ１のソース端子は、電源電位ＶＤＤに接続されている。ＰＭＯＳトランジスタＬＤ１のドレイン端子は、記憶ノードＮ１を介してＮＭＯＳトランジスタＤＶ１のドレイン端子に接続されている。ＰＭＯＳトランジスタＬＤ１のゲート端子は、ＮＭＯＳトランジスタＤＶ１のゲート端子に接続されている。ＰＭＯＳトランジスタＬＤ１のバックゲート端子（基板ゲート端子）は、電源電位ＶＤＤに接続されている。ＮＭＯＳトランジスタＤＶ１のソース端子は、ソース電位ＶＳＳＣに接続されている。ＮＭＯＳトランジスタＤＶ１のバックゲート端子は、接地電位ＶＳＳに接続されている。

ＰＭＯＳトランジスタＬＤ２のソース端子は、電源電位ＶＤＤに接続されている。ＰＭＯＳトランジスタＬＤ２のドレイン端子は、記憶ノードＮ２を介してＮＭＯＳトランジスタＤＶ２のドレイン端子に接続されている。ＰＭＯＳトランジスタＬＤ２のゲート端子は、ＮＭＯＳトランジスタＤＶ２のゲート端子に接続されている。ＰＭＯＳトランジスタＬＤ２のバックゲート端子は、電源電位ＶＤＤに接続されている。ＮＭＯＳトランジスタＤＶ２のソース端子は、ソース電位ＶＳＳＣに接続されている。ＮＭＯＳトランジスタＤＶ２のバックゲート端子は、接地電位ＶＳＳに接続されている。

ＰＭＯＳトランジスタＬＤ１のゲート端子は、記憶ノードＮ２に接続されている。ＰＭＯＳトランジスタＬＤ２のゲート端子は、記憶ノードＮ１に接続されている。換言すると、第１のインバータ回路の出力は第２のインバータ回路の入力に接続され、第２のインバータ回路の出力は第１のインバータ回路の入力に接続されている。

記憶ノードＮ１は、トランスファーゲートとしてのＮＭＯＳトランジスタＸＦ１を介してビット線ＢＬに接続されている。ＮＭＯＳトランジスタＸＦ１のゲート端子は、ワード線ＷＬに接続されている。ＮＭＯＳトランジスタＸＦ１のバックゲート端子は、接地電位ＶＳＳに接続されている。

記憶ノードＮ２は、トランスファーゲートとしてのＮＭＯＳトランジスタＸＦ２を介してビット線／ＢＬに接続されている。ＮＭＯＳトランジスタＸＦ２のゲート端子は、ワード線ＷＬに接続されている。ＮＭＯＳトランジスタＸＦ２のバックゲート端子は、接地電位ＶＳＳに接続されている。

ここで、ＳＲＡＭ１０は、ソース電位ＶＳＳＣのレベルを制御している。すなわち、スタンドバイ状態（具体的には、スリープ状態）時にメモリセルアレイ１１のソース電位ＶＳＳＣのレベルを接地電位ＶＳＳよりも上昇させることで、セルバイアス（メモリセルＭＣに印加される電位差）を小さくすることができる。これにより、スタンドバイ時において、メモリセルアレイ１１からのリーク電流を削減することが可能となる。以下に、ソース電位ＶＳＳＣのレベル制御動作を実行する回路構成について説明する。図４は、ソース電位ＶＳＳＣのレベル制御を実行する回路を中心に示した回路図である。

ＳＲＡＭ１０は、クランプ回路２３（本実施形態では、２個のクランプ用ＰＭＯＳトランジスタＰＭ１，ＰＭ２から構成される）、スイッチ素子としてのＮＭＯＳトランジスタ群２１、及びバイアス生成回路２２を備えている。なお、図４には、簡略化のためにＮＭＯＳトランジスタ群２１のうち１つのＮＭＯＳトランジスタＮＭ１のみを示している。

ＮＭＯＳトランジスタＮＭ１のドレイン端子は、ソース電位（ＶＳＳＣ）線に接続されている。ＮＭＯＳトランジスタＮＭ１のソース端子及びバックゲート端子は、接地電位ＶＳＳに接続されている。ＮＭＯＳトランジスタＮＭ１のゲート端子には、例えば制御回路１７から供給されるスリープ信号／ＳＬＰが入力されている。

このスリープ信号／ＳＬＰは、通常動作状態時にハイレベルとなり、スリープ状態時にローレベルとなる。よって、ＮＭＯＳトランジスタＮ１は、通常動作状態時にオン状態となり、スリープ状態時にオフ状態となる。通常動作状態とは、ＳＲＡＭ１０へのアクセス（メモリセルＭＣへのデータ書き込み及びメモリセルＭＣからのデータ読み出しを含む）が行なわれている状態である。

スリープ状態とは、低消費電力状態であり、かつスタンドバイ状態において、さらに内部回路に供給される内部電位のレベルを下げたり、或いは内部電位の供給を一部遮断することにより、内部回路に流れるリーク電流を低減する特殊なスタンドバイ状態のことを言う。スタンドバイ状態とは、ＳＲＡＭ１０が記憶データを保持しつつアクセスされていない（データの読み出し或いは書き込みが行われていない）状態である。

ＰＭＯＳトランジスタＰＭ１のソース端子及びバックゲート端子は、ＶＳＳＣ線に接続されている。ＰＭＯＳトランジスタＰＭ１のドレイン端子は、接地電位ＶＳＳに接続されている。ＰＭＯＳトランジスタＰＭ１のゲート端子には、バイアス生成回路２２によりバイアス電位ｐｇ１が供給されている。

ＰＭＯＳトランジスタＰＭ２のソース端子及びバックゲート端子は、ＶＳＳＣ線に接続されている。ＰＭＯＳトランジスタＰＭ２のドレイン端子は、接地電位ＶＳＳに接続されている。ＰＭＯＳトランジスタＰＭ２のゲート端子には、バイアス生成回路２２によりバイアス電位ｐｇ２が供給されている。

図５は、バイアス生成回路２２の一例を示す回路図である。バイアス生成回路２２は、バイアス電位ｐｇ１及びｐｇ２が、電源電位ＶＤＤと接地電位ＶＳＳとの間の電位差の変動と、トランジスタの閾値電圧Ｖｔｈの変動（主にプロセスによる誤差）とを反映するように構成される。

バイアス電位ｐｇ１を生成するバイアス生成回路２２−１は、電源電位ＶＤＤと接地電位ＶＳＳとの間に、電源電位ＶＤＤの供給端側から順にＰＭＯＳトランジスタＲＬ１、ＰＭＯＳトランジスタＲＬ２、ＰＭＯＳトランジスタＲＰＭ１、抵抗Ｒ１が直列に接続されて構成されている。

具体的には、ＰＭＯＳトランジスタＲＬ１、ＲＬ２はそれぞれ、そのゲート端子とドレイン端子とが接続（ダイオード接続）されている。ＰＭＯＳトランジスタＲＬ１、ＲＬ２のバックゲート端子はそれぞれ、そのソース端子に接続されている。ＰＭＯＳトランジスタＲＬ１のソース端子は、電源電位ＶＤＤに接続されている。ＰＭＯＳトランジスタＲＬ１のドレイン端子は、ＰＭＯＳトランジスタＲＬ２のソース端子に接続されている。ＰＭＯＳトランジスタＲＬ２のドレイン端子は、ＰＭＯＳトランジスタＲＰＭ１のソース端子に接続されている。

ＰＭＯＳトランジスタＲＰＭ１は、そのゲート端子とドレイン端子とが接続（ダイオード接続）されている。ＰＭＯＳトランジスタＲＰＭ１のバックゲート端子は、そのソース端子に接続されている。ＰＭＯＳトランジスタＲＰＭ１のドレイン端子は、抵抗Ｒ１に接続されている。

ＰＭＯＳトランジスタＲＬ１、ＲＬ２は、メモリセルＭＣに含まれる負荷用ＰＭＯＳトランジスタ（ＬＤ１等）のレプリカトランジスタからなる。すなわち、ＰＭＯＳトランジスタＲＬ１、ＲＬ２は、ＰＭＯＳトランジスタＬＤ１と同じ仕様（サイズ、レイアウトパターン等）で同じ閾値電圧を有するように設計される（同じプロセスで形成される）。２つのレプリカトランジスタを用いることにより、閾値電圧の誤差に対するマージンを持つことができる。

また、ＰＭＯＳトランジスタＲＰＭ１は、ＰＭＯＳトランジスタＰＭ１のレプリカトランジスタからなる。そして、バイアス電位ｐｇ１は、ＰＭＯＳトランジスタＲＰＭ１と抵抗Ｒ１との接続ノード（ＰＭＯＳトランジスタＲＰＭ１のドレイン端子）から出力される。

同様に、バイアス電位ｐｇ２を生成するバイアス生成回路２２−２は、電源電位ＶＤＤと接地電位ＶＳＳとの間に、電源電位ＶＤＤの供給端側から順にＮＭＯＳトランジスタＲＤ１、ＮＭＯＳトランジスタＲＤ２、ＰＭＯＳトランジスタＲＰＭ２、抵抗Ｒ２が直列に接続されて構成されている。

具体的には、ＮＭＯＳトランジスタＲＤ１、ＲＤ２はそれぞれ、そのゲート端子とドレイン端子とが接続（ダイオード接続）されている。ＮＭＯＳトランジスタＲＤ１、ＲＤ２のバックゲート端子はそれぞれ、接地電位ＶＳＳに接続されている。ＮＭＯＳトランジスタＲＤ１のドレイン端子は、電源電位ＶＤＤに接続されている。ＮＭＯＳトランジスタＲＤ１のソース端子は、ＮＭＯＳトランジスタＲＤ２のドレイン端子に接続されている。ＮＭＯＳトランジスタＲＤ２のソース端子は、ＰＭＯＳトランジスタＲＰＭ２のソース端子に接続されている。

ＰＭＯＳトランジスタＲＰＭ２は、そのゲート端子とドレイン端子とが接続（ダイオード接続）されている。ＰＭＯＳトランジスタＲＰＭ２のバックゲート端子は、そのソース端子に接続されている。ＰＭＯＳトランジスタＲＰＭ２のドレイン端子は、抵抗Ｒ２に接続されている。

ＮＭＯＳトランジスタＲＤ１、ＲＤ２は、メモリセルＭＣに含まれる例えば駆動用ＰＭＯＳトランジスタ（ＤＶ１等）のレプリカトランジスタからなる。ＰＭＯＳトランジスタＲＰＭ２は、ＰＭＯＳトランジスタＰＭ２のレプリカトランジスタからなる。

次に、ソース電位ＶＳＳＣのレベル制御動作について説明する。通常動作時（／ＳＬＰ＝Ｈ）には、ＮＭＯＳトランジスタＮＭ１がオン状態となるため、ソース電位ＶＳＳＣは０Ｖ（接地電位ＶＳＳ）となる。

一方、スリープ状態時（／ＳＬＰ＝Ｌ）には、ＮＭＯＳトランジスタＮＭ１がオフ状態となる。ＮＭＯＳトランジスタＮＭ１がオフ状態になると、ソース電位ＶＳＳＣは、メモリセルＭＣのリーク電流により０Ｖから次第に上昇する。

また、ＰＭＯＳトランジスタＰＭ１のゲート端子には、バイアス電位ｐｇ１が供給されている。ソース電位ＶＳＳＣのレベルが０Ｖから上昇し、バイアス電位ｐｇ１よりもＰＭＯＳトランジスタＰＭ１の閾値電圧Ｖｔｈだけ高いレベルになると、ＰＭＯＳトランジスタＰＭ１がオン状態となる。この結果、ソース電位ＶＳＳＣのレベルがクランプされる。

バイアス生成回路２２−１は、電源電位ＶＤＤよりも３つのレプリカトランジスタ（ＲＬ１、ＲＬ２、ＲＰＭ１）の閾値電圧の和だけ低い電圧に対応するバイアス電位ｐｇ１を生成している。すなわち、バイアス生成回路２２は、メモリセルＭＣを構成する負荷用ＰＭＯＳトランジスタのレプリカ（ＲＬ１、ＲＬ２）をモニターすることで、ＭＯＳトランジスタの閾値電圧Ｖｔｈに応じた最適なバイアスとなるようにバイアス電位ｐｇ１を制御する。この結果、スリープ状態時にメモリセルＭＣに掛るセルバイアスを小さくすることで、記憶データを保持しつつ、効果的にリーク電流を削減することが可能となる。

バイアス生成回路２２−２についても同様である。したがって、ＰＭＯＳトランジスタＰＭ１あるいはＰＭ２のいずれかがオン状態となった時点でソース電位ＶＳＳＣのレベルがクランプされるため、メモリセルＭＣの記憶データを破壊することなく、効果的にリーク電流を削減することが可能となる。

ところで、通常動作時にメモリセルＭＣのソース電位ＶＳＳＣをＶＳＳレベルにするためのスイッチ素子群２１（本実施形態では、ＮＭＯＳトランジスタＮＭ１群）は、図１に示すように、セルアレイ領域内でメモリセルアレイ１１端に沿って分散配置される（図１の斜線部分）。

一方、クランプ用ＰＭＯＳトランジスタＰＭ１，ＰＭ２は、メモリセルアレイ１１端ではなく、セルアレイ領域の外側の周辺回路領域に配置される。バイアス生成回路２２も周辺回路領域に配置される。また、ＰＭＯＳトランジスタＰＭ１，ＰＭ２は、バイアス生成回路２２の近傍に配置される。

より具体的には、ＰＭＯＳトランジスタＰＭ１，ＰＭ２は、図１に示すように、メモリセルアレイ１１とバイアス生成回路２２との間に配置される。或いは、ＰＭＯＳトランジスタＰＭ１，ＰＭ２は、バイアス生成回路２２の一部として含まれ、バイアス生成回路２２が配置される領域内に配置されるようにしてもよい。

ＮＭＯＳトランジスタＮＭ１については、先に述べたように、通常動作時にオン状態となるが、多数のメモリセルＭＣの動作電流をきちんと接地電位ＶＳＳに流す必要がある。図６は、通常動作時におけるメモリセルＭＣの動作電流を説明するための回路図である。なお、図６には、クランプ用ＰＭＯＳトランジスタＰＭ１のみを示している。以下の動作は、クランプ用ＰＭＯＳトランジスタＰＭ２についても同様である。

図６に示すように、ＮＭＯＳトランジスタ群２１は、セルアレイ領域内でメモリセルアレイ１１端に分散配置される。通常動作時（／ＳＬＰ＝Ｈ）には、クランプ用ＰＭＯＳトランジスタＰＭ１はオフ状態、ＮＭＯＳトランジスタ群２１はオン状態である。したがって、複数のメモリセルＭＣの動作電流は、メモリセルＭＣから、ＶＳＳＣ線及びＮＭＯＳトランジスタ群２１を介して接地電位ＶＳＳに流れる。

メモリセルＭＣから接地電位ＶＳＳに接続される配線が長くなると、その配線による寄生抵抗が大きくなる。メモリセルＭＣの動作電流は大きいため、寄生抵抗が大きなると、寄生抵抗に起因した配線における電圧ドロップ（ＩＲドロップ）により、メモリセルのソース電圧が接地電位から上昇してしまう。この結果、セル電流の低下による性能悪化を招く。

よって、ＶＳＳＣ線を、なるべく低抵抗で接地電位ＶＳＳ（ＶＳＳ線）に接続する必要がある。このため、ＮＭＯＳトランジスタ群２１は、十分な電流駆動力を持たせるためにトータルとしてのサイズを大きくする。本実施形態では、メモリセルアレイ１１に隣接してＮＭＯＳトランジスタ群２１を配置し、ＶＳＳＣ線とＶＳＳ線との間に複数のＮＭＯＳトランジスタＮＭ１を並列に接続している。

さらに、隣接する２つのＮＭＯＳトランジスタＮＭ１の距離に差があると、この距離が大きい部分の配線の寄生抵抗が大きくなってしまう。この結果、この部分の電圧降下が大きくなるため、ソース電位ＶＳＳＣが場所により変動してしまう。本実施形態では、図６に示すように、複数のＮＭＯＳトランジスタＮＭ１は、配線の寄生抵抗が場所によって偏らないように、所定距離を空けて均等に配置される。

これにより、接地電位ＶＳＳに接続される配線の寄生抵抗を低減し、この寄生抵抗による電圧降下を抑えることができる。このように、複数のＮＭＯＳトランジスタＮＭ１をアレイ端に沿って分散配置することで、アレイのどの部分についても、同様の寄生抵抗でメモリセルＭＣの動作電流が接地電位ＶＳＳに流れるようにすることができる。この結果、接地抵抗のアレイ内の位置依存を無くすことができる。

一方、ＰＭＯＳトランジスタＰＭ１，ＰＭ２については、これらが流すべき電流は、スリープ状態において、リーク電流削減のためにメモリセルＭＣのＶＳＳレベルを上昇させた状態で、メモリセルＭＣのリーク電流と釣り合うだけの電流を流せればよい。図７は、スリープ状態時におけるメモリセルＭＣのリーク電流を説明するための回路図である。

図７に示すように、スリープ状態時（／ＳＬＰ＝Ｌ）には、クランプ用ＰＭＯＳトランジスタＰＭ１はオン状態、ＮＭＯＳトランジスタ群２１はオフ状態である。したがって、複数のメモリセルＭＣのリーク電流は、メモリセルＭＣから、ＶＳＳＣ線及びＰＭＯＳトランジスタＰＭ１を介して接地電位ＶＳＳに流れる。

メモリセルＭＣのリーク電流は非常に小さい。このため、ＰＭＯＳトランジスタＰＭ１の電流駆動力については、動作電流を流す必要のあるＮＭＯＳトランジスタ群２１に比べて格段に小さくても構わない。

このように、リーク電流が非常に小さい（例えば数μＡ程度）ので、ＰＭＯＳトランジスタＰＭ１，ＰＭ２については、アレイ端に沿って分散配置せず、セルアレイ領域外の周辺回路領域に配置する。リーク電流がＶＳＳＣ線を介して１つのＰＭＯＳトランジスタＰＭ１（或いはＰＭ２）でまとめて流されることになっても、ＶＳＳＣ線の寄生抵抗による電位変動は小さく抑えられる。よって、アレイの位置に起因するＶＳＳＣレベルの電位差は小さいため問題はない。

例えば、ＶＳＳＣ線の長さが１０００μｍ、幅が２μｍ、シート抵抗が１００ｍΩ／□、リーク電流の総量が１０μＡとする。全てのリーク電流がＰＭＯＳトランジスタＰＭ１から一番遠いメモリセルＭＣから流れるとして大きめに見積もっても、電位差は、１００ｍΩ×（１０００／２）×１０μＡ＝０．５ｍＶとなり、問題にならない値である。ＰＭＯＳトランジスタＰＭ１，ＰＭ２がそれぞれリーク電流を流しても、高々この二倍であり問題はない。

このように、ＮＭＯＳトランジスタＮＭ１はアレイ端に分散配置し、ＰＭＯＳトランジスタＰＭ１，ＰＭ２をセルアレイ領域外（周辺回路領域）に配置しても、通常動作時及びスリープ時ともに電流を流す上で問題はない。

また、ＰＭＯＳトランジスタＰＭ１（或いは、ＰＭ２）のゲート端子に供給される制御信号は、アナログ信号（バイアス電位ｐｇ１）である。同様に、ＰＭＯＳトランジスタＰＭ２に供給される制御信号もアナログ信号（バイアス電位ｐｇ２）である。

バイアス電位用配線が長くなると、寄生容量が大きくなる。これにより、バイアス電位は、カップリングノイズによる電位変動が大きくなる。この結果、セルバイアスのレベル制御を正確に行なうことが困難となる。

本実施形態では、ＰＭＯＳトランジスタＰＭ１，ＰＭ２をセルアレイ領域外のバイアス生成回路２２の近傍に配置している。このため、バイアス電位ｐｇ１，ｐｇ２を供給するための配線は、ＰＭＯＳトランジスタＰＭ１，ＰＭ２とバイアス生成回路２２とを結ぶだけの非常に短い配線となり、従来のようなアレイ端に沿った配線の引き回しが不要となる。

この結果、ｐｇ１、ｐｇ２配線による面積増の問題も回避され、またｐｇ１、ｐｇ２配線に対するノイズも大幅に低減される。すなわち、ｐｇ１、ｐｇ２配線のシールドが不要となるか、シールドをしたとしても短い距離であるため、面積増の問題は回避される。

さらには、ＰＭＯＳトランジスタＰＭ１，ＰＭ２をアレイ端に配置する必要がなくなる結果として、ＰＭＯＳトランジスタＰＭ１，ＰＭ２用のＮ型ウェル領域がアレイ端では不要となる。よって、アレイ内のＰ型ウェル領域にＮＭＯＳトランジスタＮＭ１を配置するだけでよく、新たなウェル境界による素子分離領域が不要となって、これによる面積増も回避される。

なお、複数のクランプ用ＰＭＯＳトランジスタＰＭ１，ＰＭ２をアレイ端に分散配置する場合、その数を多くできるために、クランプ用ＰＭＯＳトランジスタ自身のばらつきを平滑化することができる。しかし、本実施形態では、クランプ用ＰＭＯＳトランジスタをバイアス生成回路２２の近傍の周辺回路領域に配置しているため、同様に多数個を配置すると周辺回路の面積増大を招くことになる。

ここで、クランプ用ＰＭＯＳトランジスタは、大きな電流駆動力を要するわけではなく、リーク電流を流す役目である。肝心なのは、クランプ用ＰＭＯＳトランジスタＰＭ１（或いは、ＰＭ２）と、バイアス生成回路２２のレプリカトランジスタＲＰＭ１（或いは、ＲＰＭ２）とのペアのトランジスタで特性が一致していることである。

よって、クランプ用ＰＭＯＳトランジスタＰＭ１，ＰＭ２のゲート長は、電流駆動力を要する回路で通常使用されるＭＯＳトランジスタ（例えば、ＮＭＯＳトランジスタＮＭ１）のゲート長（最小加工寸法で形成される）よりも大きく設定される。最小加工寸法とは、例えばその世代のデザインルールに基づいて決定される。このデザインルールは、製造プロセス（具体的には、露光装置の精度）に起因するゲート電極の最小加工寸法に基づいて決定される。

ゲート長を最小加工寸法よりも大きくすることで、製造時の加工ばらつきによるゲート長のばらつきや、微細なトランジスタで問題となっている、ＬＥＲ（ラインエッジラフネス）といったひとつのトランジスタ内でのゲート長のばらつきを回避できる。よって、ゲート長を大きくすることで、クランプ用ＰＭＯＳトランジスタの数を多数にすることなく、例えば１つにしても、トランジスタのばらつき問題を回避することができる。

また、ＰＭ１とＲＰＭ１、およびＰＭ２とＲＰＭ２のペアのトランジスタはそれぞれ、同じゲート長に設定される。これにより、ソース電位ＶＳＳＣのレベル制御を正確に行なうことが可能となる。

（第２の実施形態）
第２の実施形態は、メモリセルＭＣの電源電位ＶＤＤ側のソース電位のレベルを制御することでリーク電流を低減するようにしている。なお、クランプ回路２３をバイアス生成回路２２の近傍に配置し、スイッチ素子群２１をメモリセルアレイ１１端に沿って分散配置する構成は、上記第１の実施形態と同様である。

図８は、本発明の第２の実施形態に係るＳＲＡＭ１０の主要部を示す回路ブロック図である。ＳＲＡＭ１０は、クランプ回路２３、スイッチ素子としてのＰＭＯＳトランジスタ群２１、及びバイアス生成回路２２を備えている。

ＰＭＯＳトランジスタ群２１は、複数のＰＭＯＳトランジスタＰＭ１１を備えている。複数のＰＭＯＳトランジスタＰＭ１１は、電源電位（ＶＤＤ）線とソース電位（ＶＤＤＣ）線との間に並列に接続されている。すなわち、ＰＭＯＳトランジスタＰＭ１１のドレイン端子は、ソース電位（ＶＤＤＣ）線に接続されている。ＰＭＯＳトランジスタＰＭ１１のソース端子及びバックゲート端子は、電源電位ＶＤＤに接続されている。ＰＭＯＳトランジスタＰＭ１１のゲート端子には、例えば制御回路１７から供給されるスリープ信号ＳＬＰが入力されている。

このスリープ信号ＳＬＰは、通常動作時にローレベルとなり、スリープ時にハイレベルとなる。よって、ＰＭＯＳトランジスタＰＭ１１は、通常動作時にオン状態となり、スリープ時にオフ状態となる。

図９は、図８に示したメモリセルＭＣの回路図である。ＰＭＯＳトランジスタＬＤ１とＮＭＯＳトランジスタＤＶ１とは、ソース端子ＳＴ（負荷用ＰＭＯＳトランジスタのソース電位ＶＤＤＣが供給される端子）と接地電位ＶＳＳとの間に直列に接続されている。ＰＭＯＳトランジスタＬＤ２とＮＭＯＳトランジスタＤＶ２とは、ソース端子ＳＴと接地電位ＶＳＳとの間に直列に接続されている。

具体的には、ＰＭＯＳトランジスタＬＤ１及びＬＤ２のソース端子は、ソース端子ＳＴを介してソース電位ＶＤＤＣに接続されている。ＮＭＯＳトランジスタＤＶ１及びＤＶ２のソース端子は、接地電位ＶＳＳに接続されている。その他の構成は、図３に示したメモリセルＭＣと同じである。

次に、クランプ回路２３の構成について説明する。図８に示すように、クランプ回路２３は、２個のクランプ用ＮＭＯＳトランジスタＮＭ１１，ＮＭ１２から構成される。ＮＭＯＳトランジスタＮＭ１１のソース端子は、ＶＤＤＣ線に接続されている。ＮＭＯＳトランジスタＮＭ１１のバックゲート端子は、接地電位ＶＳＳに接続されている。ＮＭＯＳトランジスタＮＭ１１のドレイン端子は、電源電位ＶＤＤに接続されている。ＮＭＯＳトランジスタＮＭ１１のゲート端子には、バイアス生成回路２２によりバイアス電位ｎｇ１が供給されている。

ＮＭＯＳトランジスタＮＭ１２のソース端子は、ＶＤＤＣ線に接続されている。ＮＭＯＳトランジスタＮＭ１２のバックゲート端子は、接地電位ＶＳＳに接続されている。ＮＭＯＳトランジスタＮＭ１２のドレイン端子は、電源電位ＶＤＤに接続されている。ＮＭＯＳトランジスタＮＭ１２のゲート端子には、バイアス生成回路２２によりバイアス電位ｎｇ２が供給されている。

図１０は、バイアス生成回路２２の一例を示す回路図である。バイアス生成回路２２は、バイアス電位ｎｇ１及びｎｇ２が、電源電位ＶＤＤと接地電位ＶＳＳとの間の電位差の変動と、トランジスタの閾値電圧Ｖｔｈの変動（主にプロセスによる誤差）とを反映するように構成される。

バイアス電位ｎｇ１を生成するバイアス生成回路２２−１は、電源電位ＶＤＤと接地電位ＶＳＳとの間に、電源電位ＶＤＤの供給端側から順に抵抗Ｒ１、ＮＭＯＳトランジスタＲＮＭ１１、ＰＭＯＳトランジスタＲＬ２、ＰＭＯＳトランジスタＲＬ１が直列に接続されて構成されている。

具体的には、ＮＭＯＳトランジスタＲＮＭ１１は、そのゲート端子とドレイン端子とが接続（ダイオード接続）されている。ＮＭＯＳトランジスタＲＮＭ１１のドレイン端子は、抵抗Ｒ１に接続されている。ＮＭＯＳトランジスタＲＮＭ１１のバックゲート端子は、接地電位ＶＳＳに接続されている。ＮＭＯＳトランジスタＲＮＭ１１のソース端子は、ＰＭＯＳトランジスタＲＬ２のドレイン端子に接続されている。

ＰＭＯＳトランジスタＲＬ１、ＲＬ２はそれぞれ、そのゲート端子とドレイン端子とが接続（ダイオード接続）されている。ＰＭＯＳトランジスタＲＬ１、ＲＬ２のバックゲート端子はそれぞれ、そのソース端子に接続されている。ＰＭＯＳトランジスタＲＬ２のドレイン端子は、ＰＭＯＳトランジスタＲＬ１のソース端子に接続されている。ＰＭＯＳトランジスタＲＬ１のドレイン端子は、接地電位ＶＳＳに接続されている。

ＮＭＯＳトランジスタＲＮＭ１１は、ＮＭＯＳトランジスタＮＭ１１のレプリカトランジスタからなる。そして、バイアス電位ｎｇ１は、ＮＭＯＳトランジスタＲＮＭ１１のドレイン端子から出力される。

同様に、バイアス電位ｎｇ２を生成するバイアス生成回路２２−２は、電源電位ＶＤＤと接地電位ＶＳＳとの間に、電源電位ＶＤＤの供給端側から順に抵抗Ｒ２、ＮＭＯＳトランジスタＲＮＭ１２、ＮＭＯＳトランジスタＲＤ２、ＮＭＯＳトランジスタＲＤ１が直列に接続されて構成されている。ＮＭＯＳトランジスタＲＮＭ１２は、ＮＭＯＳトランジスタＮＭ１２のレプリカトランジスタからなる。

次に、ソース電位ＶＤＤＣのレベル制御動作について説明する。通常動作時（ＳＬＰ＝Ｌ）には、ＰＭＯＳトランジスタ群２１がオン状態となるため、ソース電位ＶＤＤＣは電源電位ＶＤＤとなる。

一方、スリープ状態時（ＳＬＰ＝Ｈ）には、ＰＭＯＳトランジスタ群２１がオフ状態となる。ＰＭＯＳトランジスタ群２１がオフ状態になると、ソース電位ＶＤＤＣは、メモリセルＭＣのリーク電流によりＶＤＤから次第に下降する。

また、ＮＭＯＳトランジスタＮＭ１１のゲート端子には、バイアス電位ｎｇ１が供給されている。ソース電位ＶＤＤＣのレベルがＶＤＤから下降し、バイアス電位ｎｇ１よりもＮＭＯＳトランジスタＮＭ１１の閾値電圧Ｖｔｈだけ低いレベルになると、ＮＭＯＳトランジスタＮＭ１１がオン状態となる。この結果、ソース電位ＶＤＤＣのレベルがクランプされる。

バイアス生成回路２２−１は、接地電位ＶＳＳよりも３つのレプリカトランジスタ（ＲＬ１、ＲＬ２、ＲＮＭ１１）の閾値電圧の和だけ高い電圧に対応するバイアス電位ｎｇ１を生成している。すなわち、バイアス生成回路２２は、メモリセルＭＣを構成する負荷用ＰＭＯＳトランジスタのレプリカ（ＲＬ１、ＲＬ２）をモニターすることで、ＭＯＳトランジスタの閾値電圧Ｖｔｈに応じた最適なバイアスとなるようにバイアス電位ｎｇ１を制御する。この結果、スリープ状態時にメモリセルＭＣに掛るセルバイアスを小さくすることで、記憶データを保持しつつ、効果的にリーク電流を削減することが可能となる。

バイアス生成回路２２−２についても同様である。したがって、ＮＭＯＳトランジスタＮＭ１１あるいはＮＭ１２のいずれかがオン状態となった時点でソース電位ＶＤＤＣのレベルがクランプされるため、メモリセルＭＣの記憶データを破壊することなく、効果的にリーク電流を削減することが可能となる。

ここで、前述したように、電源遮断スイッチとしてのＰＭＯＳトランジスタＰＭ１１は、セルアレイ領域内でアレイ端に沿って分散配置し、クランプ用ＮＭＯＳトランジスタＮＭ１１，ＮＭ１２をセルアレイ領域外の周辺回路領域に配置する。このように構成することで、電源電位ＶＤＤ側のソース電位のレベルを制御するＳＲＡＭにも本発明を適用でき、かつ上記第１の実施形態と同様の効果を得ることができる。

なお、本実施形態においても、クランプ用ＮＭＯＳトランジスタＮＭ１１，ＮＭ１２のゲート長は、電流駆動力を要する回路で通常使用されるＭＯＳトランジスタ（例えば、ＰＭＯＳトランジスタＰＭ１１）のゲート長（最小加工寸法で形成される）よりも大きく設定される。また、ＮＭ１１とＲＮＭ１１、およびＮＭ１２とＲＮＭ１２のペアのトランジスタはそれぞれ、同じゲート長に設定される。

このように、ゲート長を最小加工寸法よりも大きくすることで、クランプ用ＮＭＯＳトランジスタＮＭ１１，ＮＭ１２の数を多数にすることなく、例えば１つにしても、トランジスタのばらつき問題を回避することができる。

本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。

本発明の第１の実施形態に係るＳＲＡＭ１０の概略図。ＳＲＡＭ１０に含まれるメモリセルアレイ１１及び周辺回路の主要部を示すブロック図。第１の実施形態に係るメモリセルＭＣの回路図。ソース電位ＶＳＳＣのレベル制御を実行する回路を中心に示した回路図。第１の実施形態に係るバイアス生成回路２２の一例を示す回路図。通常動作時におけるメモリセルＭＣの動作電流を説明するための回路図。スリープ状態時におけるメモリセルＭＣのリーク電流を説明するための回路図。本発明の第２の実施形態に係るＳＲＡＭ１０の主要部を示す回路ブロック図。第２の実施形態に係るメモリセルＭＣの回路図。第２の実施形態に係るバイアス生成回路２２の一例を示す回路図。

符号の説明

ＭＣ…メモリセル、ＷＬ…ワード線、ＢＬ，／ＢＬ…ビット線、１０…ＳＲＡＭ、１１…メモリセルアレイ、１２…ワード線ドライバ回路、１３…ロウデコーダ、１４…カラムデコーダ、１５…センスアンプ回路、１６…プリチャージ回路、１７…制御回路、２１…スイッチ素子群（ＮＭＯＳトランジスタ群、ＰＭＯＳトランジスタ群）、２２…バイアス生成回路、２３…クランプ回路。

Claims

複数のメモリセルが行列状に配置されて構成され、前記複数のメモリセルの各々は、第１及び第２の端子間に直列に接続された第１の負荷用ＭＩＳトランジスタ及び第１の駆動用ＭＩＳトランジスタと、前記第１及び第２の端子間に直列に接続された第２の負荷用ＭＩＳトランジスタ及び第２の駆動用ＭＩＳトランジスタとを有し、前記第１の負荷用ＭＩＳトランジスタ及び前記第１の駆動用ＭＩＳトランジスタのゲートは、前記第２の負荷用ＭＩＳトランジスタと前記第２の駆動用ＭＩＳトランジスタとの接続ノードに接続され、前記第２の負荷用ＭＩＳトランジスタ及び前記第２の駆動用ＭＩＳトランジスタのゲートは、前記第１の負荷用ＭＩＳトランジスタと前記第１の駆動用ＭＩＳトランジスタとの接続ノードに接続され、前記第１及び第２の負荷用ＭＩＳトランジスタのソースは、前記第１の端子に接続され、前記第１及び第２の駆動用ＭＩＳトランジスタのソースは、前記第２の端子に接続された、メモリセルアレイと、
前記第２の端子に接続されたソース線と、
複数のスイッチ素子を含み、かつ前記メモリセルの動作状態時に前記ソース線と接地電位とを電気的に接続し、前記メモリセルのスリープ状態時に前記ソース線と接地電位とを電気的に非接続にするスイッチ素子群と、
前記ソース線と接地電位との間に接続され、かつ前記メモリセルのスリープ状態時に前記ソース線を接地電位と電源電位との間のクランプ電位にクランプするＰ型の第１のＭＩＳトランジスタと、
前記第１のＭＩＳトランジスタのゲートにバイアス電位を供給するバイアス生成回路と
を具備し、
前記メモリセルアレイは、セルアレイ領域に配置され、
前記スイッチ素子群は、前記セルアレイ領域内に前記メモリセルアレイ端に沿って分散配置され、
前記バイアス生成回路は、前記セルアレイ領域の周囲に設けられた周辺回路領域に配置され、
前記第１のＭＩＳトランジスタは、前記周辺回路領域内かつ前記メモリセルアレイと前記バイアス生成回路との間に配置されることを特徴とする半導体記憶装置。
複数のメモリセルが行列状に配置されて構成され、前記複数のメモリセルの各々は、第１及び第２の端子間に直列に接続された第１の負荷用ＭＩＳトランジスタ及び第１の駆動用ＭＩＳトランジスタと、前記第１及び第２の端子間に直列に接続された第２の負荷用ＭＩＳトランジスタ及び第２の駆動用ＭＩＳトランジスタとを有し、前記第１の負荷用ＭＩＳトランジスタ及び前記第１の駆動用ＭＩＳトランジスタのゲートは、前記第２の負荷用ＭＩＳトランジスタと前記第２の駆動用ＭＩＳトランジスタとの接続ノードに接続され、前記第２の負荷用ＭＩＳトランジスタ及び前記第２の駆動用ＭＩＳトランジスタのゲートは、前記第１の負荷用ＭＩＳトランジスタと前記第１の駆動用ＭＩＳトランジスタとの接続ノードに接続され、前記第１及び第２の負荷用ＭＩＳトランジスタのソースは、前記第１の端子に接続され、前記第１及び第２の駆動用ＭＩＳトランジスタのソースは、前記第２の端子に接続された、メモリセルアレイと、
前記第１の端子に接続されたソース線と、
複数のスイッチ素子を含み、かつ前記メモリセルの動作状態時に前記ソース線と電源電位とを電気的に接続し、前記メモリセルのスリープ状態時に前記ソース線と電源電位とを電気的に非接続にするスイッチ素子群と、
前記ソース線と電源電位との間に接続され、かつ前記メモリセルのスリープ状態時に前記ソース線を接地電位と電源電位との間のクランプ電位にクランプするＮ型の第１のＭＩＳトランジスタと、
前記第１のＭＩＳトランジスタのゲートにバイアス電位を供給するバイアス生成回路と
を具備し、
前記メモリセルアレイは、セルアレイ領域に配置され、
前記スイッチ素子群は、前記セルアレイ領域内に前記メモリセルアレイ端に沿って分散配置され、
前記バイアス生成回路は、前記セルアレイ領域の周囲に設けられた周辺回路領域に配置され、
前記第１のＭＩＳトランジスタは、前記周辺回路領域内かつ前記メモリセルアレイと前記バイアス生成回路との間に配置されることを特徴とする半導体記憶装置。
前記バイアス生成回路は、前記駆動用ＭＩＳトランジスタ或いは前記負荷用ＭＩＳトランジスタと同じ閾値電圧を有する第１のレプリカトランジスタを含み、かつ前記駆動用ＭＩＳトランジスタ或いは前記負荷用ＭＩＳトランジスタの閾値電圧の変動を反映するように前記バイアス電位を生成することを特徴とする請求項１又は２に記載の半導体記憶装置。
前記スイッチ素子は、第２のＭＩＳトランジスタからなり、
前記第１のＭＩＳトランジスタのゲート長は、前記第２のＭＩＳトランジスタのゲート長より大きいことを特徴とする請求項１乃至３のいずれかに記載の半導体記憶装置。