JP2009064509A - 半導体記憶装置 - Google Patents

Abstract

【課題】ＳＲＡＭセルを有する半導体記憶装置において、セル面積の増大を極力抑えつつ、簡便かつ確実な動作方式を実現する。
【解決手段】メモリセル２のセル電源を電源モジュール５ａ，５ｂの２系統に分け、各ＣＭＯＳインバータ２０ａ，２０ｂに、独立の電源線５０Ｈ_1，５０Ｈ_2で、各セル電圧Ｖcell_ａ，Ｖcell_ａを供給する。１対のビット線BL，XBL に対して、メモリセルアレイ部３のそれぞれ反対側の周辺に電源モジュール５ａ，５ｂを設ける。読出し動作時には、ビット線BL，XBL のＬデータを出力するＬビット線のセル電圧を、Ｌビット線の電位低下に連動して、Ｈデータを出力する側のセル電圧Ｖccよりも低下させる。書込み動作時には、ビット線BL，XBL のＬデータを書き込むＬビット線のセル電圧を、Ｌビットデータの書込み時のビット線電位の低下に連動して、Ｈデータを出力する側のセル電圧Ｖccよりも低下させる。
【選択図】図１

Description

本発明は、半導体記憶装置に関する。より詳細には、低電源電圧動作化を図りつつ、読出し時における記憶データ破壊や書込み時における書込み不良を防止する技術に関する。

近年の半導体記憶装置においては、半導体プロセスの微細化と相俟って、その集積度はは増加傾向にある。一方、プロセスの微細化やシステムの低消費電力化のため、動作電源電圧が低下する傾向にあり、半導体記憶装置に記憶される電位レベル・電荷量も、減少している。

たとえば半導体記憶装置として一般的なＳＲＡＭ（Static Random Access Memory ）において、１ビット（０または１）のデータを貯蔵できる最小単位メモリセル（ＳＲＡＭのメモリセル）は、典型的には駆動トランジスタ、負荷トランジスタ、およびアクセス（またはパス）トランジスタの３個のトランジスタでなる回路を１対有する計６個のトランジスタ（６ＴＲと記す）で構成されている。

すなわち、典型的なＳＲＡＭのメモリセル構成は、負荷トランジスタのソース端子には電源電圧が印加され、転送（アクセスまたはパス）トランジスタの入出力端（ドレインまたはソース）の一方は相補関係をなすビットライン対の内の１つのビット線と残りの１つのビット線にそれぞれ対応して接続され、転送トランジスタの入出力端（ドレインまたはソース）の他方はメモリセルの対応する記憶ノードに接続される。

駆動トランジスタと負荷トランジスタとでインバータが構成され、その駆動トランジスタと負荷トランジスタの接続点が記憶ノードとなり、１組のインバータの入出力が互いに接続されることでラッチ回路として機能するようになっている。

ここで、半導体プロセスの微細化において、たとえば６５ｎｍ世代以降のＳＲＡＭメモリセルは、寸法ばらつきはさることながら、特性ばらつきが大きくなることが予想されるため、低電圧動作が極めて困難になる。このことは早い段階から予想されていたことで、様々な対策が考えられている（非特許文献１，２、特許文献１，２を参照）。

J. Pille et al., "Implementation of the CELL Broadband EngineTM in a 65nm SOI Technology Featuring Dual-Supply SRAM Arrays Supporting 6GHz at 1.3V", Tech. Dig. of ISSCC(2007), p.322. N. Verma et al., "A 65nm 8T Sub-Vt SRAM Employing Sense-Amplifier Redundancy", Tech. Dig. of ISSCC(2007), p.328. 特開２００４−２８１０４２号公報 特開昭６１−１０４３９４号公報

たとえば、非特許文献１に記載の仕組みでは、セル電源とビット線電源を区別する２電源化を図り、読出し時のマージンを拡大するようにしている。たとえば、負荷トランジスタを通して流れるリーク電流を減少させるために、待機（スタンバイ）状態では動作電圧よりも低いレベルの電圧をセルパワー電圧として印加し、動作状態では動作電圧をセルパワー電圧として印加する。

また、非特許文献２に記載の仕組みでは、６ＴＲ構成に対して別のトランジスタを追加した多トランジスタ化（たとえば８ＴＲ化）により対策を図っている。

特許文献１に記載の仕組みでは、読出し時や書き込み時に、メモリセルの基準電圧を電源電圧と接地電位の中間に設定し動作マージンを確保するようにしている。特許文献２に記載の仕組みでは、ワード線レベルを最適化することで読出しや書き込みマージンを確保するようにしている。

しかしながら、２電源化を適用する非特許文献１に記載の仕組みでは、ＳＲＡＭメモリセルを構成する左右２つのインバータの電源を１つのセル電源で共有することから、特に書込み時や読出し時の遷移状態における負荷トランジスタからの過電流を抑えることはできず、書込み不良や読出し不良の原因になり得る。

また、多トランジスタ化を適用する非特許文献２に記載の仕組みでは、低電圧での動作例は多々あるものの、多くのトランジスタを使うためセル面積の大幅な増加は免れず、従来の６ＴＲ構成で各トランジスタの特性ばらつきを抑えるべくそのサイズを大きくしてセル面積を大きくした場合と効果として変わらない状態になり得る。

また、読出し時や書込み時にメモリセルの基準電圧を電源電圧と接地電位の中間に設定し書込みマージンを確保する特許文献１に記載の仕組みでは、基準電圧線が共通のカラム方向の他のセルでのデータ破壊が懸念される。

また、非特許文献１や特許文献１に記載の仕組みでは、ゲート絶縁膜の信頼性に対する懸念がある。

本発明は、上記事情に鑑みてなされたものであり、セル面積の増大を極力抑えつつ、簡便かつ確実な動作方式を実現できる仕組みを提供することを目的とする。

本発明に係る半導体記憶装置の一実施形態は、ワード線と、相補対をなす第１のビット線および第２のビット線と、第１のインバータ、第１のインバータの出力端が入力端に接続され第１のインバータの入力端が出力端に接続された第２のインバータ、ゲートがワード線に接続され入出力端の一方が第１のビット線に接続され入出力端の他方が第１のインバータの出力端である第１の記憶ノードに接続された第１の転送トランジスタ、およびゲートがワード線に接続され入出力端の一方が第２のビット線に接続され入出力端の他方が第２のインバータの出力端である第２の記憶ノードに接続された第２の転送トランジスタを有するメモリセルが行列状に配置されたメモリセルアレイ部と、第１のビット線および第２のビット線の一端に接続され各ビット線の電位差を増幅するセンスアンプ、第１のビット線および第２のビット線の一端に接続され各転送トランジスタを介して相補データを各記憶ノードに書き込む書込みバッファを有する書込み／読出し部とを備えるものとした。

そして、本発明に係る半導体記憶装置の特徴的な点として、第１のインバータに第１のセル電圧を第１の電源線を介して供給する第１の電源モジュール（第１のセル電源とも称する）および第２のインバータに第２のセル電圧を第１の電源線とは異なる第２の電源線を介して供給する第２の電源モジュール（第２のセル電源とも称する）を有し、第１のインバータおよび第２のインバータに基準電源線を介して共通に基準電圧を供給する電源部とを備えるものとした。つまり、１対のインバータを主要部とするメモリセルのセル電源を２系統に分け、各インバータに、独立の電源線で、各セル電圧を供給する点に特徴を有する。

また従属項に記載された発明は、本発明に係る半導体記憶装置のさらなる有利な具体例を規定する。たとえば、第１の電源モジュールおよび第２の電源モジュールは、読出し動作や書込み動作に連動して、独立に第１および第２のセル電圧を変化させる。

このための仕組みとして、たとえば、読出し動作時との関係においては、第１の電源モジュールや第２の電源モジュールは、差動増幅回路とバッファトランジスタを具備し、差動増幅回路は、一方の入力端が第１もしくは第２のビット線に接続され、出力がバッファトランジスタの制御入力端に接続され、他方の入力端がバッファトランジスタの出力に接続され、第１もしくは第２のセル電圧における読出し動作時の電圧をバッファトランジスタの出力に発生させる構成を採る。または、第１の電源モジュールや第２の電源モジュールは、制御入力端が第１もしくは第２のビット線に接続されたバッファトランジスタを具備し、第１もしくは第２のセル電圧における読出し動作時の電圧をバッファトランジスタの出力に発生させる構成を採る。

読出し動作時との関係におけるこれらの構成では、電源モジュールは、第１のビット線および第２のビット線の内のＬ（ロー）データを出力する側のセル電圧における読出し動作時の電圧を、Ｌデータを出力する側のビット線の電位の低下に連動して、第１のビット線および第２のビット線の内のＨ（ハイ）データを出力する側のセル電圧における読出し動作時の電圧よりも低下させるようにする。

また、書込み動作時との関係においては、第１の電源モジュールや第２の電源モジュールは、差動増幅回路とバッファトランジスタを具備し、差動増幅回路は、一方の入力端に制御電圧が供給され、出力がバッファトランジスタの制御入力端に接続され、他方の入力端がバッファトランジスタの出力に接続され、第１もしくは第２のセル電圧におけ書込み動作時の電圧をバッファトランジスタの出力に発生させる構成を採る。または、第１の電源モジュールや第２の電源モジュールは、制御入力端に制御電圧が供給されるバッファトランジスタを具備し、第１もしくは第２のセル電圧における読出し動作時の電圧をバッファトランジスタの出力に発生させる構成を採る。

書込み動作時との関係におけるこれらの構成では、電源モジュールは、第１のビット線および第２のビット線の内のＬ（ロー）データを書き込む側のセル電圧における書込み動作時の電圧を、Ｌデータを書き込む側のビット線の電位の低下に連動して、第１のビット線および第２のビット線の内のＨ（ハイ）データを書き込む側のセル電圧における書込み動作時の電圧よりも低下させるようにする。

２系統の電源モジュールを配置する際には、１対のビット線に対して、メモリセルアレイ部のそれぞれ反対側の周辺に設けるのが好ましい。

本発明の一実施形態によれば、１対のインバータを主要部とするメモリセルのセル電源を２系統に分け、各インバータに、独立の電源線で、各セル電圧を供給するようにしたので、読出し動作や書込み動作に連動して各インバータ用の各セル電圧を独立に変化させることができるようになる。

これにより、半導体プロセスの微細化に伴う低電圧動作化時に、読出しや書込みのマージンを向上させることのできるようなセル電圧を各インバータに供給できるようになる。読出しや書込みのマージンが向上することにより、歩留まり改善による製造コスト低減にも資する。

メモリセルアレイ部については、各インバータ用の各セル電圧を独立に供給するために２系統を分けて配線する必要があるが、１対のインバータを主要部とするメモリセル自体は従来の構成のままでよく、セル面積の増大を極力抑えつつ、本発明の仕組みを実現できる。

以下、図面を参照して本発明の実施形態について詳細に説明する。

＜全体構成＞
図１は、本発明に係る半導体記憶装置の一実施形態の回路構成の全体概要を示す図である。図１Ａは、本実施形態の半導体記憶装置１に対する比較例の回路構成の全体概要を示す図である。

図１に示すように、本実施形態の半導体記憶装置１は、メモリセル（データ保持部）２が２次元マトリクス状に配列されたメモリセルアレイ部３と、メモリセルアレイ部３の各メモリセル２にデータを書き込みあるいはメモリセル２からデータを読み込む書込み／読出し部４と、メモリセルアレイ部３の各メモリセル２に正の電源電圧および基準電圧を供給する電源部５を備えている。なお、以下においては、紙面の横方向を行（Row ／ライン）方向、縦方向を列（Column／カラム）方向として説明する。

メモリセルアレイ部３の各メモリセル２は、列ごとに相補対をなすビット線（相補ビット線：Bit Line）BL，XBL に接続されており、また行ごとにワード線（Word Line ）WLに接続されている。メモリセル２は、相補データを保持するべく対称のセル回路Ｓａ，Ｓｂを有している（詳細は図１Ｂを参照）。

また、メモリセルアレイ部３の各メモリセル２を選択（走査）する回路として、各列のビット線BL，XBL と接続されたビット線選択部８と、各行のワード線WLと接続されたワード線選択部９とを備えている。各列のビット線BL，XBL は、ビット線選択部８に接続されるだけでなく、図示するように、ビット線選択部８と反対側の位置にて書込み／読出し部４と接続されている。

書込み／読出し部４は、それぞれ相補対をなすビット線BL，XBL に相補データを供給してその情報をメモリセル２に保持させる書込みバッファ（Write Buffer：書込み回路やライトアンプなどとも称される）４WBや、それぞれ相補対をなすビット線BL，XBL の各電位差を増幅するセンスアンプ（Sense AMP ）４SAを有している。

ビット線選択部８は、処理対象のメモリセル２を選択する機能の他に、ビット線BL，XBL に所定の動作電圧や待機電圧を供給する機能も持つ。すなわち、任意の電流をビット線BL，XBL に供給することが可能である。

ここで、本実施形態の電源部５は、基準電圧Ｖssを各メモリセル２のセル回路Ｓａ，Ｓｂに共通に供給する点で、図１Ａに示す比較例の６ＴＲ構成のメモリセル２を駆動する構成と共通するが、正の電源電圧Ｖcc（特に正のセル電圧Ｖcellとも称する）に関しては、同列の各セル回路Ｓａ，Ｓｂに対して第１の電源線５０Ｈ_1および第２の電源線５０Ｈ_2を独立に供給するように構成している点に特徴を有する。

このような構成とするべく、本実施形態の電源部５は、列ごとに設けられている第１の電源線５０Ｈ_1に第１のセル電圧Ｖcell_aを供給する第１の電源モジュール５ａと、列ごとに設けられている第２の電源線５０Ｈ_2に第２のセル電圧Ｖcell_bを供給する第２の電源モジュール５ｂの２系統の電源部を、１列分のメモリセル２に対して共通に有している。

図１Ａに示す比較例の構成の場合、メモリセル２の正の電源線５０Ｈ（正の電源電圧Ｖcc用）は共通であるが、本実施形態の場合には、２つのセル回路Ｓａ，Ｓｂに供給されるセル電圧を独立に動かすべく、メモリセル２内の各ＣＭＯＳインバータ２０ａ２０ｂへの電源線を第１の電源線５０Ｈ_1と第２の電源線５０Ｈ_2の２系統に分け、第１の電源線５０Ｈ_1には第１の電源モジュール５ａを接続し、第２の電源線５０Ｈ_2には第２の電源モジュール５ｂを接続している。

このような本実施形態の構成では、１カラム幅に電源部（電源モジュール）を２個を配置することになる。１カラム幅に２個の電源モジュールを隣接して配置するのはレイアウト的に厳しい。そこで、第１の電源モジュール５ａと第２の電源モジュール５ｂは、図示のように、メモリセルアレイ部３の周辺における、ビット線BL，XBL の互いに他方の一端に、すなわちメモリセルアレイ部３のそれぞれ反対側の周辺に設けることで、各場所での配置スペースを少なくするようにし、１カラム幅内に収まるようにするのが好ましい（後述する図３を参照）。

電源部５を、第１のセル回路Ｓａ（第１の電源線５０Ｈ_1）用の第１の電源モジュール５ａと第２のセル回路Ｓｂ（第２の電源線５０Ｈ_2）用の第２の電源モジュール５ｂの２系統に分けることで、読出し動作や書込み動作に連動してそれぞれを独立に電圧を変化させることができるようになる。その結果として、トランジスタの微細化や低電源電圧動作化を図る場合に、読出しや書込みのマージンを向上させることができるようになり、歩留まり改善による製造コスト低減に資するようになる。

＜メモリセルの構成例＞
図１Ｂは、図１、図１Ａに示した半導体記憶装置１のメモリセル２の内、相補対をなす１対のビット線BL，XBL に接続されるセル回路の構成例を示す図である。図１Ｂ（１）は、図１に対応する本実施形態の場合であり、図１Ｂ（１）は、図ＰＡに対応する比較例の場合である。図１Ｃは、本実施形態のセル回路のインバータ部分を等価回路で示した図である。

各メモリセル２は、６個のトランジスタ（ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field-effect Transistor ）で構成されたスタティックランダムアクセスメモリ（ＳＲＡＭ：Static Random Access Memory ：ＳＲＡＭ）であり、ワード線WLが低電位の場合に、２つのＣＭＯＳ（Complementary Metal Oxide Semiconductor ）インバータがループを形成することでラッチ回路を生成して安定にデータを保持することができるようになっている。

すなわち、第１の電源線５０Ｈ_1を介して第１の電源モジュール５ａからの第１のセル電圧Ｖcell_aで動作する第１のセル回路Ｓａを構成する一方（第１）のＣＭＯＳインバータ２０ａは、Ｎチャネル型のＭＯＳＦＥＴである駆動（ドライブ）トランジスタ（Driver）２２ａとその負荷となるＰチャネル型のＭＯＳＦＥＴである負荷（Load）トランジスタ２４ａとを有し、駆動トランジスタ２２ａのドレインと負荷トランジスタ２４ａのドレインとの接続点を一方の記憶ノードＶａとする。駆動トランジスタ２２ａのソースは基準電源線５０Ｌと接続され、負荷トランジスタ２４ａのソースは第１の電源線５０Ｈ_1と接続され、駆動トランジスタ２２ａと負荷トランジスタ２４ａの各ゲートが接続されている。

同様に、第２の電源線５０Ｈ_2を介して第２の電源モジュール５ｂからの第２のセル電圧Ｖcell_bで動作する第２のセル回路Ｓｂを構成する他方（第２）のＣＭＯＳインバータ２０ｂは、Ｎチャネル型のＭＯＳＦＥＴである駆動（ドライブ）トランジスタ（Driver）２２ｂとその負荷となるＰチャネル型のＭＯＳＦＥＴである負荷（Load）トランジスタ２４ｂとを有し、駆動トランジスタ２２ｂのドレインと負荷トランジスタ２４ｂのドレインとの接続点を他方の記憶ノードＶｂとする。駆動トランジスタ２２ｂのソースは基準電源線５０Ｌと接続され、負荷トランジスタ２４ｂのソースは第２の電源線５０Ｈ_2と接続され、駆動トランジスタ２２ｂと負荷トランジスタ２４ｂの各ゲートが接続されている。

第１の記憶ノードＶａと一方のビット線BLとの間にはＮチャネル型のＭＯＳＦＥＴである転送（Transfer：あるいはアクセス（Access）とも称される）トランジスタ２６ａが配置され、また、第２の記憶ノードＶｂと他方のビット線XBL との間にはＮチャネル型のＭＯＳＦＥＴである転送トランジスタ２６ｂが配置されている。転送トランジスタ２６ａは、入出力端（ソースおよびドレイン）の一方がビット線BLに接続され、その他方が記憶ノードＶａと接続されている。転送トランジスタ２６ｂは、ソースおよびドレインの一方がビット線XBL に接続され、その他方が記憶ノードＶｂと接続されている。転送トランジスタ２６ａ，２６ｂの各ゲートは、共通にワード線WLと接続されている。

記憶ノードＶａと記憶ノードＶｂには相補のデータが保持されるようになっている。すなわち、ＣＭＯＳインバータ２０ａは、記憶ノードＶａを出力として、第２のＣＭＯＳインバータ２０ｂを構成する駆動トランジスタ２２ｂと負荷トランジスタ２４ｂの各ゲートに接続され、ＣＭＯＳインバータ２０ｂは、記憶ノードＶｂを出力として、第１のＣＭＯＳインバータ２０ａを構成する駆動トランジスタ２２ａと負荷トランジスタ２４ａの各ゲートに接続されることで、交差結合（襷がけ接続，クロスコネクション）がされるようになっている。

つまり、ＳＲＡＭ構成のメモリセル２は、ＮＭＯＳでなる駆動トランジスタ２２（２２ａ，２２ｂ）とＰＭＯＳでなる負荷トランジスタ２４（２４Ａ，２４ｂ）で構成された２つのＣＭＯＳインバータ２０（２０ａ，２０ｂ）の入出力が互いに接続されたラッチ回路の左右に転送トランジスタ２６（２６ａ，２６ｂ）と言われるＮＭＯＳのパスゲートが付いた構造となっている。

このような構成によれば、第１の記憶ノードＶａを入力として、第１の記憶ノードＶａに記憶されたデータの反転データを第２の記憶ノードＶｂに出力し、第２の記憶ノードＶｂを入力として、第２の記憶ノードＶｂに記憶されたデータの反転データを第１の記憶ノードＶａに出力するようになる。

ビット線BL，XBL からのデータを第１の記憶ノードＶａおよび第２の記憶ノードＶｂに書き込むことでメモリの書き込み動作となり、ワード線WLがアクセスされて高電位の場合、転送トランジスタ２６ａ，２６ｂがオン（導通）することで第１の記憶ノードＶａおよび第２の記憶ノードＶｂに記憶されたデータをビット線BL，XBL に読み出すことでメモリの読み出し動作となる。

＜電源部の構成例：第１例＞
図２は、電源部５の各電源モジュール５ａ，５ｂの第１の構成例を示す回路図である。各電源モジュール５ａ，５ｂは、同様の回路構成をなしており、読出し動作時や書込み動作時に電源電圧Ｖcell_a，Ｖcell_bを動的に制御するべく、読出し動作時のビット線BL，XBL の電位や書込み動作時の書込みデータＬ，Ｈを監視（モニタ）し、その情報を参照して、それに対応した電源電圧Ｖcell_a，Ｖcell_b（読出し動作用の調整電圧ＸＶcc_read と書込み動作用の調整電圧ＸＶcc_write）を作り出す点に特徴を有する。

ここで、第１例の各電源モジュール５ａ，５ｂは、後述する第２例との相違点として、差動増幅回路（たとえばオペアンプ）を利用した帰還回路を構成することで、差動増幅回路の非反転入力端子に供給される電圧とほぼ同じ値の電圧を生成する点に特徴を持つ。

具体的には、各電源モジュール５ａ，５ｂは、読出し動作用の調整電圧ＸＶcc_read を生成する読出用電源部５０RDと、書込み動作用の調整電圧ＸＶcc_writeを生成する書込用電源部５０WTと、待機時の電源電圧Ｖccと読出し動作用の調整電圧ＸＶcc_read と書込み動作用の調整電圧ＸＶcc_writeの何れかを選択して電源線５０Ｈ_1，５０Ｈ_2に供給する選択部５０SWとを備えている。

読出用電源部５０RDは、差動増幅回路５２RD（第１や第２の差動増幅回路）と、ソースフォロワ回路をなすＮＭＯＳのバッファトランジスタ５４RD（第１や第２のバッファトランジスタ）および負荷抵抗５６RDを有する。バッファトランジスタ５４RDのドレインは大元の電源電圧Ｖcc用の電源線と接続され、ソースが負荷抵抗５６RDの一方の端子に接続されている。負荷抵抗５６RDの他方の端子は基準電源線５０Ｌに接続され基準電圧Ｖss（たとえば接地電位GND ）が供給される。差動増幅回路５２RDは、非反転入力端（＋）がビット線BL，XBL と接続され、出力端がバッファトランジスタ５４RDのゲート（制御入力端）と接続され、反転入力端（−）が、バッファトランジスタ５４RDのソースと接続されている。差動増幅回路５２RDを利用して帰還回路を構成し、バッファトランジスタ５４RDのソース端の電位を監視するようにしている。

このような構成により、読出用電源部５０RDは、読出し動作時のビット線BL，XBL の電位を監視（モニタ）し、そのビット線電位の電圧を参照して、ビット線の電位に連動してビット線の電位とほぼ同じ値の調整電圧ＸＶcc_read を生成する。ビット線BL，XBL がＨ状態を示す記憶ノード（以下Ｈノードとも称する）に対応するものであるときには、概ね大元の電源電圧Ｖccと同程度の電圧を出力できるし、Ｌ状態を示す記憶ノード（以下Ｌノードとも称する）に対応するものであるときには、大元の電源電圧Ｖccよりも相当程度低下した調整電圧ＸＶcc_read を出力できる。

また、書込用電源部５０WTは、差動増幅回路５２WT（第３や第４の差動増幅回路）と、ソースフォロワ回路をなすＮＭＯＳのバッファトランジスタ５４WT（第３や第４のバッファトランジスタ）および負荷抵抗５６WTを有する。バッファトランジスタ５４WTのドレインは大元の電源電圧Ｖcc用の電源線と接続され、ソースが負荷抵抗５６WTの一方の端子に接続されている。負荷抵抗５６WTの他方の端子は基準電源線５０Ｌに接続され基準電圧Ｖss（たとえば接地電位GND ）が供給される。差動増幅回路５２WTは、非反転入力端（＋）に外部から制御電圧Ｖref が供給され、出力端がバッファトランジスタ５４WTのゲートと接続され、反転入力端（−）が、バッファトランジスタ５４WTのソースと接続されている。差動増幅回路５２WTを利用して帰還回路を構成し、バッファトランジスタ５４WTのソース端の電位を監視するようにしている。

なお、メモリセル２内の２系統の電源モジュール５ａ，５ｂの差動増幅回路５２の非反転入力端と、それぞれに対応する各ビット線BL，XBL との間にスイッチを介在させ、読出し時にのみ、メモリセル２内の差動増幅回路５２とビット線BL，XBL をショートさせるようにしてもよい。

このような構成により、書込用電源部５０WTは、書込み動作時の買込みデータＬ，Ｈに関わらず、制御電圧Ｖref とほぼ同じ値の調整電圧ＸＶcc_writeを生成する。制御電圧Ｖref としては、大元の電源電圧Ｖccよりも相当程度低下した値にする。

選択部５０SWは、読出し動作時に読出用電源部５０RDで生成される調整電圧ＸＶcc_read を選択して電源線５０Ｈ_1，５０Ｈ_2に供給する第１のセレクタ６０RDと、書込み動作時に書込用電源部５０WTで生成される調整電圧ＸＶcc_writeを選択して電源線５０Ｈ_1，５０Ｈ_2に供給する第２のセレクタ６０WTと、第１のセレクタ６０RDおよび第２のセレクタ６０WTが非選択時に大元の電源電圧Ｖccを選択して電源線５０Ｈ_1，５０Ｈ_2に供給する第３のセレクタ６０SWとを有する。セレクタ６０RD，６０WT，６０SWで３入力−１出力のセレクタが構成される。

各セレクタ６０RD，６０WT，６０SWは、先ず、トランスファゲート構成のアナログスイッチを有する。具体的には、相補性回路技術で形成されたＣＭＯＳ構造の極性の異なる２つのＣＭＯＳのＳＷトランジスタ６２Ｐ，６２Ｎを、ソース端Ｓ同士とドレイン端Ｄ同士を接続したトランスファゲート構成のアナログスイッチ６２Ｒ，６２Ｗ，６２Ｓを有する。また、読出し制御パルスRCS を論理反転するインバータ６４RD、書込み制御パルスWCS を論理反転するインバータ６４WT、読出し制御パルスRCS と書込み制御パルスWCS の論理和をとるＮＯＲゲート６４SW、論理反転された読出し制御パルスXRCSと論理反転された書込み制御パルスXWCSの論理和をとるＮＯＲゲート６４XSW を有する。

アナログスイッチ６２を構成するＳＷトランジスタ６２Ｐ，６２Ｎの入力端（ソース端Ｓ側）には、調整電圧ＸＶcc_read 、調整電圧ＸＶcc_write、大元の電源電圧Ｖccを供給し、各ＳＷトランジスタ６２Ｐ，６２Ｎの出力端（ドレイン端Ｄ側）は、電源線５０Ｈ_1，５０Ｈ_2に接続する。

各ＳＷトランジスタ６２Ｐのゲート端Ｇには読出し制御パルスRCS 、書込み制御パルスWCS 、ＮＯＲゲート６４SWの出力を供給し、各ＳＷトランジスタ６２Ｎのゲート端Ｇにはインバータ６４RD，６４WTで論理反転された読出し制御パルスXRCS、書込み制御パルスXWCSやＮＯＲゲート６４XSW の出力を供給する。

アナログスイッチとしては、原理的には、ＳＷトランジスタ６２Ｐ，６２Ｎのどちらか一方のみのｎチャネル型のＭＯＳトランジスタやｐチャネル型のＭＯＳトランジスタによるスイッチでもよいが、その場合閾値電圧の問題があるため、本構成例では、ｎチャネル型およびｐチャネル型の両方を組み合わせて利用したＣＭＯＳスイッチを採用している。

第１のセレクタ６０RDは、各行のワード線WLの論理和をとって読出し制御パルスRCS として取り扱う。この場合、Ｌノード側だけでなくＨノード側についても、読出用電源部５０RDで生成される電圧が電源線５０Ｈ_1，５０Ｈ_2に供給されることになる。

なお、第１のセレクタ６０RDは、各行のワード線WLの論理和をとって読出し信号Readとして取り扱い、また、ビット線BL，XBL がＬノード側となっているときにＨレベルを出力するビット線電位判定回路と、ビット線電位判定回路の出力と読出し信号Readとの論理積をとるＡＮＤゲートを設け、Ｌノード側の読出し動作時のみアクティブＨとなる読出し制御パルスRCS を生成するようにしてもよい。こうすることで、Ｌノードの読出し側に対してのみ読出用電源部５０RDで生成される電圧が供給されるようにすることができる。

第２のセレクタ６０WTは、各行のワード線WLの論理和をとって 書込み信号Writeとして取り扱い、また、書込みデータがＬとなっているときにＨレベルを出力するインバータ６８と、インバータ６８の出力と書込み信号Writeとの論理積をとるＡＮＤゲート６９を有する。ＡＮＤゲート６９は、Ｌデータの書込み動作時のみアクティブＨとなる書込み制御パルスWCS を生成する。こうすることで、Ｌデータの書込み側に対してのみ書込用電源部５０WTで生成される電圧が供給されるようにすることができる。

＜電源部の構成例：第２例＞
図２Ａは、電源部５の各電源モジュール５ａ，５ｂの第２の構成例を示す回路図である。第２例の各電源モジュール５ａ，５ｂは、前述の第１例との相違点として、差動増幅回路を利用せず、ソースフォロワ回路をなすＮＭＯＳのバッファトランジスタ５４RD，５４WTのソース端の電位をそのままアナログスイッチを介してセル電圧Ｖcell_a，Ｖcell_bとして電源線５０Ｈ_1，５０Ｈ_2に供給する構成とする点に特徴を持つ。

なお、メモリセル２内の２系統の電源モジュール５ａ，５ｂのバッファトランジスタ５４のゲートと、それぞれに対応する各ビット線BL，XBL との間にスイッチを介在させ、読出し時にのみ、メモリセル２内のバッファトランジスタ５４のゲートとビット線BL，XBL をショートさせるようにしてもよい。

第２例の場合、バッファトランジスタ５４の動作電流Ｉdsはゲート・ソース間電圧に依存し、また、バッファトランジスタ５４のソース電位は動作電流Ｉdsと負荷抵抗５６との積で規定される。このため、読出用電源部５０RDで生成され電源線５０Ｈ_1，５０Ｈ_2に供給される読出し動作用の調整電圧ＸＶcc_read は、ビット線BL，XBL の電位と同じ電圧とはならないし、バッファトランジスタ５４の特性ばらつきの影響を受ける。同様に、書込用電源部５０WTで生成され電源線５０Ｈ_1，５０Ｈ_2に供給される書込動作用の調整電圧ＸＶcc_writeは制御電圧Ｖref と同じ電圧とはならないし、バッファトランジスタ５４の特性ばらつきの影響を受ける。しかしながら、差動増幅回路５２RD，５２WTが不要であるので回路をコンパクトにできる利点がある。

なお、読出用電源部５０RDと書込用電源部５０WTは、前述の第１の構成例と第２の構成例を組み合わせてもよい。すなわち、読出用電源部５０RDは、前述の第１の構成例と第２の構成例の何れか一方で、書込用電源部５０WTは、前述の第１の構成例と第２の構成例の何れか他方とすることもできる。

＜レイアウト例＞
図３はＳＲＡＭメモリセルの正電源電圧（セル電圧）用の電源線を２系統（電源線５０Ｈ_1，５０Ｈ_2）に分ける場合のレイアウト例を示す図である。ここで、図３（１）は電源線を２系統に分けない図１Ａに示した比較例の構成におけるレイアウト例であり、図３（２）は、図１に示した本実施形態の構成におけるレイアウト例ある。

電源線を２系統に分けない図１Ａに示した比較例の構成の場合、図３（１）に示すように、メモリセルアレイ部３の周辺に１つの電源回路を形成して、各列の各メモリセル２に対して１系統の電源線を配設（図では第３層目Ｍ３に配設）すればよい。

一方、電源線を２系統に分ける図１に示した本実施形態の構成の場合、図３（２）に示すように、１カラム幅内に第１の電源モジュール５ａと第２の電源モジュール５ｂが収まるようにするべく、メモリセルアレイ部３の周辺のそれぞれ反対側に何れか一方の電源部（図では上部に第１の電源モジュール５ａ、下部に第２の電源モジュール５ｂ）を配置して、各列の各メモリセル２に対して、それぞれ別系統の電源線５０Ｈ_1，５０Ｈ_2を配設（図では第３層目Ｍ３に配設）している。

こうすることで、面積の増加なしにメモリセル２内に２系統の電源線５０Ｈ_1，５０Ｈ_2を通すことができる。メタル配線の加工限界が許す限りセル面積の増加はない。本実施形態を適用することでメタル配線の加工限界を破る場合は、セル面積の増大が必要となるが、この場合は、たとえば最大でも２０％程度の面積増加で済むと考えられる。

以下、電源部５を第１のセル回路Ｓａ用の第１の電源モジュール５ａと第２のセル回路Ｓｂ用の第２の電源モジュール５ｂとに分けた本実施形態の仕組みにおける、読出し動作や書込み動作に連動して電源電圧Ｖcell_a，Ｖcell_bを変化させる動作について詳しく説明する。

＜読出し動作＞
図４および図４Ａは、メモリセル２の読出し時の動作を説明する図である。ここで、図４は、メモリセル２の読出し時の動作を説明する回路図である。第１のセル回路Ｓａの第１の記憶ノードＶａには“Ｌ”のデータが保持され、第２のセル回路Ｓｂの第２の記憶ノードＶｂには“Ｈ”のデータが保持されているものとする。

図４Ａは、読出し時のメモリセル２の動作を説明するタイミングチャートである。図４Ａ（１）は、図１Ａに示した比較例の構成における読出し時の動作例であり、図４Ａ（２）は、図１に示した本実施形態の構成における読出し時の動作例である。

比較例の構成の場合、図４Ａ（１）に示すように、読出し時には、メモリセル２の左右に配置されたビット線BL，XBL を予め待機時の電圧Ｖccにプリチャージしておき、ワード線選択部９の制御の元で、読み出したいセルのアドレスを取り込んだ後、ワード線WLを活性化して転送トランジスタ２６を導通状態（オン）にする。その後に、セル内を流れる読出し電流（セル電流Ｉcellと称する）によって生じた左右のビット線BL，XBL の電位差を書込み／読出し部４のセンスアンプ４SAで検出する。

この際、負荷トランジスタ２４からのリークが大きかったり、負荷トランジスタ２４がオン状態になるようなノイズが入ると、最悪の場合、セル状態（セルに保持されているデータ）が読出し動作によって破壊される。それ故、この破壊がなるべく起こらないようにすることが求められていた。

これに対して本実施形態の構成の場合、図４Ａ（２）に示すように、読出しが開始し、第１のセル回路Ｓａの第１の記憶ノードＶａに保持されている“Ｌ”のデータと、第２のセル回路Ｓｂの第２の記憶ノードＶｂに保持されている“Ｈ”のデータの情報が各ビット線BL，XBL に伝達される。

たとえば、Ｈ状態を示す第２の記憶ノードＶｂ（Ｈノード）側のビット線XBL にはセル電流が流れないので、そのビット線XBL の電圧は低下しない。このビット線XBL の電圧低下のない情報が第２の電源モジュール５ｂに通知される。第２の電源モジュール５ｂは、ビット線XBL の電圧低下のない情報を受けて、第２の電源線５０Ｈ_2の電源電圧Ｖcell_bを待機時の状態（Ｖcc）のままに維持する。

一方、“Ｌ”のデータを保持している第１の記憶ノードＶａ側のビット線BLの電位が低下するのに連動して、Ｌ側の第１の記憶ノードＶａを含む第１のＣＭＯＳインバータ２０ａの第１の電源電圧Ｖcell_aが低下する。

すなわち、読出しが始まると、Ｌ状態を示す第１の記憶ノードＶａ（Ｌノード）側のビット線BLにセル電流が流れ、そのビット線BLの電圧が低下し、このビット線BLの電圧低下が第１の電源モジュール５ａに通知される。第１の電源モジュール５ａは、ビット線BLの電圧低下を受けて、対応するように第１の電源線５０Ｈ_1の電源電圧Ｖcell_aを待機時よりも低下させた調整電圧ＸＶcc_read にする。この電源電圧Ｖcell_aの調整電圧ＸＶcc_read への低下は、Ｌノードに接続されている負荷トランジスタ２４ａの駆動能力を落とす。

Ｌノードの負荷トランジスタ２４ａのリーク電流を削減してセル電流が確保できるので、読出しマージンが向上する。負荷トランジスタ２４のリーク電流が大きいものである場合、Ｌノードの負荷トランジスタ２４はゲートがＨレベル（Ｖcc）のオフ状態であるので、電源部５で負荷トランジスタ２４のソースがＨレベル（Ｖcc）以上の電位にならない限りノイズでオンすることは考え難い。仮にノイズが生じてＬノード側の負荷トランジスタ２４ａがオンしても、駆動能力が低下しているのでノイズマージンは向上する。

前記の説明は、第１のセル回路Ｓａの第１の記憶ノードＶａには“Ｌ”のデータが保持され、第２のセル回路Ｓｂの第２の記憶ノードＶｂには“Ｈ”のデータが保持されている場合であるが、各セル回路Ｓａ，ａの保持データが逆の場合には、前述のセル回路Ｓａ，ａおよび電源モジュール５ａ，５ｂの動作を逆にして考えればよい。

なお、「ビット線の電位が低下すると同時に」と称しているが、ビット線電位の低下と電源電圧の低下のタイミングは、完全に同時である必要はなく、多少相前後してもよい。電源電圧を低レベルに設定してＬノードに接続されている負荷トランジスタ２４の駆動能力を落とすと言う点においては、図４Ａ（２）に示すように、ビット線の電位低下とほぼ同時に電源電圧が低レベルに達するようにすることが好ましいことになる。ビット線の電位低下に対して、電源電圧の低下が遅れるほど、本実施形態の効果が低下することになる。

ここで、調整電圧ＸＶcc_read として、Ｌノード側の電源電圧（前例では第１の電源線５０Ｈ_1の電源電圧Ｖcell_a）をどの程度低下させるかが問題となる。すなわち、Ｌノードの負荷トランジスタ２４のリーク電流を削減するという点においては、基準電源線５０Ｌに供給される基準電圧Ｖssまで低下させることが考えられる。しかしながら、正の電源電圧Ｖcc用の各電源線５０Ｈは、読出し動作の対象とされているメモリセル２の他に、同列の他のメモリセル２（すなわち非選択セル）とも接続されており、読出し動作時における電源線５０Ｈの電圧低下によって、同列の他のメモリセル２の保持データが破壊するようなことがあってはならない。つまり、ビット線方向のビットセルは、電源配線が共通であるので、Ｌデータを読み出すビットセル以外のビットセルのデータ保持特性を劣化させないようにすることが肝要となる。

この点に鑑みれば、電源電圧Ｖccが共通のビットセルが、すなわち、第１の電源線５０Ｈ_1や第２の電源線５０Ｈ_2と共通に接続される同列の他の各メモリセル２が、データ保持できる程度の電圧レベルに調整電圧ＸＶcc_read を制御することが肝要である。一例としては、待機時の電源電圧Ｖccと基準電圧Ｖssとの間の電圧、たとえばその丁度中間の電圧（（Ｖcc−Ｖss）／２）に調整電圧ＸＶcc_read を設定することが考えられる。

なお、図２や図２Ａに示した回路構成では、読出し動作時には、ビット線BL，XBL の電位を監視（モニタ）し、そのビット線電位の電圧を参照して、それに対応した電源電圧Ｖcell_a，Ｖcell_bを作り出すようにしているので、Ｌノード側の電源電圧Ｖcell_a，Ｖcell_b（調整電圧ＸＶcc_read ）がＬノード側のビット線の電位に連動して変化することになる。したがって、調整電圧ＸＶcc_read を待機時の電源電圧Ｖccと基準電圧Ｖssとの間の丁度中間の電圧に設定することの保証はできない。Ｌノード側の電源電圧Ｖcell_a，Ｖcell_bが共通のビットセルに対して、データ保持できる程度のレベルに制御する点については特に注意を要する。

＜書込み動作＞
図５および図５Ａは、メモリセル２の書込み時の動作を説明する図である。ここで、図５は、メモリセル２の書込み時の動作を説明する回路図である。第１のセル回路Ｓａの第１の記憶ノードＶａに“Ｌ”のデータを書き込むものとする。

図５Ａは、書込み時のメモリセル２の動作を説明するタイミングチャートである。図５Ａ（１）は、図１Ａに示した比較例の構成における書込み時の動作例であり、図５Ａ（２）は、図１に示した本実施形態の構成における書込み時の動作例である。

比較例の構成の場合、図５Ａ（１）に示すように、書込み時には、書込みバッファ４WBによりメモリセル２の左右に配置されたビット線BL，XBL を予め待機時の電圧Ｖccにプリチャージしておき、ワード線選択部９の制御の元で、ワード線WLを活性化して転送トランジスタ２６を導通状態（オン）にする。そして、書込みバッファ４WBにより“Ｌ”のデータを保持させたい方のビット線（本例ではビット線BL）の電位を低下させる。この際、負荷トランジスタ２４の能力が大きいとメモリセル２の記憶ノード（本例では第１の記憶ノードＶａ）の状態を反転させることが難しいため、書込み不良が問題になる。

これに対して本実施形態の構成の場合、図５Ａ（２）に示すように、書込みを開始し、第１のセル回路Ｓａの第１の記憶ノードＶａに“Ｌ”のデータを保持させ、第２のセル回路Ｓｂの第２の記憶ノードＶｂに“Ｈ”のデータを保持させる。このとき、書込みバッファ４WBにより書き込みたい方（Ｌにしたいほう）のビット線電位をＬとすると同時に、第１の電源モジュール５ａおよび第２の電源モジュール５ｂの何れか一方の制御の元で、書き込みたい方の電源電位を低レベルに設定する。

たとえば、“Ｈ”のデータを保持させる第２のセル回路Ｓｂ用の第２の電源モジュール５ｂは、“Ｈ”のデータを受けて、第２の電源線５０Ｈ_2の電源電圧Ｖcell_bを待機時の状態（Ｖcc）のままに維持する。また、“Ｈ”のデータを保持させる第２の記憶ノードＶｂ（Ｈノード）側については、プリチャージ後もビット線（本例ではビット線XBL ）の電位を待機時の電圧Ｖccのまま維持する。この電圧Ｖccの情報が転送トランジスタ２６を介して第２の記憶ノードＶｂに伝達される。これによって、Ｈレベルの情報が第２の記憶ノードＶｂに保持される。

一方、“Ｌ”のデータを保持させる第１のセル回路Ｓａと第１の電源線５０Ｈ_1では、書き込みたい方（Ｌにしたい方）のビット線BLの電位をＬ（Ｖss）とするのに連動して、Ｌ側の第１の記憶ノードＶａを含む第１のＣＭＯＳインバータ２０ａの第１の電源電圧Ｖcell_aを低下させた調整電圧ＸＶcc_writeにする。

すなわち、書込みが始まると、“Ｌ”のデータを保持させる第１の記憶ノードＶａ（Ｌノード）側については、プリチャージ後に、書込み開始と同じタイミングで、書き込みたい方（Ｌにしたい方）のビット線BLの電位をＬ（Ｖss）とする。このとき、“Ｌ”のデータを保持させる第１のセル回路Ｓａ用の第１の電源モジュール５ａは、“Ｌ”のデータを受けて、第１の電源線５０Ｈ_1の電源電圧Ｖcell_aを低下させる。

こうすることで、Ｌレベルを保持させる（書き込みたい）記憶ノード（本例では第１の記憶ノードＶａ）に繋がる負荷トランジスタ２４ａの駆動能力を低下させることができるので、書込みマージンが向上する。

前記の説明は、第１のセル回路Ｓａの第１の記憶ノードＶａに“Ｌ”のデータを保持し、第２のセル回路Ｓｂの第２の記憶ノードＶｂに“Ｈ”のデータが保持させる場合であるが、各セル回路Ｓａ，ａに書き込むデータが逆の場合には、前述のセル回路Ｓａ，ａおよび電源モジュール５ａ，５ｂの動作を逆にして考えればよい。

なお、「ビット線電位をＬとすると同時に」と称しているが、ビット線電位の低下と電源電圧の低下のタイミングは、完全に同時である必要はなく、多少相前後してもよい。電源電圧を低レベルに設定してＬレベルを書き込みたい方の負荷トランジスタ２４の駆動能力を低下させると言う点においては、図５Ａ（２）に示すように、ビット線の電位を低下させるまでには電源電圧を低レベルに設定しておくことが好ましいことになる。ビット線の電位を低下させるときに、電源電圧がまだ低レベルに設定されていなければ、その分だけ本実施形態の効果が低下することになる。

ここで、調整電圧ＸＶcc_writeとして、Ｌノード側の電源電圧（前例では第１の電源線５０Ｈ_1の電源電圧Ｖcell_a）をどの程度低下させるかが問題となる。この点は、読出し時の場合と同様である。すなわち、Ｌノードの負荷トランジスタ２４の駆動能力を低減させるという点においては、基準電源線５０Ｌに供給される基準電圧Ｖssまで低下させることが考えられる。

しかしながら、正の電源電圧Ｖcc用の各電源線５０Ｈは、書込み動作の対象とされているメモリセル２の他に、同列の他のメモリセル２（すなわち非選択セル）とも接続されており、書込み動作時における電源線５０Ｈの電圧低下によって、同列の他のメモリセル２の保持データが破壊するようなことがあってはならない。つまり、ビット線方向のビットセルは、電源配線が共通であるので、Ｌデータを書き込むビットセル以外のビットセルのデータ保持特性を劣化させないようにすることが肝要となる。

この点に鑑みれば、電源電圧Ｖccが共通のビットセル、すなわち、第１の電源線５０Ｈ_1や第２の電源線５０Ｈ_2と共通に接続される同列の他の各メモリセル２が、データ保持できる程度の電圧レベルに制御することが肝要である。一例としては、図示のように、待機時の電源電圧Ｖccと基準電圧Ｖssとの間の電圧、たとえば丁度中間の電圧（（Ｖcc−Ｖss）／２）に調整電圧ＸＶcc_writeを設定することが考えられる。

以上説明したように、本実施形態の半導体記憶装置１によれば、２つのインバータ回路（ＣＭＯＳインバータ２０ａ，２０ｂ）の入出力が交差接続されてラッチ回路を構成するようにされたメモリセル２への電源線を２系統に分けて、各インバータ回路（ＣＭＯＳインバータ２０ａ，２０ｂ）で独立に電源電圧を制御できるようにしたので、読出し時および書込み時の各マージンが向上するようになった。これにより、パターンの微細化（たとえば６５ｎｍプロセス以降）のＳｏＣ（System on Chip：システムオンチップ）の低電圧動作や歩留まり改善による製造コスト低減に資するようになる。

以上、本発明について実施形態を用いて説明したが、本発明の技術的範囲は前記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で前記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。

また、前記の実施形態は、クレーム（請求項）にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。

たとえば、前記実施形態では、２系統の電源モジュール５ａ，５ｂをビット線BL，XBL ごと（つまり列ごと）に設ける例で示したが、このことは必須ではない。たとえば、読出し動作用の調整電圧ＸＶcc_read を生成する電源部５０RDは列ごとに用意するが、書込み動作用の調整電圧ＸＶcc_writeを生成する電源部５０WTは書込み単位ごとに用意する構成をとることもできる。

また、極端なケースでは、全列に対して各１つの電源モジュール５ａ，５ｂを設け、また待機時の電源電圧Ｖccと調整電圧ＸＶcc_read ，ＸＶcc_writeの何れかを選択して自列の電源線５０Ｈ_1，５０Ｈ_2に供給する選択回路（３入力−１出力のセレクタでよい）を列ごとに設けることもできる。

この場合、読出し動作時には、列ごとに、自列のビット線BL，XBL の電位はＬレベルもしくはＨレベルの何れであるかを判定する判定回路と選択回路を設けて、判定回路の判定結果に基づき、待機時の電源電圧Ｖccと調整電圧ＸＶcc_read の何れか一方を選択回路で選択すればよい。また、書込み動作時には、列ごとに、自列の対象セルの書込みデータＬ，Ｈに基づき、待機時の電源電圧Ｖccと調整電圧ＸＶcc_writeの何れか一方を選択回路で選択すればよい。

この構成の場合、読出し動作用の調整電圧ＸＶcc_read を生成する電源部５０RDの構成を書込み動作用の調整電圧ＸＶcc_writeを生成する電源部５０WTと同様の構成にする。Ｌノード側の電源電圧Ｖcell_a，Ｖcell_b（調整電圧ＸＶcc_read ）は、Ｌノード側のビット線の電位に追従して変化するのではなく、調整電圧ＸＶcc_writeと同様に、確実に制御電圧Ｖref で規定でき、調整電圧ＸＶcc_read を待機時の電源電圧Ｖccと基準電圧Ｖssとの間の丁度中間の電圧に設定することの保証ができるようになる。

本発明に係る半導体記憶装置の一実施形態の回路構成の全体概要を示す図である。 比較例の半導体記憶装置の回路構成の全体概要を示す図である。 セル回路の構成例を示す図である。 本実施形態のセル回路のインバータ部分を等価回路で示した図である。 電源部の各電源モジュールの第１の構成例を示す回路図である。 電源部の各電源モジュールの第２の構成例を示す回路図である。 ＳＲＡＭメモリセルのセル電圧用の電源線を２系統に分ける場合のレイアウト例を示す図である。 メモリセルの読出し時の動作を説明する回路図である。 メモリセルの読出し時の動作を説明するタイミングチャートである。 メモリセルの書込み時の動作を説明する回路図である。 メモリセルの書込み時の動作を説明するタイミングチャートである。

符号の説明

１…半導体記憶装置、２…メモリセル、２０，２０ａ，２０ｂ…ＣＭＯＳインバータ、２２，２２ａ，２２ｂ…駆動トランジスタ、２４，２４ａ，２４ｂ…負荷トランジスタ、２６，２６ａ，２６ｂ…転送トランジスタ、３…メモリセルアレイ部、４…書込み／読出し部、４SA…センスアンプ、４WB…書込みバッファ、５…電源部、５ａ，５ｂ…電源モジュール、５０Ｈ，５０Ｈ_1，５０Ｈ_2…電源線、５０Ｌ…基準電源線、５０RD…読出用電源部、５０WT…書込用電源部、５０SW…選択部、５２RD，５２WT…差動増幅回路、５４RD，５４WT…バッファトランジスタ、５６RD，５６WT…負荷抵抗、６０RD，６０WT，６０SW…セレクタ、６２…アナログスイッチ、６２Ｎ，６２Ｐ…ＳＷトランジスタ、６４SW，６４XSW …ＮＯＲゲート、８…ビット線選択部、９…ワード線選択部、BL，XBL …ビット線、Ｓａ，Ｓｂ…セル回路、Ｖａ，Ｖｂ…記憶ノード、Ｖcell_a，Ｖcell_b…セル電圧、Ｖref …制御電圧、Ｖss…基準電圧、WL…ワード線、ＸＶcc_read ，ＸＶcc_write…調整電圧

Claims (13)

1. ワード線と、
   相補対をなす第１のビット線および第２のビット線と、
   第１のインバータ、前記第１のインバータの出力端が入力端に接続され前記第１のインバータの入力端が出力端に接続された第２のインバータ、ゲートが前記ワード線に接続され入出力端の一方が前記第１のビット線に接続され前記入出力端の他方が前記第１のインバータの出力端である第１の記憶ノードに接続された第１の転送トランジスタ、およびゲートが前記ワード線に接続され入出力端の一方が前記第２のビット線に接続され前記入出力端の他方が前記第２のインバータの出力端である第２の記憶ノードに接続された第２の転送トランジスタを有するメモリセルが、行列状に配置されたメモリセルアレイ部と、
   前記第１のビット線および前記第２のビット線の一端に接続され各ビット線の電位差を増幅するセンスアンプ、前記第１のビット線および前記第２のビット線の一端に接続され各転送トランジスタを介して相補データを各記憶ノードに書き込む書込みバッファを有する書込み／読出し部と、
   前記第１のインバータに第１のセル電圧を第１の電源線を介して供給する第１の電源モジュールおよび前記第２のインバータに第２のセル電圧を前記第１の電源線とは異なる第２の電源線を介して供給する第２の電源モジュールを有し、前記第１のインバータおよび前記第２のインバータに共通に基準電圧を供給する電源部と
   を備えたことを特徴とする半導体記憶装置。
2. 前記第１の電源モジュールおよび前記第２の電源モジュールは、読出し動作や書込み動作に連動して、独立に前記第１および前記第２のセル電圧を変化させる
   ことを特徴とする請求項１に記載の半導体記憶装置。
3. 前記第１の電源モジュールは、
   第１の差動増幅回路と第１のバッファトランジスタを具備し、
   前記第１の差動増幅回路は、一方の入力端が前記第１のビット線に接続され、出力が前記第１のバッファトランジスタの制御入力端に接続され、他方の入力端が前記第１のバッファトランジスタの出力に接続され、
   前記第１のセル電圧における読出し動作時の電圧を前記第１のバッファトランジスタの出力に発生させる
   ことを特徴とする請求項２に記載の半導体記憶装置。
4. 前記第２の電源モジュールは、
   第２の差動増幅回路と第２のバッファトランジスタを具備し、
   前記第２の差動増幅回路は、一方の入力端が前記第２ビット線に接続され、出力が前記第２のバッファトランジスタの制御入力端に接続され、他方の入力端が前記第２のバッファトランジスタの出力に接続され、
   前記第２のセル電圧における読出し動作時の電圧を前記第２のバッファトランジスタの出力に発生させる
   ことを特徴とする請求項２に記載の半導体記憶装置。
5. 前記第１の電源モジュールは、
   制御入力端が前記第１のビット線に接続された第１のバッファトランジスタを具備し、
   前記第１のセル電圧における読出し動作時の電圧を前記第１のバッファトランジスタの出力に発生させる
   ことを特徴とする請求項２に記載の半導体記憶装置。
6. 前記第２の電源モジュールは、
   制御入力端が前記第２のビット線に接続された第２のバッファトランジスタを具備し、
   前記第２のセル電圧における読出し動作時の電圧を前記第２のバッファトランジスタの出力に発生させる
   ことを特徴とする請求項２に記載の半導体記憶装置。
7. 前記電源モジュールは、前記第１のビット線および前記第２のビット線の内のＬデータを出力する側の前記セル電圧における読出し動作時の電圧を、Ｌデータを出力する側の前記ビット線の電位の低下に連動して、前記第１のビット線および前記第２のビット線の内のＨデータを出力する側の前記セル電圧における読出し動作時の電圧よりも低下させる
   ことを特徴とする請求項３〜６の内の何れか１項に記載の半導体記憶装置。
8. 前記第１の電源モジュールは、
   第３の差動増幅回路と第３のバッファトランジスタを具備し、
   前記第３の差動増幅回路は、一方の入力端に制御電圧が供給され、出力が前記第３のバッファトランジスタの制御入力端に接続され、他方の入力端が前記第３のバッファトランジスタの出力に接続され、
   前記第１のセル電圧における書込み動作時の電圧を前記第３のバッファトランジスタの出力に発生させる
   ことを特徴とする請求項２に記載の半導体記憶装置。
9. 前記第２の電源モジュールは、
   第４の差動増幅回路と第４のバッファトランジスタを具備し、
   前記第４の差動増幅回路は、一方の入力端に制御電圧が供給され、出力が前記第４のバッファトランジスタの制御入力端に接続され、他方の入力端が前記第４のバッファトランジスタの出力に接続され、
   前記第２のセル電圧における書込み動作時の電圧を前記第４のバッファトランジスタの出力に発生させる
   ことを特徴とする請求項２に記載の半導体記憶装置。
10. 前記第１の電源モジュールは、
    制御入力端に制御電圧が供給される第３のバッファトランジスタを具備し、
    前記第１のセル電圧における書込み動作時の電圧を前記第３のバッファトランジスタの出力に発生させる
    ことを特徴とする請求項２に記載の半導体記憶装置。
11. 前記第２の電源モジュールは、
    制御入力端に制御電圧が供給される第４のバッファトランジスタを具備し、
    前記第２のセル電圧における書込み動作時の電圧を前記第４のバッファトランジスタの出力に発生させる
    ことを特徴とする請求項２に記載の半導体記憶装置。
12. 前記電源モジュールは、前記第１のビット線および前記第２のビット線の内のＬデータを書き込む側の前記セル電圧における書込み動作時の電圧を、前記Ｌデータを書き込む側の前記ビット線の電位の低下に連動して、前記第１のビット線および前記第２のビット線の内のＨデータを書き込む側の前記セル電圧における書込み動作時の電圧よりも低下させる
    ことを特徴とする請求項８〜１１の内の何れか１項に記載の半導体記憶装置。
13. 前記第１の電源モジュールと前記第２の電源モジュールは、前記メモリセルアレイ部の周辺における、前記相補対をなす第１のビット線および第２のビット線の互いに他方の一端に配置されている
    ことを特徴とする請求項１に記載の半導体記憶装置。