JP2016091573A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】半導体記憶装置は、メモリアレイと、メモリアレイを制御する制御回路とを備える。メモリセルは、スタティック型メモリセルに相当する。制御回路は、駆動トランジスタのソース電極に接続されるソース線と、第1の電圧との間に設けられた第1のスイッチトランジスタと、第1のスイッチトランジスタと並列に設けられた第2のスイッチトランジスタと、ソース線電位制御回路は、メモリセルの動作時には、第1および第2のスイッチトランジスタを導通させてソース線と第1の電圧とを接続し、スタンバイ時には、第1のスイッチトランジスタを非導通に設定し、第2のスイッチトランジスタのゲート電極とソース線とが接続されるように設定する。
【選択図】図3
Description
図1に示されるように、半導体記憶装置は、ドライバ&デコーダ17と、メモリアレイMAと、制御部19と、I/O回路群2とを含む。なお、デコーダは、アドレスデコーダを簡略化したものである。
メモリアレイMAのメモリセル行にそれぞれ対応して複数のワード線WLが設けられる。
図3に示されるように、ソース線電位制御回路は、スタンバイ制御回路21と、第1および第2のスイッチトランジスタ31,32とを含む。
ドライバ41,42は、インバータの構成であり、ドライバ41は、PチャネルMOSトランジスタ44およびNチャネルMOSトランジスタ45を含む。ドライバ42は、PチャネルMOSトランジスタ46およびNチャネルMOSトランジスタ47を含む。
図4に示されるように、制御信号RSを「L」レベルから「H」レベルに立ち上げた場合、すなわちスタンバイ時の動作の動作について説明する。
図5は、実施形態の変形例1に基づくスイッチトランジスタを説明する図である。
ソース線の一端側にのみスイッチトランジスタが設けられている場合には、スイッチトランジスタから遠い場所にあるソース線ARVSSの電位を接地電圧VSSに引き下げるために時間かかるが、両側からソース線ARVSSの電位を引き下げることにより、ソース線ARVSSに溜まった電荷の放電時間に差が生じにくく、メモリセルMCの動作タイミングの設計が容易になる。
図7は、実施形態の変形例2に基づくスイッチトランジスタを説明する図である。
ソース線の一端側にのみスイッチトランジスタが設けられている場合には、スイッチトランジスタから遠い場所にあるソース線ARVSSの電位を接地電圧VSSに引き下げるために時間かかるが、両側からソース線ARVSSの電位を引き下げることにより、ソース線ARVSSに溜まった電荷の放電時間に差が生じにくく、メモリセルMCの動作タイミングの設計が容易になる。
図9に示されるように、ドライバ41は、第1のスイッチトランジスタ31が設けられた列方向の一端側に設けられ、ドライバ42は、第2のスイッチトランジスタ32が設けられた列方向の他端側に設けられる場合が示されている。
上記の実施形態においては、メモリセルMCの駆動トランジスタNT0,NT1と接続されるソース線ARVSSの電位を設定するソース線電位制御回路について説明したが、負荷トランジスタPT0,PT1のソース側と接続される電源電圧VDDが供給されるソース電源線についても上記ソース線電位制御回路を同様に適用可能である。
<変形例4>
上記の実施形態においては、スタンバイ時の動作を制御する制御信号RSに従ってソース線ARVSSの電位を設定する方式について説明した。具体的には、スタンバイ時にソース線ARVSSの電位を電源電圧VDDと接地電圧VSSとの間に中間電位に設定してデータ保持しつつリーク電流を削減する方式について説明した。
Claims (8)
- 行列状に設けられた複数のメモリセルを含むメモリアレイと、
前記メモリアレイを制御する制御回路とを備え、
各前記メモリセルは、駆動トランジスタ、転送トランジスタおよび負荷素子とにより構成されたスタティック型メモリセルに相当し、
前記制御回路は、
前記駆動トランジスタのソース電極に接続されるソース線と、第1の電圧との間に設けられた第1のスイッチトランジスタと、
前記ソース線と前記第1の電圧との間に前記第1のスイッチトランジスタと並列に設けられた第2のスイッチトランジスタと、
前記第1および第2のスイッチトランジスタを制御して前記ソース線の電位を調整するソース線電位制御回路とを含み、
前記ソース線電位制御回路は、
前記メモリセルの動作時には、前記第1および第2のスイッチトランジスタを導通させて前記ソース線と前記第1の電圧とを接続し、
前記メモリセルのスタンバイ時には、前記第1のスイッチトランジスタを非導通に設定し、前記第2のスイッチトランジスタのゲート電極と前記ソース線とが接続されるように設定する、半導体記憶装置。 - 前記メモリアレイは、少なくとも1つのメモリセル列毎に分割され、
前記第1および第2のスイッチトランジスタは、分割されたメモリセル列毎に設けられるソース線と接続される、請求項1記載の半導体記憶装置。 - 複数の第1および第2のスイッチトランジスタを設け、
前記複数の第1および第2のスイッチトランジスタのうちの少なくとも1つの第1および第2のスイッチトランジスタは、分割されたメモリセル列毎のソース線の一方端側に設けられ、
前記複数の第1および第2のスイッチトランジスタのうちの残りの第1および第2のスイッチトランジスタは、前記分割されたメモリセル列毎のソース線の他方端側に設けられる、請求項2記載の半導体記憶装置。 - 前記第1のスイッチトランジスタは、分割されたメモリセル列毎のソース線の一方端側に設けられ、
前記第2のスイッチトランジスタは、前記分割されたメモリセル列毎のソース線の他方端側に設けられる、請求項2記載の半導体記憶装置。 - 第1の制御信号に応じて前記第1のスイッチトランジスタを駆動する第1のドライバと、
前記第1の制御信号に応じて前記第2のスイッチトランジスタを駆動する第2のドライバとを含む、請求項1〜4のいずれか1項に記載の半導体記憶装置。 - 前記第2のドライバは、前記第1の制御信号および第2の制御信号の組み合わせに応じて前記第2のスイッチトランジスタを駆動する、請求項5記載の半導体記憶装置。
- 前記第1のスイッチトランジスタは、前記第2のスイッチトランジスタよりも大きい、請求項1〜6のいずれか1項に記載の半導体記憶装置。
- 行列状に設けられた複数のメモリセルを含むメモリアレイを備え、
各前記メモリセルは、駆動トランジスタ、転送トランジスタおよび負荷素子とにより構成されたスタティック型メモリセルに相当し、
前記駆動トランジスタのソース電極に接続されるソース線と、ソース電圧との間に設けられる複数のスイッチトランジスタをさらに備え、
前記複数のスイッチトランジスタは、前記メモリセルの動作時には、前記ソース線と前記ソース電圧とを接続し、前記メモリセルのスタンバイ時には、前記複数のスイッチトランジスタの一部のスイッチトランジスタは、ゲート電極と前記ソース線とを接続し、残りのスイッチトランジスタは非導通に設定される、半導体記憶装置。
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