JP2016091573A - 半導体記憶装置 - Google Patents

Abstract

【課題】メモリセルのソース線の電位を制御する回路の面積を抑制するとともに、スタンバイ時に適切な電位に容易に設定可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、メモリアレイと、メモリアレイを制御する制御回路とを備える。メモリセルは、スタティック型メモリセルに相当する。制御回路は、駆動トランジスタのソース電極に接続されるソース線と、第１の電圧との間に設けられた第１のスイッチトランジスタと、第１のスイッチトランジスタと並列に設けられた第２のスイッチトランジスタと、ソース線電位制御回路は、メモリセルの動作時には、第１および第２のスイッチトランジスタを導通させてソース線と第１の電圧とを接続し、スタンバイ時には、第１のスイッチトランジスタを非導通に設定し、第２のスイッチトランジスタのゲート電極とソース線とが接続されるように設定する。
【選択図】図３

Description

本開示は、半導体記憶装置に関し、スタンバイ時の電流を低減する構成に関する。

従来より、ＳＲＡＭ（Static Random Access Memory）では、スタンバイ時の電流の低減化が進められており、データの読出、書込を行う通常時に対し、データの読出、書込を行わずデータの保持のみを行うスタンバイ時においてソース線の電位を制御し、メモリセルに印加される電圧を下げることによって電流を低減する回路が提案されている。

この点で、特許文献１では、メモリセルのソース線に接続される電源スイッチのトランジスタと、ダイオード接続のトランジスタとがそれぞれ設けられる。電源スイッチのトランジスタは通常時は導通し、スタンバイ時は非導通となるように制御され、ダイオード接続のトランジスタによってメモリセルのソース線の電位が制御される。

また、特許文献２では、メモリセルのソース線に接続される電源スイッチのトランジスタは無く、ダイオード接続される１つのトランジスタのみが設けられる構成である。当該トランジスタは、通常時において導通してソース線を引き下げ、スタンバイ時においてゲートがメモリセルのソース電位となりダイオード接続化され、メモリセルのソース線の電位を制御する。

特開２００４−２０６７４５号公報 特開２００７−１５０７６１号公報

しかしながら、特許文献１に示される構成では、電源スイッチのトランジスタと、メモリセルのソース線を浮かせるためのダイオード接続のトランジスタとをそれぞれ独立して動作させるため、それぞれのトランジスタの面積を確保する必要があるため面積が大きくなる。

また、特許文献２に示される構成では、１つのトランジスタのみを用いた構成であるため面積を縮小することが可能であるが、ダイオード接続によりメモリセルのソース線の電位を制御する場合、スタンバイ時の電流を低減するためにトランジスタサイズを小さく設計する必要があるが、当該トランジスタサイズでは、通常時にメモリセルのソース線を接地側に引き下げるにはトランジスタサイズが小さすぎるという課題がある。したがって、両方の機能を１つのトランジスタで両立させることは難しく、トランジスタサイズの設計が非常に困難であるという課題がある。

本開示は、上記の課題を解決するためになされたものであって、メモリセルのソース線の電位を制御する回路の面積を抑制するとともに、スタンバイ時に、データを破壊せずに保持しつつ、リーク電流を低減する適切な電位に容易に設定可能な半導体記憶装置を提供することを目的とする。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施例によれば、半導体記憶装置は、行列状に設けられた複数のメモリセルを含むメモリアレイと、メモリアレイを制御する制御回路とを備える。各メモリセルは、駆動トランジスタ、転送トランジスタおよび負荷素子とにより構成されたスタティック型メモリセルに相当する。制御回路は、駆動トランジスタのソース電極に接続されるソース線と、第１の電圧との間に設けられた第１のスイッチトランジスタと、ソース線と第１の電圧との間に第１のスイッチトランジスタと並列に設けられた第２のスイッチトランジスタと、第１および第２のスイッチトランジスタを制御してソース線の電位を調整するソース線電位制御回路とを含む。ソース線電位制御回路は、メモリセルの動作時には、第１および第２のスイッチトランジスタを導通させてソース線と第１の電圧とを接続し、メモリセルのスタンバイ時には、第１のスイッチトランジスタを非導通に設定し、第２のスイッチトランジスタのゲート電極とソース線とが接続されるように設定する。

一実施例によれば、メモリセルのソース線の電位を制御する回路の面積を抑制するとともに、スタンバイ時に、データを破壊せずに保持しつつ、リーク電流を低減する適切な電位に容易に設定可能である。

実施形態に基づく半導体記憶装置の外観構成図である。 実施形態に基づくメモリアレイＭＡおよび周辺回路の構成を説明する図である。 実施形態に基づくソース線電位制御回路の構成について説明する図である。 実施形態に基づくスタンバイ時の信号の電位レベルを説明する図である。 実施形態の変形例１に基づくスイッチトランジスタを説明する図である。 実施形態の変形例１に基づくメモリアレイのレイアウト構成を説明する図である。 実施形態の変形例２に基づくスイッチトランジスタを説明する図である。 実施形態の変形例２に基づくメモリアレイのレイアウト構成を説明する図である。 実施形態の変形例２に基づくドライバ４１，４２の配置を説明する図である。 実施形態の変形例３に基づくソース線電位制御回路の構成について説明する図である。 実施形態の変形例４に基づくソース線電位制御回路の構成について説明する図である。

本実施形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。

図１は、実施形態に基づく半導体記憶装置の外観構成図である。
図１に示されるように、半導体記憶装置は、ドライバ＆デコーダ１７と、メモリアレイＭＡと、制御部１９と、Ｉ／Ｏ回路群２とを含む。なお、デコーダは、アドレスデコーダを簡略化したものである。

制御部１９は、半導体記憶装置の各機能ブロックを制御する。具体的には、制御部１９は、アドレス信号の入力に基づいてロウアドレス信号をドライバ＆デコーダ１７に出力する。また、制御部１９は、Ｉ／Ｏ回路群２を駆動するための各種の信号を出力する。

メモリアレイＭＡは、行列状に配置された複数のメモリセルを有する。メモリアレイＭＡのメモリセルは、書き換え可能に設けられる。

ドライバ＆デコーダ１７は、メモリアレイＭＡの行列状に配置されたメモリセルのメモリセル行にそれそれ対応して設けられたワード線ＷＬを駆動する。

Ｉ／Ｏ回路群２は、複数のＩ／Ｏ回路で構成され、メモリアレイＭＡへのデータ読出あるいはデータ書込を行う入出力回路として設けられる。

図２は、実施形態に基づくメモリアレイＭＡおよび周辺回路の構成を説明する図である。

図２に示されるように、本例においては、メモリアレイＭＡと、メモリアレイＭＡに設けられたソース線の電位を調整するソース線電位制御回路等の構成について説明する。

メモリアレイＭＡは、行列状に配置された複数のメモリセルＭＣを有する。各メモリセルＭＣは、書き換え可能に設けられたＳＲＡＭ（Static Random Access Memory）セルである。各メモリセルＭＣは、後述するが駆動トランジスタ、転送トランジスタおよび負荷素子とにより構成されたスタティック型メモリセルである。

本例においては、一例として２行４列のメモリセルＭＣが示されている。
メモリアレイＭＡのメモリセル行にそれぞれ対応して複数のワード線ＷＬが設けられる。

ドライバ＆デコーダ１７は、ワード線ＷＬに対応して設けられるワード線ドライバＷＤを含む。

制御部１９は、各種の制御回路を含む。本例においては、制御回路＆アドレスデコーダ２０と、スタンバイ制御回路２１とを含む。

制御回路＆アドレスデコーダ２０は、通常時とスタンバイ時を制御するとともにアドレスデコーダによりアドレス信号をデコードしたロウアドレス信号をワード線ドライバＷＤに出力する。

ワード線ドライバＷＤは、ロウアドレス信号に基づいて選択されたワード線ＷＬを活性化させる。

スタンバイ制御回路２１は、制御回路＆アドレスデコーダ２０からの制御信号ＲＳに従って制御信号ＲＳＢ１，ＲＳＢ２を出力し、ソース線の電位を調整する。

メモリアレイＭＡのメモリセル列にそれぞれ対応して複数のビット線対ＢＬ，／ＢＬが設けられる。本例においては、４列のメモリセル列が示されている。４列のメモリセル列に対応して設けられた４個のビット線対が設けられる。

Ｉ／Ｏ回路２Ａは、行列状に配置された４個のメモリセル列毎に設けられ、４列のうちの１つの列を選択する選択回路や、センスアンプ、ライトドライバ、ビット線プリチャージ回路等を含む。

また、各メモリセルＭＣのソース電極は、ソース線ＡＲＶＳＳと接続され、ソース線ＡＲＶＳＳに対して、複数のスイッチトランジスタが設けられる。

本例においては、ソース線ＡＲＶＳＳと接地電圧ＶＳＳとの間に複数のスイッチトランジスタを設ける。メモリセルＭＣの動作時には、ソース線ＡＲＶＳＳと接地電圧とを接続し、メモリセルＭＣのスタンバイ時には、複数のスイッチトランジスタの一部のスイッチトランジスタは、ゲート電極とソース線ＡＲＶＳＳとを接続し、残りのスイッチトランジスタは非導通に設定する。

本例においては、第１のスイッチトランジスタ３１と、第２のスイッチトランジスタ３２とをそれぞれ設ける。

第１のスイッチトランジスタ３１と第２のスイッチトランジスタ３２とはそれぞれ並列に設けられる。

図３は、実施形態に基づくソース線電位制御回路の構成について説明する図である。
図３に示されるように、ソース線電位制御回路は、スタンバイ制御回路２１と、第１および第２のスイッチトランジスタ３１，３２とを含む。

また、図３には、メモリセルＭＣの構成が示されている。メモリセルＭＣは、２つのアクセストランジスタＡＴ０，ＡＴ１（転送トランジスタ）と、駆動トランジスタＮＴ０，ＮＴ１と、負荷トランジスタＰＴ０，ＰＴ１（負荷素子）とを含む、６トランジスタのＳＲＡＭセルが示されている。

アクセストランジスタＡＴ０，ＡＴ１は、対応するワード線ＷＬと電気的に接続されている。アクセストランジスタＡＴ０，ＡＴ１は、メモリセルＭＣのデータ読出あるいはデータ書込を実行する際に活性化されたワード線ＷＬに従って導通する。

スタンバイ制御回路２１は、ドライバ４１，４２とを含む。
ドライバ４１，４２は、インバータの構成であり、ドライバ４１は、ＰチャネルＭＯＳトランジスタ４４およびＮチャネルＭＯＳトランジスタ４５を含む。ドライバ４２は、ＰチャネルＭＯＳトランジスタ４６およびＮチャネルＭＯＳトランジスタ４７を含む。

ＰチャネルＭＯＳトランジスタ４４およびＮチャネルＭＯＳトランジスタ４５は、電源電圧ＶＤＤと接地電圧ＶＳＳとの間に設けられ、それぞれのゲートは、制御信号ＲＳの入力を受ける。そして、ドライバ４１の出力は、制御信号ＲＳＢ１として第１のスイッチトランジスタ３１のゲートに入力される。

ＰチャネルＭＯＳトランジスタ４６およびＮチャネルＭＯＳトランジスタ４７は、電源電圧ＶＤＤとソース線ＡＲＶＳＳとの間に設けられ、それぞれのゲートは、制御信号ＲＳの入力を受ける。そして、ドライバ４２の出力は、制御信号ＲＳＢ２として第２のスイッチトランジスタ３２のゲートに入力される。

第１のスイッチトランジスタ３１は、ソース線ＡＲＶＳＳと接地電圧ＶＳＳとの間に設けられ、そのゲートは、制御信号ＲＳＢ１の入力を受ける。

第２のスイッチトランジスタ３２は、ソース線ＡＲＶＳＳと接地電圧ＶＳＳとの間に設けられ、そのゲートは、制御信号ＲＳＢ２の入力を受ける。

図４は、実施形態に基づくスタンバイ時の信号の電位レベルを説明する図である。
図４に示されるように、制御信号ＲＳを「Ｌ」レベルから「Ｈ」レベルに立ち上げた場合、すなわちスタンバイ時の動作の動作について説明する。

制御回路＆アドレスデコーダ２０は、通常時には制御信号ＲＳを「Ｌ」レベルに設定し、スタンバイ時に「Ｈ」レベルに設定する。

ドライバ４１，４２は、制御信号ＲＳに応じて制御信号ＲＳＢ１，ＲＳＢ２を設定する。具体的には、制御信号ＲＳが「Ｌ」レベルの場合に、ＰチャネルＭＯＳトランジスタ４４および４６が導通して、制御信号ＲＳＢ１，ＲＳＢ２をともに「Ｈ」レベルに設定する。

これにより、第１および第２のスイッチトランジスタ３１，３２のゲートの電位は「Ｈ」レベルに設定されるため、第１および第２のスイッチトランジスタ３１，３２は導通する。したがって、ソース線ＡＲＶＳＳと接地電圧ＶＳＳとが電気的に結合される。

制御信号ＲＳが「Ｈ」レベルの場合には、ＮチャネルＭＯＳトランジスタ４５が導通する。これにより、制御信号ＲＳＢ１を「Ｌ」レベルに設定し、第１のスイッチトランジスタ３１のゲート電位は「Ｌ」レベルに設定される。したがって、ソース線ＡＲＶＳＳと接地電圧ＶＳＳとの電気的な結合が接離される。

また、制御信号ＲＳが「Ｈ」レベルの場合には、ＮチャネルＭＯＳトランジスタ４７が導通する。これにより、第２のスイッチトランジスタ３２のゲートとソース線ＡＲＶＳＳとが電気的に結合される。したがって、制御信号ＲＳＢ２は、ソース線ＡＲＶＳＳと同じ電位レベルに設定される。

この点で、ソース線ＡＲＶＳＳの電位は、メモリセルＭＣのリーク電流とダイオード接続された第２のスイッチトランジスタ３２の通過電流によってバランスし、電源電圧ＶＤＤと接地電圧ＶＳＳとの間の中間電位に設定される。なお、電源電圧ＶＤＤと中間電位との電位差は、メモリセルＭＣがデータを保持できる電圧よりも高い電圧となるように設定する。

本実施形態に基づくソース線ＡＲＶＳＳは、スタンバイ時にソース線電位制御回路により中間電位に設定されるためリーク電流を抑制することが可能である。その際、第２のスイッチトランジスタ３２のゲート長、ゲート幅、個数といったサイズを調整することによりその電位を容易に調整可能である。

また、通常モード時には、第２のスイッチトランジスタ３２が導通するとともに、第１のスイッチトランジスタ３１が導通してソース線ＡＲＶＳＳを接地電圧ＶＳＳに引き下げる。したがって、第１および第２のスイッチトランジスタ３１，３２が導通する方式であるため、第１のスイッチトランジスタ３１のサイズを大きくする必要が無く、トランジスタの面積を抑制することが可能である。また、スタンバイ時は、第１のスイッチトランジスタ３１が非導通となり、第２のスイッチトランジスタ３２のみがダイオード接続となるため、第２のスイッチトランジスタ３２のサイズのみでソース線ＡＲＶＳＳのソース電位を調整することが可能である。

なお、本例においては、一例としてソース線ＡＲＶＳＳにそれぞれ少なくとも１つの第１および第２のスイッチトランジスタ３１，３２を設ける構成について説明したが、特にこれに限られず、ソース線ＡＲＶＳＳの電位を調整するために複数の第１および第２のスイッチトランジスタ３１，３２を設ける構成としても良い。

＜変形例１＞
図５は、実施形態の変形例１に基づくスイッチトランジスタを説明する図である。

図５に示されるように、変形例１は、メモリアレイＭＡの列方向の上辺および下辺にスイッチトランジスタを配置した構成である。

具体的には、少なくとも１つのメモリセル列毎にメモリアレイが分割されている場合が示されている。そして、分割されたメモリセル列毎にソース線が設けられ、当該ソース線の列方向の一端側および他端側にそれぞれ第１および第２のスイッチトランジスタ３１，３２を設けた構成である。本例においては、分割されたメモリセル列ＭＣＡ０〜ＭＣＡｎが示されている。

なお、本例においては、１つのメモリセル列毎にメモリアレイが分割された場合について説明しているが特にこれに限られず、複数のメモリセル列毎にメモリアレイＭＡを分割することも可能である。

当該構成によりソース線の一端側および他端側から電荷の引き抜きが可能となる。
ソース線の一端側にのみスイッチトランジスタが設けられている場合には、スイッチトランジスタから遠い場所にあるソース線ＡＲＶＳＳの電位を接地電圧ＶＳＳに引き下げるために時間かかるが、両側からソース線ＡＲＶＳＳの電位を引き下げることにより、ソース線ＡＲＶＳＳに溜まった電荷の放電時間に差が生じにくく、メモリセルＭＣの動作タイミングの設計が容易になる。

また、同じ単位でメモリセル列が繰り返し配置されているためメモリセル列の個数によらず、ソース線ＡＲＶＳＳの電位を一定に保つことが可能である。

図６は、実施形態の変形例１に基づくメモリアレイのレイアウト構成を説明する図である。

図６に示されるように、メモリアレイのレイアウト構成として列方向の一端および他端側にスイッチトランジスタがレイアウトされている場合が示されている。

ここで、メモリセルＭＣのレイアウトとしてアクセストランジスタＡＴ０，ＡＴ１（転送トランジスタ）と、駆動トランジスタＮＴ０，ＮＴ１と、負荷トランジスタＰＴ０，ＰＴ１（負荷素子）とを含む、６トランジスタのＳＲＡＭセルのレイアウトが示されている。

また、当該メモリセルＭＣと隣接して第１および第２のスイッチトランジスタ３１，３２が設けられている。

第１のスイッチトランジスタ３１は、ゲート電極に制御信号ＲＳＢ１の入力を受け、ソース電極が接地電圧ＶＳＳ、ドレイン電極がソース線ＡＲＶＳＳと接続された３個のトランジスタ素子が互いに並列接続されている場合が示されている。

第２のスイッチトランジスタ３２は、ゲート電極に制御信号ＲＳＢ２の入力を受け、ソース電極が接地電圧ＶＳＳ、ドレイン電極がソース線ＡＲＶＳＳと接続された２個のトランジスタ素子が互いに並列接続されている場合が示されている。

当該構成に示されるように、第１のスイッチトランジスタ３１の方が第２のスイッチトランジスタ３２よりもレイアウト面積が大きい場合が示されている。

＜変形例２＞
図７は、実施形態の変形例２に基づくスイッチトランジスタを説明する図である。

図７に示されるように、変形例１は、メモリアレイＭＡの列方向の上辺および下辺にスイッチトランジスタを配置した構成である。

具体的には、少なくとも１つのメモリセル列毎にメモリアレイが分割されている場合が示されている。そして、分割されたメモリセル列毎にソース線が設けられ、当該ソース線の列方向の一端側に第１のスイッチトランジスタ３１を設け、他端側に第２のスイッチトランジスタ３２を設けた構成である。

当該構成によりソース線の一端側および他端側から電荷の引き抜きが可能となる。
ソース線の一端側にのみスイッチトランジスタが設けられている場合には、スイッチトランジスタから遠い場所にあるソース線ＡＲＶＳＳの電位を接地電圧ＶＳＳに引き下げるために時間かかるが、両側からソース線ＡＲＶＳＳの電位を引き下げることにより、ソース線ＡＲＶＳＳに溜まった電荷の放電時間に差が生じにくく、メモリセルＭＣの動作タイミングの設計が容易になる。

また、同じ単位でメモリセル列が繰り返し配置されているためメモリセル列の個数によらず、ソース線ＡＲＶＳＳの電位を一定に保つことが可能である。

図８は、実施形態の変形例２に基づくメモリアレイのレイアウト構成を説明する図である。

図８に示されるように、メモリアレイのレイアウト構成として列方向の一端および他端側にスイッチトランジスタがレイアウトされている場合が示されている。

また、メモリセルＭＣと隣接して列方向の一端側に第１のスイッチトランジスタ３１と、他端側に第２のスイッチトランジスタ３２が設けられている。

第１のスイッチトランジスタ３１は、ゲート電極に制御信号ＲＳＢ１の入力を受け、ソース電極が接地電圧ＶＳＳ、ドレイン電極がソース線ＡＲＶＳＳと接続された３個のトランジスタ素子が互いに並列接続されている場合が示されている。

第２のスイッチトランジスタ３２は、ゲート電極に制御信号ＲＳＢ２の入力を受け、ソース電極が接地電圧ＶＳＳ、ドレイン電極がソース線ＡＲＶＳＳと接続された１個のトランジスタ素子が設けられている場合が示されている。

当該構成に示されるように、第１のスイッチトランジスタ３１の方が第２のスイッチトランジスタ３２よりもレイアウト面積が大きい場合が示されている。

図９は、実施形態の変形例２に基づくドライバ４１，４２の配置を説明する図である。
図９に示されるように、ドライバ４１は、第１のスイッチトランジスタ３１が設けられた列方向の一端側に設けられ、ドライバ４２は、第２のスイッチトランジスタ３２が設けられた列方向の他端側に設けられる場合が示されている。

上記したように、メモリセル列の列方向の一端側に第１のスイッチトランジスタ３１を配置し、他端側に第２のスイッチトランジスタ３２を配置し、互いのソース線ＡＲＶＳＳは上層の配線で接続し、さらにメモリセル行毎に設けられる下層の配線を介して各メモリセルに接続する。当該第１および第２のスイッチトランジスタ３１，３２を駆動するドライバ４１，４２についてもそれに対応して、列方向の一端側および他端側にそれぞれ配置することにより、第１および第２のスイッチトランジスタを制御する制御信号ＲＳＢ１，ＲＳＢ２の配線レイアウトを容易に設計することが可能である。両側に第１のスイッチトランジスタがある場合には、両側に信号配線を設ける必要があるが、片側であるため片側にのみ信号配線を設けることが可能である。

また、第１のスイッチトランジスタ３１は、メモリセルＭＣとＩ／Ｏ回路群２との間に配置され、ドライバ４１はメモリセル列の列方向のＩ／Ｏ回路群に近い一端部に配置される。メモリセルＭＣとＩ／Ｏ回路群２とを接続するためにビット線等の多くの信号配線が必要となるため、単純なインバータであるドライバ４１をＩ／Ｏ回路群に近い一端部に、スイッチトランジスタ３２をスタンバイ時にダイオード接続になるよう制御するドライバ４２を他端部に配置することにより、配線レイアウトを容易に設計することが可能である。

＜変形例３＞
上記の実施形態においては、メモリセルＭＣの駆動トランジスタＮＴ０，ＮＴ１と接続されるソース線ＡＲＶＳＳの電位を設定するソース線電位制御回路について説明したが、負荷トランジスタＰＴ０，ＰＴ１のソース側と接続される電源電圧ＶＤＤが供給されるソース電源線についても上記ソース線電位制御回路を同様に適用可能である。

図１０は、実施形態の変形例３に基づくソース線電位制御回路の構成について説明する図である。

図１０に示されるように、ソース線電位制御回路としてスタンバイ制御回路２１は、さらに、インバータ６０と、ドライバ６１，６４と、第１および第２の電源スイッチトランジスタ７１，７２とを含む。

ドライバ６１，６４は、インバータの構成であり、ドライバ６１は、ＰチャネルＭＯＳトランジスタ６２およびＮチャネルＭＯＳトランジスタ６３を含む。ドライバ６４は、ＰチャネルＭＯＳトランジスタ６５およびＮチャネルＭＯＳトランジスタ６６を含む。

ＰチャネルＭＯＳトランジスタ６５およびＮチャネルＭＯＳトランジスタ６６は、電源電圧ＶＤＤと接地電圧ＶＳＳとの間に設けられ、それぞれのゲートは、インバータ６０を介する制御信号ＲＳの反転信号の入力を受ける。そして、ドライバ６４の出力は、制御信号ＲＰＢ１として第１の電源スイッチトランジスタ７１のゲートに入力される。

ＰチャネルＭＯＳトランジスタ６２およびＮチャネルＭＯＳトランジスタ６３は、ソース電源線ＡＲＶＤＤと接地電圧ＶＳＳとの間に設けられ、それぞれのゲートは、インバータ６０を介する制御信号ＲＳの反転信号の入力を受ける。そして、ドライバ６１の出力は、制御信号ＲＰＢ２として第２の電源スイッチトランジスタ７２のゲートに入力される。

第１の電源スイッチトランジスタ７１は、電源電圧ＶＤＤとソース電源線ＡＲＶＤＤとの間に設けられ、そのゲートは、制御信号ＲＰＢ１の入力を受ける。

第２の電源スイッチトランジスタ７２は、電源電圧ＶＤＤとソース電源線ＡＲＶＤＤとの間に設けられ、そのゲートは、制御信号ＲＰＢ２の入力を受ける。

制御回路＆アドレスデコーダ２０は、通常時には制御信号ＲＳを「Ｌ」レベルに設定し、スタンバイ時に「Ｈ」レベルに設定する。

ドライバ６１，６４は、制御信号ＲＳに応じて制御信号ＲＰＢ１，ＲＰＢ２を設定する。具体的には、制御信号ＲＳが「Ｌ」レベルの場合に、ＮチャネルＭＯＳトランジスタ６３および６６が導通して、制御信号ＲＰＢ１，ＲＰＢ２をともに「Ｌ」レベルに設定する。

これにより、第１および第２の電源スイッチトランジスタ７１，７２のゲートの電位は「Ｌ」レベルに設定されるため、第１および第２の電源スイッチトランジスタ７１，７２は導通する。したがって、ソース電源線ＡＲＶＤＤと電源電圧ＶＤＤとが電気的に結合される。

制御信号ＲＳが「Ｈ」レベルの場合には、ＰチャネルＭＯＳトランジスタ６５が導通する。これにより、制御信号ＲＰＢ１を「Ｈ」レベルに設定し、第１の電源スイッチトランジスタ７１のゲート電位は「Ｈ」レベルに設定される。したがって、ソース電源線ＡＲＶＤＤと電源電圧ＶＤＤとの電気的な結合が接離される。

また、制御信号ＲＳが「Ｈ」レベルの場合には、ＰチャネルＭＯＳトランジスタ６２が導通する。これにより、第２の電源スイッチトランジスタ７２のゲートとソース電源線ＡＲＶＤＤとが電気的に結合される。したがって、制御信号ＲＰＢ２は、ソース電源線ＡＲＶＤＤと同じ電位レベルに設定される。

この点で、ソース電源線ＡＲＶＤＤの電位は、メモリセルＭＣのリーク電流とダイオード接続された第２の電源スイッチトランジスタ７２の通過電流によってバランスし、電源電圧ＶＤＤと接地電圧ＶＳＳとの間の中間電位に設定される。なお、電源電圧ＶＤＤと中間電位との電位差は、メモリセルＭＣがデータを保持できる電圧よりも高い電圧となるように設定する。

本実施形態に基づくソース電源線ＡＲＶＤＤは、スタンバイ時にソース線電位制御回路により中間電位に設定されるためリーク電流を抑制することが可能である。その際、第２の電源スイッチトランジスタ７２のゲート長、ゲート幅、個数といったサイズを調整することによりその電位を容易に調整可能である。

また、通常モード時には、第２の電源スイッチトランジスタ７２が導通するとともに、第１の電源スイッチトランジスタ７１が導通してソース電源線ＡＲＶＤＤを電源電圧ＶＤＤに引き上げる。したがって、第１および第２の電源スイッチトランジスタ７１，７２が導通する方式であるため、第１の電源スイッチトランジスタ７１のサイズを大きくする必要が無く、トランジスタの面積を抑制することが可能である。また、スタンバイ時は、第１の電源スイッチトランジスタ７１が非導通となり、第２の電源スイッチトランジスタ７２のみがダイオード接続となるため、第２の電源スイッチトランジスタ７２のサイズのみでソース電源線ＡＲＶＤＤのソース電位を調整することが可能である。

なお、当該構成については、各変形例とも組み合わせることが可能である。
＜変形例４＞
上記の実施形態においては、スタンバイ時の動作を制御する制御信号ＲＳに従ってソース線ＡＲＶＳＳの電位を設定する方式について説明した。具体的には、スタンバイ時にソース線ＡＲＶＳＳの電位を電源電圧ＶＤＤと接地電圧ＶＳＳとの間に中間電位に設定してデータ保持しつつリーク電流を削減する方式について説明した。

一方で、半導体記憶装置の状況によっては、データを保持する必要が無い場合も考えられる。

実施形態の変形例４においては、データを保持する必要が無い場合にソース線の電位を制御する方式について説明する。

図１１は、実施形態の変形例４に基づくソース線電位制御回路の構成について説明する図である。

図１１に示されるように、実施形態の変形例４に基づくソース線電位制御回路は、図３で説明したソース線電位制御回路と比較して、ドライバ４２をドライバ４２＃に置換するとともに、さらに制御信号ＳＤの入力を受ける点で異なる。その他の構成については同様であるのでその詳細な説明については繰り返さない。

ドライバ４２＃は、ＰチャネルＭＯＳトランジスタ４６およびＮチャネルＭＯＳトランジスタ４７と、ＡＮＤ回路５０と、インバータ５１と、ＮＯＲ回路５２と、ＮチャネルＭＯＳトランジスタ５３とを含む。

ＰチャネルＭＯＳトランジスタ４６およびＮチャネルＭＯＳトランジスタ４７は、電源電圧ＶＤＤとソース線ＡＲＶＳＳとの間に設けられる。ＰチャネルＭＯＳトランジスタ４６のゲートは、制御信号ＲＳの入力を受ける。ＮチャネルＭＯＳトランジスタ４７のゲートは、ＡＮＤ回路５０の出力信号を受ける。ＡＮＤ回路５０は、制御信号ＲＳと制御信号ＳＤとのＡＮＤ論理演算結果をＮチャネルＭＯＳトランジスタ４７のゲートに出力する。

ＮチャネルＭＯＳトランジスタ５３は、ＮチャネルＭＯＳトランジスタ３２のゲートとソース線ＡＲＶＳＳとの間に接続される。ＮチャネルＭＯＳトランジスタ５３のゲートは、ＮＯＲ回路５２の出力信号を受ける。ＮＯＲ回路５２は、インバータ５１を介する制御信号ＲＳの反転信号と、制御信号ＳＤとのＮＯＲ論理演算結果をＮチャネルＭＯＳトランジスタ５３のゲートに出力する。

制御回路＆アドレスデコーダ２０は、通常時には制御信号ＲＳを「Ｌ」レベルに設定し、スタンバイ時に「Ｈ」レベルに設定する。

また、制御回路＆アドレスデコーダ２０は、通常時には制御信号ＳＤを「Ｌ」レベルに設定し、データを保持する必要のないシャットダウン時には制御信号ＳＤを「Ｈ」レベルに設定する。

ドライバ４１，４２＃は、制御信号ＲＳに応じて制御信号ＲＳＢ１，ＲＳＢ２を設定する。具体的には、制御信号ＲＳが「Ｌ」レベルの場合に、ＰチャネルＭＯＳトランジスタ４４および４６が導通して、制御信号ＲＳＢ１，ＲＳＢ２をともに「Ｈ」レベルに設定する。

これにより、第１および第２のスイッチトランジスタ３１，３２のゲートの電位は「Ｈ」レベルに設定されるため、第１および第２のスイッチトランジスタ３１，３２は導通する。したがって、ソース線ＡＲＶＳＳと接地電圧ＶＳＳとが電気的に結合される。

制御信号ＲＳが「Ｈ」レベルの場合には、ＮチャネルＭＯＳトランジスタ４５が導通する。これにより、制御信号ＲＳＢ１を「Ｌ」レベルに設定し、第１のスイッチトランジスタ３１のゲート電位は「Ｌ」レベルに設定される。したがって、ソース線ＡＲＶＳＳと接地電圧ＶＳＳとの電気的な結合が接離される。

一方、ドライバ４２＃において、制御信号ＲＳが「Ｈ」レベルの場合には、制御信号ＳＤの状態に応じて動作が異なる。

具体的には、制御信号ＲＳが「Ｈ」レベルの場合に、制御信号ＳＤが「Ｌ」レベルの場合には、ＮチャネルＭＯＳトランジスタ５３が導通する。これにより、第２のスイッチトランジスタ３２のゲートとソース線ＡＲＶＳＳとが電気的に結合される。したがって、制御信号ＲＳＢ２は、ソース線ＡＲＶＳＳと同じ電位レベルに設定される。

一方、制御信号ＲＳが「Ｈ」レベルの場合に、制御信号ＳＤが「Ｈ」レベルの場合には、ＮチャネルＭＯＳトランジスタ４７が導通する。これにより、第２のスイッチトランジスタ３２のゲート電位は「Ｌ」レベルとなり非導通に設定される。

したがって、ソース線ＡＲＶＳＳは開放状態となり、メモリセルＭＣはデータを保持することができなくなる。

当該構成により、半導体記憶装置の状況によっては、データを保持する必要が無い場合にソース線ＡＲＶＳＳへの電源供給を遮断することによりさらに消費電流を削減することが可能である。

以上、本開示を実施形態に基づき具体的に説明したが、本開示は、実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

１ メモリセル、２ Ｉ／Ｏ回路群、１７ ドライバ＆デコーダ、１９ 制御部、２０ 制御回路＆アドレスデコーダ、２１ スタンバイ制御回路、３１ 第１のスイッチングトランジスタ、３２ 第２のスイッチングトランジスタ、４１，４２，４２＃，６１，６４ ドライバ、７１ 第１の電源スイッチトランジスタ、７２ 第２の電源スイッチトランジスタ。

Claims (8)

1. 行列状に設けられた複数のメモリセルを含むメモリアレイと、
   前記メモリアレイを制御する制御回路とを備え、
   各前記メモリセルは、駆動トランジスタ、転送トランジスタおよび負荷素子とにより構成されたスタティック型メモリセルに相当し、
   前記制御回路は、
   前記駆動トランジスタのソース電極に接続されるソース線と、第１の電圧との間に設けられた第１のスイッチトランジスタと、
   前記ソース線と前記第１の電圧との間に前記第１のスイッチトランジスタと並列に設けられた第２のスイッチトランジスタと、
   前記第１および第２のスイッチトランジスタを制御して前記ソース線の電位を調整するソース線電位制御回路とを含み、
   前記ソース線電位制御回路は、
   前記メモリセルの動作時には、前記第１および第２のスイッチトランジスタを導通させて前記ソース線と前記第１の電圧とを接続し、
   前記メモリセルのスタンバイ時には、前記第１のスイッチトランジスタを非導通に設定し、前記第２のスイッチトランジスタのゲート電極と前記ソース線とが接続されるように設定する、半導体記憶装置。
2. 前記メモリアレイは、少なくとも１つのメモリセル列毎に分割され、
   前記第１および第２のスイッチトランジスタは、分割されたメモリセル列毎に設けられるソース線と接続される、請求項１記載の半導体記憶装置。
3. 複数の第１および第２のスイッチトランジスタを設け、
   前記複数の第１および第２のスイッチトランジスタのうちの少なくとも１つの第１および第２のスイッチトランジスタは、分割されたメモリセル列毎のソース線の一方端側に設けられ、
   前記複数の第１および第２のスイッチトランジスタのうちの残りの第１および第２のスイッチトランジスタは、前記分割されたメモリセル列毎のソース線の他方端側に設けられる、請求項２記載の半導体記憶装置。
4. 前記第１のスイッチトランジスタは、分割されたメモリセル列毎のソース線の一方端側に設けられ、
   前記第２のスイッチトランジスタは、前記分割されたメモリセル列毎のソース線の他方端側に設けられる、請求項２記載の半導体記憶装置。
5. 第１の制御信号に応じて前記第１のスイッチトランジスタを駆動する第１のドライバと、
   前記第１の制御信号に応じて前記第２のスイッチトランジスタを駆動する第２のドライバとを含む、請求項１〜４のいずれか１項に記載の半導体記憶装置。
6. 前記第２のドライバは、前記第１の制御信号および第２の制御信号の組み合わせに応じて前記第２のスイッチトランジスタを駆動する、請求項５記載の半導体記憶装置。
7. 前記第１のスイッチトランジスタは、前記第２のスイッチトランジスタよりも大きい、請求項１〜６のいずれか１項に記載の半導体記憶装置。
8. 行列状に設けられた複数のメモリセルを含むメモリアレイを備え、
   各前記メモリセルは、駆動トランジスタ、転送トランジスタおよび負荷素子とにより構成されたスタティック型メモリセルに相当し、
   前記駆動トランジスタのソース電極に接続されるソース線と、ソース電圧との間に設けられる複数のスイッチトランジスタをさらに備え、
   前記複数のスイッチトランジスタは、前記メモリセルの動作時には、前記ソース線と前記ソース電圧とを接続し、前記メモリセルのスタンバイ時には、前記複数のスイッチトランジスタの一部のスイッチトランジスタは、ゲート電極と前記ソース線とを接続し、残りのスイッチトランジスタは非導通に設定される、半導体記憶装置。

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