CN105575423A - 半导体存储器件 - Google Patents

Abstract

提供一种半导体存储器件，其中存储器单元在待机模式下可以容易地被设置在适当的电势，同时伴随着用于控制存储器单元的源极线的电势的电路的面积减小。一种半导体存储器件，包括静态型存储器单元和控制电路。该控制电路包括被提供在耦合到驱动晶体管的源极电极的源极线和第一电压之间的第一开关晶体管、与第一开关晶体管并行地提供的第二开关晶体管以及源极线电势控制电路，当存储器单元在操作时，该源极线电势控制电路使得第一开关晶体管和第二开关晶体管导通从而将源极线耦合到第一电压，以及在待机模式下，该源极线电势控制电路将第一开关晶体管设置为非导通并且将第二开关晶体管的栅极电极设置为耦合到源极线。

Description

半导体存储器件

相关申请的交叉引用

在此通过参考整体并入2014年10月31日提交的日本专利申请No.2014-223183的公开内容，包括说明书、附图和摘要。

技术领域

本公开涉及一种用于降低在待机模式下的电流的半导体存储器件及其配置。

背景技术

降低静态随机存取存储器(SRAM)的在待机模式下的电流是至今为止一直所追求的。提出的电路被配置为通过控制源极线的电势并且降低施加到处于其中存储器单元仅仅保存数据的待机模式下的存储器单元的电压，但是并不执行从它们读取数据/向它们写入数据，与其中执行从存储器单元读取数据/向存储器单元写入数据的正常模式不同。

在这一方面，根据日本公开的未审专利申请No.2004-206745，分离地提供与存储器单元的源极线耦合的用作电源开关的晶体管以及二极管耦合的晶体管。当存储器单元的源极线的电势由二极管耦合的晶体管进行控制时，用作电源开关的晶体管被控制以在正常模式下导通并且在待机模式下非导通。

在根据日本公开的未审专利申请No.2007-150761的配置中，仅仅提供单个二极管耦合的晶体管并且没有与存储器单元的源极线耦合的用作电源开关的晶体管。这个晶体管在正常模式下导通从而降低源极线的电势。在待机模式下，晶体管在其栅极被设置为等于存储器单元的源极电势的情况下将被二极管耦合并且控制存储器单元的源极线的电势。

发明内容

然而，在日本公开的未审专利申请No.2004-206745中提出的配置要求大面积，因为用作电源开关的晶体管和用于提升存储器单元的源极线的二极管耦合的晶体管被制成彼此独立地操作，并且必需为每个晶体管提供面积。

在日本公开的未审专利申请No.2007-150761中提出的配置中，仅使用单个晶体管并且因此面积收缩是可行的。但是，在其中使用二极管耦合的晶体管来控制存储器单元的源极线的电势的情况中，需要将晶体管设计为小尺寸以降低在待机模式下的电流。其中存在的问题在于这种晶体管的尺寸太小，以至于无法使得在正常模式下将存储器单元的源极线的电势下降至接地电势。因此，存在的问题是难以利用单一晶体管来满足两种功能，并且对晶体管进行适当尺寸调整非常困难。

这里所公开的发明是已经被研发用以解决上述问题并且旨在于提供一种半导体存储器件，其中存储器单元可以被容易地设置在适当的电势，从而保存数据而没有损坏并且降低在待机模式下的泄漏电流，同时伴随着用于控制存储器单元的源极线的电势的电路的面积减小。

从本说明书和附图的描述，其他的问题和新颖特征将变得明显。

根据一个实施例，一种半导体存储器件包括存储器阵列以及用于控制该存储器阵列的控制电路，存储器阵列包括被提供在行和列中的多个存储器单元。存储器单元中的每一个存储器单元为包括驱动晶体管、传送晶体管以及负载元件的静态型存储器单元。控制电路包括：被提供在源极线和第一电压之间的第一开关晶体管，该源极线被耦合到驱动晶体管的源极电极；与第一开关晶体管并行地提供在源极线和第一电压之间的第二开关晶体管；以及通过控制第一开关晶体管和第二开关晶体管而调整源极线的电势的源极线电势控制电路。当存储器单元操作时，该源极线电势控制电路使得第一开关晶体管和第二开关晶体管导通从而将源极线耦合到第一电压，并且当存储器单元处于待机模式时，设置第一开关晶体管为非导通并且将第二开关晶体管的栅极电极设置为耦合到源极线。

根据一个实施例，可以容易地将存储器单元设置在适当的电势，从而保存数据而没有损坏并且降低在待机模式下的泄漏电流，同时伴随着用于控制存储器单元的源极线的电势的电路的面积减小。

附图说明

图1为基于实施例的半导体存储器件的外部结构图解。

图2为解释基于实施例的存储器阵列MA和外围电路的配置的图解。

图3为解释基于实施例的源极线电势控制电路的配置的图解。

图4为解释基于实施例的处于待机模式的信号的电势电平的图解。

图5为解释基于实施例的修改示例1的开关晶体管的图解。

图6为解释基于实施例的修改示例1的存储器阵列布局配置的图解。

图7为解释基于实施例的修改示例2的开关晶体管的图解。

图8为解释基于实施例的修改示例2的存储器阵列布局配置的图解。

图9为解释基于实施例的修改示例2的其中布置驱动器41、42的图解。

图10为解释基于实施例的修改示例3的源极线电势控制电路配置的图解。

图11为解释基于实施例的修改示例4的源极线电势控制电路配置的图解。

具体实施方式

现在将参照附图对本发明的实施例进行详细描述。在附图中，对相同或者相对应的组件赋予相同的参考标号或标记并且对其的描述不再重复。

图1为基于实施例的半导体存储器件的外部结构图解。

如图1所描绘的，该半导体存储器件包括驱动器&解码器17、存储器阵列MA、控制单元19以及I/O电路组2。解码器为地址解码器的简称。

控制单元19控制半导体存储器件的所有功能块。特别地，控制单元19基于已经输入到其的地址信号而输出行地址信号到驱动器&解码器17。控制单元19同样输出各种信号来驱动I/O电路组2。

存储器阵列MA具有布置在行和列中的多个存储器单元。在存储器阵列MA中的存储器单元被提供为可重写。

驱动器&解码器17驱动被提供以分别对应布置在存储器阵列MA的行和列中的存储器单元的行的字线WL。

I/O电路组2包括多个I/O电路，该多个I/O电路被提供作为用于从存储器阵列MA读取数据或者写入数据到存储器阵列MA的输入/输出电路。

图2为解释基于实施例的存储器阵列MA和外围电路的配置的图解。

如图2所描绘的，在本例中，提供关于存储器阵列和调整被提供在存储器阵列中的源极线的电势的源极线电势控制电路等的描述。

存储器阵列MA具有布置在行和列中的多个存储器单元MC。每个存储器单元MC为被提供为可重写的SRAM(静态随机存取存储器)单元。每个存储器单元MC为被配置有驱动晶体管、传送晶体管以及负载元件的静态型存储器单元，这将在后面进行描述。

在本例中，作为示例描绘了被布置在两行和四列中的存储器单元MC。

提供多个字线WL来分别对应存储器阵列MA中的存储器单元的行。

驱动器&解码器17包括被提供为对应字线WL的字线驱动器WD。

控制单元19包括各种控制电路；在本例中，其包括控制电路&地址解码器20以及待机控制电路21。

控制电路&地址解码器20控制在正常模式和待机模式下的操作并且输出行地址信号到字线驱动器WD，所述行地址信号是地址解码器对地址信号进行解码的结果。

字线驱动器WD激活根据行地址信号选择的字线WL。

根据来自控制电路&地址解码器20的控制信号RS，待机控制电路21输出控制信号RSB1、RSB2并且调整源极线的电势。

提供多个位线对BL、/BL以分别对应存储器阵列MA中的存储器单元的列。在本例中，提供四个位线对来对应存储器单元的四列。

除其它之外，I/O电路2A包括选择电路以及读出放大器、写驱动器以及位线预充电电路，该选择电路是针对布置在行和列中的存储器单元的四列中的每一列提供的，以选择四列中的一列。

所有的存储器单元MC的源极电极被耦合到源极线ARVSS，并且多个开关晶体管被提供为耦合到源极线ARVSS。

在本例中，多个开关晶体管被提供在源极线ARVSS和接地电压VSS之间。当存储器单元MC在操作时，源极线ARVSS被耦合到接地电压。当存储器单元处于待机模式时，开关晶体管的子集运行，以将其栅极电极耦合到源极线ARVSS，并且开关晶体管的剩余子集被设置为非导通。

在本例中，提供第一开关晶体管31以及第二开关晶体管32。

该第一开关晶体管31以及第二开关晶体管32被提供为并行地耦合。

图3为解释基于实施例的源极线电势控制电路的配置的图解。

如图3所描绘的，源极线电势控制电路包括待机控制电路21以及第一开关晶体管31和第二开关晶体管32。

同样在图3中描绘了存储器单元MC的配置。这里描绘的存储器单元中的每一个存储器单元为包括如下六个晶体管的SRAM单元，该六个晶体管包括两个存取晶体管AT0、AT1(传送晶体管)、驱动晶体管NT0、NT1、以及负载晶体管PT0、PT1(负载元件)。

在存储器单元中的存取晶体管AT0、AT1电耦合到对应于该存储器单元所处的行的字线WL。当从存储器单元MC读取数据或者写入数据到存储器单元MC中时，在激活字线后存取晶体管AT0、AT1变得导通。

待机控制电路21包括驱动器41、42。

驱动器41、42被配置为反相器。驱动器41包括P沟道MOS晶体管44和N沟道MOS晶体管45。驱动器42包括P沟道MOS晶体管46和N沟道MOS晶体管47。

P沟道MOS晶体管44和N沟道MOS晶体管45被提供在电源电压VDD和接地电压VSS之间，并且它们的栅极接收控制信号RS作为输入。并且，驱动器41的输出作为控制信号RSB1被输入到第一开关晶体管31的栅极。

P沟道MOS晶体管46和N沟道MOS晶体管47被提供在电源电压VDD和源极线ARVSS之间，并且它们的栅极接收控制信号RS作为输入。并且，驱动器42的输出作为控制信号RSB2被输入到第二开关晶体管32的栅极。

第一开关晶体管31被提供在源极线ARVSS和接地电压VSS之间，并且其栅极接收控制信号RSB1作为输入。

第二开关晶体管32被提供在源极线ARVSS和接地电压VSS之间，并且其栅极接收控制信号RSB2作为输入。

图4为解释基于实施例的处于待机模式的信号的电势电平的图解。

如在图4中所呈现的，提供关于在控制信号RS从“L”电平到“H”电平的提升后的操作的描述，也即，待机模式操作。

控制电路&地址解码器20在正常模式下将控制信号RS设置在“L”电平并且在待机模式下将RS信号设置在“H”电平。

驱动器41、42依据控制信号RS设置控制信号RSB1、RSB2。特别地，当控制信号RS为“L”电平时，P沟道MOS晶体管44和46变为导通，从而将控制信号RSB1、RSB2二者设置在“H”电平。

由此，第一开关晶体管31和第二开关晶体管32的栅极被设置为“H”电平的电势，并且由此第一开关晶体管31和第二开关晶体管32变为导通。随后源极线ARVSS被电耦合到接地电压VSS。

当控制信号RS为“H”电平时，N沟道MOS晶体管45变得导通。由此，控制信号RSB1被设置在“L”电平并且第一开关晶体管31的栅极被设置为“L”电平的电势。随后源极线ARVSS与接地电压VSS解除电耦合。

当控制信号RS为“H”电平时，N沟道MOS晶体管47同样变得导通。由此，第二开关晶体管32的栅极被电耦合到源极线ARVSS。随后控制信号RSB2被设置在与源极线ARVSS相同的电势电平上。

就此而言，源极线ARVSS的电势由来自存储器单元MC的泄漏电流和通过二极管耦合的第二开关晶体管32的通过电流来平衡，并且被设置在电源电压VDD和接地电压VSS之间的中间电势处。电源电压VDD和中间电势之间的电势差被设置到比允许存储器单元MC保存数据的电压更高的电压。

由于基于本实施例的源极线ARVSS在待机模式下由源极线电势控制电路设置在中间电势处，所以可以减小泄漏电流。就此而言，通过调整第二开关晶体管32的尺寸(例如调整其栅极长度和宽度)以及开关晶体管的数目，可以容易地调整中间电势。

在正常模式下，第二开关晶体管32变得导通并且第一开关晶体管31同样变得导通，由此使的源极线ARVSS的电势下降到接地电压VSS。由于第一开关晶体管31和第二开关晶体管32以这种方式变得导通，所以并不必要增加第一开关晶体管31的尺寸并且可以减小用于这些晶体管的面积。在待机模式下，第一开关晶体管31变得不导通，并且第二开关晶体管32将仅仅为二极管耦合的。因此，源极线ARVSS的源极电势可以通过仅仅调整第二开关晶体管32的尺寸来调整。

在本例中，已经描述如下配置：其中作为示例将第一晶体管31和第二晶体管32(每个在数量上为至少一个)提供为耦合到源极线ARVSS。然而，这是非限制性的，并且可以采用如下配置：其中将在数量上为复数的第一开关晶体管31和第二开关晶体管32提供用于调整源极线ARVSS的电势。

<修改示例1>

图5为解释基于实施例的修改示例1的开关晶体管的图解。

如图5所描绘的，修改示例1的配置为其中开关晶体管被布置在存储器阵列MA的列的上端侧和下端侧。

特别地，描绘的配置为其中存储器阵列被划分为细分部分，每个细分部分为至少一个存储器单元列。在这种配置中，源极线被提供用于存储器单元的每个细分列并且第一开关晶体管31和第二开关晶体管32被提供为在每列的一端侧和另一端侧处耦合到源极线中的每一个源极线。在本例中，描绘了存储器单元的细分列MCA0到MCAn。

在本例中，提供了关于其中存储器阵列被划分为细分部分的情况的描述，每个细分部分为一个存储器单元列。然而，这是非限制性的，并且存储器阵列可以被划分为如下细分部分，每个细分部分为至少两个或多个存储器单元列。

这种配置使得可以从其一端以及两端对每个源极线进行放电。

如果开关晶体管被提供为仅仅在其一端处耦合到源极线，则其需要一些时间使得处于远离开关晶体管的部分中的源极线ARVSS的电势下降到接地电压VSS。通过在其两端处使得源极线ARVSS的电势降低，可以减少对在源极线ARVSS上累积的电荷进行放电的时间差，并且变得更容易设计用于触发存储器单元MC进行操作的定时。

由于存储器单元列按照一致的单位被重复地布置，所以可以将源极线ARVSS的电势保持为独立于存储器单元列的数目而恒定。

图6为解释基于实施例的修改示例1的存储器阵列布局配置的图解。

如图6所描绘的，描绘了一种存储器阵列布局配置，其中开关晶体管被安置在每一列的一端侧和另一端侧。

作为在存储器单元MC中的布局，这里描绘的是在包含如下六个晶体管的SRAM单元中的布局，该六个晶体管包括存取晶体管AT0、AT1(传送晶体管)、驱动晶体管NT0、NT1以及负载晶体管PT0、PT1(负载元件)。

第一开关晶体管31和第二开关晶体管32被提供为与存储器单元MC相邻。

第一开关晶体管31被描绘为其中三个晶体管元件彼此并行耦合；这些晶体管元件在其栅极电极处接收控制信号RSB1作为输入，并且其源极电极被耦合到接地电压VSS且其漏极电极被耦合到源极线ARVSS。

第二开关晶体管32被描绘为其中两个晶体管元件彼此并行耦合；这些晶体管元件在其栅极电极处接收控制信号RSB2作为输入，并且其源极电极被耦合到接地电压VSS且其漏极电极被耦合到源极线ARVSS。

在这里所描绘的配置中，针对第一开关晶体管31的布局面积大于针对第二开关晶体管32的布局面积。

<修改示例2>

图7为解释基于实施例的修改示例2的开关晶体管的图解。

如图7所描绘的，修改示例2的配置为其中开关晶体管被布置在存储器阵列MA的列的上端侧和下端侧。

特别地，描绘的配置为其中存储器阵列被划分为细分部分，每个细分部分为至少一个存储器单元列。在这种配置中，源极线被提供用于存储器单元的每个细分列，第一开关晶体管31被提供为在每列的一端侧耦合到源极线中的每一个源极线，并且第二开关晶体管32被提供为在每列的另一端侧处被耦合到源极线中的每一个源极线。

这种配置使得可以从其一端以及另一端对每个源极线进行放电。

如果开关晶体管被提供为仅仅在其一端处被耦合到源极线，则其需要一些时间使得处于远离开关晶体管的部分中的源极线ARVSS的电势下降到接地电压VSS。通过在其两端处使得源极线ARVSS的电势下降，可以减少对在源极线ARVSS上累积的电荷进行放电的时间差，并且变得更容易设计用于触发存储器单元MC进行操作的定时。

由于存储器单元列按照一致的单位被重复地布置，所以可以将源极线ARVSS的电势保持为独立于存储器单元列的数目而恒定。

图8为解释基于实施例的修改示例2的存储器阵列布局配置的图解。

如图8所描绘的，描绘了一种存储器阵列布局配置，其中开关晶体管被安置在每一列的一端侧和另一端侧。

第一开关晶体管31被提供为在每一列的一端侧与存储器单元MC相邻，并且第二开关晶体管32被提供在该列的另一端侧。

第一开关晶体管31被描绘为其中三个晶体管元件彼此并行耦合；这些晶体管元件在其栅极电极处接收控制信号RSB1作为输入，并且其源极电极被耦合到接地电压VSS且其漏极电极被耦合到源极线ARVSS。

第二开关晶体管32被描绘为其中提供有单一晶体管元件；该晶体管元件在其栅极电极处接收控制信号RSB2作为输入，并且其源极电极被耦合到接地电压VSS且其漏极电极被耦合到源极线ARVSS。

在这里所描绘的配置中，针对第一开关晶体管31的布局面积大于针对第二开关晶体管32的布局面积。

图9为解释基于实施例的修改示例2的其中布置驱动器41、42的图解。

如图9所描绘的，图示了如下示例：在每一列的一端侧提供驱动器41，其中提供第一开关晶体管31，并且在每一列的另一端侧提供驱动器42，其中提供第二开关晶体管32。

如之前所描述的，第一开关晶体管31被布置在存储器单元的每一列的一端侧处，并且第二开关晶体管32被布置在每一列的另一端侧处。源极线ARVSS通过在上层上的布线而耦合到这些晶体管并且进一步经由在被提供用于存储器单元的每一列的下层上的布线而耦合到每一个存储器单元。驱动第一开关晶体管31和第二开关晶体管32的驱动器41、42相应地分别布置在每一列的一端侧和另一端侧，由此使得可以容易地设计针对控制信号RSB1、RSB2的布线布局，从而控制第一开关晶体管和第二开关晶体管。如果第一开关晶体管被布置在每一列的两端侧，则信号布线必须被提供在该两端侧。然而，由于第一开关晶体管被布置在每一列的一端侧处，所以可以仅仅在一端侧处提供信号布线。

第一开关晶体管31被布置在存储器单元MC和I/O电路组2之间，并且驱动器41被布置在I/O电路组2附近的存储器单元的每一列的一端侧处。由于需要很多例如位线的信号布线线路来耦合存储器单元MC和I/O电路组2，所以在I/O电路组附近的一端侧处布置作为简单反相器的驱动器41并且在另一端侧处布置在待机模式下将开关晶体管32控制为二极管耦合的驱动器42将使得可以容易地设计布线布局。

<修改示例3>

在前面的实施例中，提供了关于适当地设置源极线ARVSS的电势的源极线电势控制电路的描述，该源极线ARVSS被耦合到存储器单元MC的驱动晶体管NT0、NT1。同样对于耦合到负载晶体管PT0、PT1的源极电极并且馈送电源电压VDD的源极电源线来说，可以以相似的方式应用上述的源极线电势控制电路。

图10为解释基于实施例的修改示例3的源极线电势控制电路配置的图解。

如图10所描绘的，作为源极线电势控制电路，待机控制电路21进一步包括反相器61、驱动器61、64以及第一电源开关晶体管71和第二电源开关晶体管72。

驱动器61、64被配置为反相器。驱动器61包括P沟道MOS晶体管62和N沟道MOS晶体管63。驱动器64包括P沟道MOS晶体管65和N沟道MOS晶体管66。

P沟道MOS晶体管65和N沟道MOS晶体管66被提供在电源电压VDD和接地电压VSS之间，并且它们的栅极经由反相器60接收控制信号的反相信号作为输入。并且，驱动器64的输出作为控制信号RPB1被输入到第一电源开关晶体管71的栅极。

P沟道MOS晶体管62和N沟道MOS晶体管63被提供在源极电源线ARVDD和接地电压VSS之间，并且它们的栅极经由反相器60接收控制信号RS的反相信号作为输入。并且，驱动器61的输出作为控制信号RPB2被输入到第二电源开关晶体管72的栅极。

第一电源开关晶体管71被提供在电源电压VDD和源极电源线ARVDD之间，并且其栅极接收控制信号RPB1作为输入。

第二电源开关晶体管72被提供在电源电压VDD和源极电源线ARVDD之间，并且其栅极接收控制信号RPB2作为输入。

控制电路&地址解码器20在正常模式下将控制信号RS设置在“L”电平并且在待机模式下将RS信号设置在“H”电平。

驱动器61、64依据控制信号RS设置控制信号RPB1和RPB2。特别地，当控制信号RS为“L”电平时，N沟道MOS晶体管63和66变为导通，从而将控制信号RPB1、RPB2二者设置在“L”电平。

由此，第一电源开关晶体管71和第二电源开关晶体管72被设置为“L”电平的电势，并且由此第一电源开关晶体管71和第二电源开关晶体管72变得导通。随后源极电源线ARVDD被电耦合到电源电压VDD。

当控制信号RS为“H”电平时，P沟道MOS晶体管65变得导通。由此，控制信号RPB1被设置在“H”电平并且第一电源开关晶体管71被设置为“H”电平的电势。随后源极电源线ARVDD与电源电压VDD解除电耦合。

当控制信号RS位于“H”电平时，P沟道MOS晶体管62也变得导通。由此，第二电源开关晶体管72的栅极被电耦合到源极电源线ARVDD。随后控制信号RPB2被设置在与源极电源线ARVDD相同的电势电平处。

就此而言，源极电源线ARVDD的电势由来自存储器单元MC的泄漏电流和通过二极管耦合的第二电源开关晶体管72的通过电流来平衡，并且被设置在电源电压VDD和接地电压VSS之间的中间电势处。电源电压VDD和中间电势之间的电势差被设置到比允许存储器单元MC保存数据的电压更高的电压。

由于基于本实施例的源极电源线ARVDD在待机模式下由源极线电势控制电路设置在中间电势处，所以可以降低泄漏电流。就此而言，通过调整第二开关晶体管72的尺寸(例如调整其栅极长度和宽度)以及开关晶体管的数目，可以容易地调整中间电势。

在正常模式下，第二电源开关晶体管72变得导通并且第一电源开关晶体管71同样变得导通，由此使得源极电源线ARVDD的电势上升到电源电压VDD。由于第一电源开关晶体管71和第二电源开关晶体管72以这种方式变得导通，所以并不必要增加第一电源开关晶体管71的尺寸并且可以减小用于这些晶体管的面积。在待机模式下，第一电源开关晶体管71变得不导通，并且第二电源开关晶体管72将仅仅为二极管耦合的。因此，源极电源线ARVDD的源极电势可以通过仅仅调整第二电源开关晶体管72的尺寸来调整。

本配置可以与任何其他修改示例进行组合。

<修改示例4>

在前面的实施例中，提供了关于根据控制信号RS适当设置源极线ARVSS的电势从而控制在待机模式下的操作的方法的描述。特别地，提供了关于将源极线ARVSS的电势设置到电源电压VDD和接地电压VSS之间的中间电势从而存储器单元将保存数据并且此外将降低泄漏电流的方法的描述。

另一方面，在半导体存储器件的情境下还可构思存储器单元不需要保存数据的情况。

在实施例的修改示例4中，提供关于在存储器单元不需要保存数据的情况下控制源极线的电势的方法的描述。

图11为解释基于实施例的修改示例4的源极线电势控制电路配置的图解。

与参照图3描述的源极线电势控制电路相比，基于实施例的修改示例4的源极线电势控制电路的区别之处在于，驱动器42由驱动器42#取代并且驱动器42#同样接收控制信号SD作为输入，如在图11中所描绘的。该配置的其它部分与图3中的相同；对其的详细描述不再重复。

驱动器42#包括P沟道MOS晶体管46和N沟道MOS晶体管47、以及AND电路50、反相器51、NOR电路52以及N沟道MOS晶体管53。

P沟道MOS晶体管46和N沟道MOS晶体管47被提供在电源电压VDD和源极线ARVSS之间。P沟道MOS晶体管46的栅极接收控制信号RS作为输入。N沟道MOS晶体管47的栅极接收AND电路50的输出信号。AND电路50将对控制信号RS和控制信号SD进行的AND逻辑运算的结果输出到N沟道MOS晶体管47的栅极。

N沟道MOS晶体管53被耦合在N沟道MOS晶体管32的栅极和源极线ARVSS之间。N沟道MOS晶体管53的栅极接收NOR电路52的输出信号。该NOR电路52将对控制信号RS经由反相器51的反相信号和控制信号SD进行的NOR逻辑运算的结果输出到N沟道MOS晶体管53的栅极。

控制电路&地址解码器20在正常模式下将控制信号RS设置在“L”电平，并且在待机模式下将控制信号SD设置在“H”电平。

此外，控制电路&地址解码器20在正常模式下将控制信号SD设置在“L”电平，并且当执行关机从而存储器单元将不需要保存数据时将控制信号SD设置在“H”电平。

驱动器41、42#根据控制信号RS设置控制信号RSB1、RSB2。特别地，当控制信号RS为“L”电平时，P沟道MOS晶体管44和46变为导通，从而将控制信号RSB1、RSB2二者设置在“H”电平。

由此，第一开关晶体管31和第二开关晶体管32的栅极被设置到“H”电平的电势，并且由此第一开关晶体管31和第二开关晶体管32变得导通。随后源极线ARVSS被电耦合到接地电压VSS。

当控制信号RS为“H”电平时，N沟道MOS晶体管45变得导通。由此，控制信号RSB1被设置在“L”电平并且第一开关晶体管31的栅极被设置为“L”电平的电势。随后源极线ARVSS与接地电压VSS解除电耦合。

另一方面，在驱动器42#中，当控制信号RS位于“H”电平时，操作取决于控制信号SD的状态而不同。

特别地，当控制信号RS在“H”电平并且控制信号SD在“L”电平时，N沟道MOS晶体管53变得导通。由此，第二开关晶体管32的栅极被电耦合到源极线ARVSS。随后控制信号RPB2被设置在与源极线ARVSS相同的电势。

另一方面，当控制信号RS为“H”电平并且控制信号SD为“H”电平时，N沟道MOS晶体管47变得导通。由此，第二开关晶体管32的栅极被设置为“L”电平的电势，并且该晶体管被设置为非导通。

由此，源极线ARVSS变为开路并且存储器单元MC变得不能保存数据。

本配置使得可以在半导体存储器件的情境中当存储器单元不需要保存数据的情况下通过关断到源极线ARVSS的功率供给而进一步降低功率消耗。

虽然基于之前的实施例对这里所公开的发明进行了具体描述，但无需说，本发明并不限于这些实施例，并且可以对其进行各种修改而不会背离本发明的范围。

Claims (8)

1.一种半导体存储器件，包括：

存储器阵列，包括被提供在行和列中的多个存储器单元；以及

控制电路，用于控制所述存储器阵列，

所述存储器单元中的每一个存储器单元为包括驱动晶体管、传送晶体管和负载元件的静态型存储器单元，

所述控制电路包括：

第一开关晶体管，被提供在源极线和第一电压之间，所述源极线被耦合到所述驱动晶体管的源极电极；

第二开关晶体管，与所述第一开关晶体管并行地被提供在所述源极线和所述第一电压之间；以及

源极线电势控制电路，通过控制所述第一开关晶体管和所述第二开关晶体管而调整所述源极线的电势，

其中当所述存储器单元在操作时，所述源极线电势控制电路使得所述第一开关晶体管和所述第二开关晶体管导通，从而将所述源极线耦合到所述第一电压，并且当所述存储器单元处于待机模式时，将所述第一开关晶体管设置为非导通并且将所述第二开关晶体管的栅极电极设置为耦合到所述源极线。

2.根据权利要求1所述的半导体存储器件，

其中所述存储器阵列被划分为细分部分，每个细分部分为至少一个存储器单元列，并且

其中所述第一开关晶体管和所述第二开关晶体管被耦合到针对每个细分部分的存储器单元列提供的源极线。

3.根据权利要求2所述的半导体存储器件，

其中提供多个第一开关晶体管和第二开关晶体管，

其中在所述第一开关晶体管和所述第二开关晶体管中的至少一对第一开关晶体管和第二开关晶体管被提供为在每个细分部分的存储器单元列的一端侧处耦合到源极线，并且

其中在所述第一开关晶体管和所述第二开关晶体管中的另一对第一开关晶体管和第二开关晶体管被提供为在每个细分部分的存储器单元列的另一端侧处耦合到源极线。

4.根据权利要求2所述的半导体存储器件，

其中所述第一开关晶体管被提供为在每个细分部分的存储器单元列的一端侧处耦合到源极线，并且

其中所述第二开关晶体管被提供为在每个细分部分的存储器单元列的另一端侧处耦合到源极线。

5.根据权利要求1所述的半导体存储器件，进一步包括：

第一驱动器，用于根据第一控制信号驱动所述第一开关晶体管；以及

第二驱动器，用于根据所述第一控制信号驱动所述第二开关晶体管。

6.根据权利要求5所述的半导体存储器件，其中所述第二驱动器根据所述第一控制信号和第二控制信号的组合驱动所述第二开关晶体管。

7.根据权利要求1所述的半导体存储器件，

其中所述第一开关晶体管大于所述第二开关晶体管。

8.一种半导体存储器件，包括：

存储器阵列，包括被提供在行和列中的多个存储器单元，所述存储器单元中的每一个存储器单元为包括驱动晶体管、传送晶体管和负载元件的静态型存储器单元；以及

多个开关晶体管，被提供在源极线和源极电压之间，所述源极线被耦合到所述驱动晶体管的源极电极；

其中当所述存储器单元在操作时，所述开关晶体管运行以将所述源极线耦合到所述第一电压，以及当所述存储器单元处于待机模式时，所述开关晶体管的子集运行以将其栅极电极耦合到所述源极线，并且所述开关晶体管的剩余子集被设置为非导通。