JP2014038668A

JP2014038668A - 半導体装置

Info

Publication number: JP2014038668A
Application number: JP2012179222A
Authority: JP
Inventors: Hiroyuki Obata; 弘之小畑
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2012-08-13
Filing date: 2012-08-13
Publication date: 2014-02-27

Abstract

【課題】小型化できるＳＲＡＭを提供する。
【解決手段】行方向で隣接する第１、第２のＳＲＡＭセルと、前記第１ＳＲＡＭセルにおいて一方の記憶ノードの論理レベルを決定するインバータと前記第２ＳＲＡＭセルの一方の記憶ノードの論理レベルを決定するインバータとにセル電源を与えるセル電源線と、を備える。そして、前記セル電源線と上位電源との間に電位切替回路を設ける。電位切替回路は、前記セル電源線と前記上位電源との間に設けられる抵抗素子と、前記抵抗素子と並列に設けられ、導通状態と遮断状態とを切り換えられる切替トランジスタと、を備えている。
【選択図】図５

Description

本発明は、半導体装置に関し、例えば、スタティックランダムアクセスメモリ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ、ＳＲＡＭ）に関する。

近年、ＬＳＩ（大規模集積回路）に求められる性能の向上として、動作の安定性、消費電力の削減、さらには小型化などがあり、ＳＲＡＭにおいてもこれらは当然に求められている技術課題である。さらにＳＲＡＭにおいては、当然のことながら、書込みマージンの改善、データ保持の安定性などの要請もある。ＳＲＡＭにおいて、書込みマージンの改善やデータ保持の安定性を図りながら、さらに、消費電力の削減や小型化を同時に達成することは容易なことではない。

ここで、電源電圧がスケーリングされた場合でも（電源電圧が低電圧化された場合でも）、データの書込み、保持および読出しを安定的に行うことができるＳＲＡＭがこれまでにもいくつか提案されている（例えば特許文献１、特許文献２）。

特開２００６−８５７８６号公報特表２００１−５２５０９８号公報特開２００４−２０６７４５号公報特開昭６０−２４６０８９号公報

しかし、上記特許文献の構成では、小型化の要請に応えることができないという問題があった。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態による半導体装置は、
行方向で隣接する第１、第２のＳＲＡＭセルと、
前記第１ＳＲＡＭセルにおいて一方の記憶ノードの論理レベルを決定するインバータと前記第２ＳＲＡＭセルの一方の記憶ノードの論理レベルを決定するインバータとにセル電源を与えるセル電源線と、を備える。
そして、前記セル電源線と上位電源との間に電位切替回路を設ける。
電位切替回路は、
前記セル電源線と前記上位電源との間に設けられる抵抗素子と、
前記抵抗素子と並列に設けられ、導通状態と遮断状態とを切り換えられる切替トランジスタと、を備えている。

上記一実施の形態によれば、ＳＲＡＭを小型化することができる。

背景を説明するための図。背景を説明するための図。背景を説明するための図。第１実施形態に係るＳＲＡＭシステムの構成を示す図。第１実施形態において、メモリセルアレイおよびプルダウン回路の回路配線図。第１実施形態において、メモリセルアレイおよびプルダウン回路のレイアウト図。第１実施形態において、ＳＲＡＭの動作を説明するためのタイミングチャート。対比例として、ワード線の駆動タイミングとデータ書込みのタイミングとの間に時間的ズレが無い場合のタイミングチャート。第２実施形態の回路図。第２実施形態のレイアウトを示す図。第３実施形態の回路図。第３実施形態のレイアウトを示す図。電源線のノイズがメモリデータに与える影響を説明するためのタイミングチャート。第４実施形態に係るＳＲＡＭシステムを示す図。第４実施形態において、切り離し制御部の構成を示す図。第４実施形態において、メモリセルアレイとプルダウン回路の回路図。第４実施形態において、メモリセルアレイおよびプルダウン回路のレイアウト図。第４実施形態の動作を説明するためのタイミングチャート。第４実施形態において、メモリセルの部分断面図。第５実施形態を示す図である。第６実施形態に係るＳＲＡＭシステムの構成を示す図。第６実施形態において、プルアップ回路の回路図。第６実施形態において、切り離し制御部の構成を示す図。第６実施形態において、メモリセルアレイおよびプルアップ回路のレイアウト図。第６実施形態の動作を説明するためのタイミングチャート。第６実施形態において、メモリセルの部分断面図。第７実施形態の回路図。第７実施形態のレイアウトを示す図。第８実施形態の回路図。第８実施形態のレイアウトを示す図。第９実施形態の回路図。第１０実施形態としてのタイミングチャート。

実施の形態を説明する前に、背景について図面を参照しながら説明する。
まず、図１は、特表２００１−５２５０９８号公報の図５に相当する図である。
特表２００１−５２５０９８号公報には、書き込みマージンを改善しつつ書き込み時の消費電力を低減する手法が開示されている。図１において、一のメモリセルに関する配線接続関係を示している。特表２００１−５２５０９８号公報に開示された技術の特徴の一つは、各メモリセルのセルグランド線（Ｖ_ＧＮＤ）が接地制御回路３４を介して全体グランド電位（Ｖ_ＳＳ）に接続されている点にある。接地制御回路３４は、二つのｎＭＯＳトランジスタで構成されており、一方は強い（低抵抗）トランジスタＴ_{ＳＴＲＯＮＧ}であり、他方は弱い（高抵抗）トランジスタＴ_ＷＥＡＫである。二つとも、ドレインはセルグランド線（Ｖ_ＧＮＤ）に接続されており、ソースは全体グランド電位（Ｖ_ＳＳ）に接続されている。ただし、強い（低抵抗）トランジスタＴ_{ＳＴＲＯＮＧ}のゲートには書込み制御信号ＷＲ＃が印加され、弱い（高抵抗）トランジスタＴ_ＷＥＡＫのゲートには電源電圧Ｖ_ＣＣが接続されている。

このような構成において、書き込み期間には書込み制御信号ＷＲ＃をＬｏｗに設定する。すると、強い（低抵抗）トランジスタＴ_{ＳＴＲＯＮＧ}がオフになるので、セルグランド線（Ｖ_ＧＮＤ）は弱い（高抵抗）トランジスタＴ_ＷＥＡＫによる高抵抗を介して全体グランド電位（Ｖ_ＳＳ）に繋がることになる。
ここで、例えば、一方の記憶ノードＢを０→１に、他方の記憶ノードＢ＃を１→０に書き換える場合を考える。このとき、書き込み開始時においては、記憶ノードＢ＃がＨｉｇｈであり、ドライバトランジスタＴ_ＰＤがオン状態にある。
したがって、Ｈｉｇｈにバイアスされたビット線ＢＬからパストランジスタＴＸを介してドライバトランジスタＴＰＤに電流が流れ込む。すると、弱い（高抵抗）トランジスタＴ_ＷＥＡＫによる抵抗によって、セルグランド線（Ｖ_ＧＮＤ）の電位が上昇することになる。セルグランド線（Ｖ_ＧＮＤ）電位が上昇すると、記憶ノードＢのＬｏｗレベルが上昇し、これによって、ロードトランジスタＴｐのオン抵抗が高くなることになる。その結果、記憶ノードＢ＃は、パストランジスタＴ_ＸＤを介してビット線（ＢＬ＃）のＬｏｗレベルに引き込まれ易くなる。すなわち、記憶ノードＢ＃が容易にＨｉｇｈデータからＬｏｗデータに書き換わるようになり、書き込みマージンが改善する。また、弱い（高抵抗）トランジスタＴ_ＷＥＡＫによる高抵抗が電流パスに接続され、書き込み時の初期に流れる電流が制限される。すなわち、ビット線ＢＬ、パストランジスタＴ_ＸＤおよびドライバトランジスタＴ_ＰＤに流れる電流は、全体グランド電位ＶＳＳに繋がる前に弱い（高抵抗）トランジスタＴ_ＷＥＡＫによる高抵抗で制限される。これによって消費電力も小さく抑えられることになる。

たしかに特表２００１−５２５０９８号公報に開示された構成によれば書込みマージンを改善するとともに低消費電力とできるのであるが、セルグランド線（Ｖ_ＧＮＤ）がメモリセルごとに分離していなければならないという問題がある。実際のレイアウト構造を考えてみた場合、メモリセルごとにセルグランド線（Ｖ_ＧＮＤ）を分離しておかなければならないというのは、かなりの面積増加を招来してしまうことは理解できるであろう。

図２、図３を参照して、メモリセルごとにセルグランド線ＧＮＤＣを分離した場合のレイアウトについて考えてみる。ＳＲＡＭでは、行方向および列方向に複数のメモリセルＭＣが配置されたマトリックスアレイ構成をとる。図２には、二つのメモリセルＭＣ１０、ＭＣ２０を行方向に並べて配置した場合の配線図を示している。
図２において、左のメモリセルＭＣ１０のセルグランド線ＧＮＤＣ１０、ＧＮＤＣ１０が列方向に２系統ある。また、右のメモリセルＭＣ２０のセルグランド線ＧＮＤＣ２０、ＧＮＤＣ２０が列方向に２系統ある。図２の配線を実際のレイアウトで示すと図３のようになる。

図３において、どの配線をどの配線層に配置するかは限定されるものではないが、図３においては次のようにしている。すなわち、メモリセル内部配線は一層目メタルに形成する。これを図３中では２重線で表現している。ビット線（ＢＬ１０＿Ｔ、ＢＬ１０＿Ｂ、ＢＬ２０＿Ｔ、ＢＬ２０＿Ｂ）と高位側セル電源線（ＶＤＤＣ１０、ＶＤＤＣ２０）とは二層目メタルに形成する。これを図３中では点線で表現している。セルグランド線（ＧＮＤＣ１０の２系統、ＧＮＤＣ２０の２系統）は四層目メタルに形成する。これを図３中では破線で表現している。なお、ワード線ＷＬ０については、図３中では示していないが、３層目メタルにおいて行方向に金属配線を形成する。

この図３のレイアウト構造をみればわかるように、隣接する二つのメモリセルＭＣ１０、ＭＣ２０の間に二本のセルグランド線ＧＮＤＣ１０、ＧＮＤＣ２０を配線するとなると、面積の増大は相当のものである。ＳＲＡＭには膨大なメモリセルを配置しなければならないのであり、隣接する二つのメモリセルの間が広がってしまうと、全体としては相当の面積増加になってしまう。

本発明者らは、書込みマージンの改善および消費電力の削減を図り、かつ、面積の縮小を図ることを考え、鋭意研究の末、これを為し得た。

（第１実施形態）
図４は、第１実施形態に係るＳＲＡＭシステム１００の構成を示す図である。
ＳＲＡＭシステム１００は、全体としては半導体集積回路して構成されている。ＳＲＡＭシステム１００は、ＳＲＡＭ２００と、ＳＲＡＭ２００を制御する中央制御回路１１０と、を備える。中央制御回路１１０は、ＳＲＡＭ２００に対して、アドレス信号、読出し制御信号（ＲＥＡＤ）、書き込み制御信号（ＷＲ）および入力データ（Ｄｉｎ）を与え、ＳＲＡＭ２００から出力データ（Ｄｏｕｔ）をもらう。

ＳＲＡＭ２００は、メモリセルアレイ２１０と、プルダウン回路（電位切替回路）２２０と、列選択回路２３０と、行選択回路２４０と、読み出し回路２５０と、遅延回路２６０と、書き込み回路２７０と、を備える。

メモリセルアレイ２１０は、マトリックス状に配列された複数のメモリセルＭＣと、メモリセルＭＣを列方向に接続するビット線（ＢＬ１０＿Ｔ、ＢＬ１０＿Ｂ、ＢＬ２０＿Ｔ、ＢＬ２０＿Ｂ）と、メモリセルＭＣを行方向に複数個接続するワード線（ＷＬ０、ＷＬ１）と、を有する。
プルダウン回路２２０は、所定のタイミングでセルグランド線ＧＮＤＣの電位を下げたり上げたりする。メモリセルアレイ２１０とプルダウン回路２２０とについては後ほど図５、図６を参照しながらその構成を詳細に説明する。

列選択回路２３０は、データの書込み時および読出し時にビット線（ＢＬ１０＿Ｔ、ＢＬ１０＿Ｂ、ＢＬ２０＿Ｔ、ＢＬ２０＿Ｂ）を選択する。列選択回路２３０にはアドレス信号が入力され、列選択回路２３０は、アドレス信号で指定されたビット線（ＢＬ１０＿Ｔ、ＢＬ１０＿Ｂ、ＢＬ２０＿Ｔ、ＢＬ２０＿Ｂ）を選択する。行選択回路２４０は、データの書込み時および読出し時にワード線（ＷＬ０、ＷＬ１）を選択する。行選択回路２４０にはアドレス信号が入力され、行選択回路２４０は、アドレス信号で指定されたワード線（ＷＬ０、ＷＬ１）を選択する。
読み出し回路２５０は、読出し制御信号（ＲＥＡＤ）を受けて、選択されたメモリセルＭＣのデータを読み出す。読み出し回路２５０は、読み出したデータを出力データ（Ｄｏｕｔ）として中央制御回路１１０に出力する。

遅延回路２６０は、書込み制御信号（ＷＲ）を遅延させるための回路である。遅延回路２６０にて遅延された遅延書込み信号（ＷＲｄｅｌａｙ）は分岐され、一方は書込み回路２７０に入力される。また、遅延書込み信号（ＷＲｄｅｌａｙ）の他方は、インバータ２６１による反転を介して、プルダウン回路２２０に入力される。遅延回路２６０の働きや、書込み信号ＷＲをどの程度遅延させればよいか、については後の説明のなかで明らかになる。

書き込み回路２７０は、データ書込み時にメモリセルＭＣにデータを書き込む。書込み回路２７０には、遅延書込み信号（ＷＲｄｅｌａｙ）と入力データ（Ｄｉｎ）とが入力される。そして、書き込み回路２７０は、列選択回路２３０および行選択回路２４０にて選択されたメモリセルＭＣに対し、遅延書込み信号（ＷＲｄｅｌａｙ）を受けたことをトリガとして入力データ（Ｄｉｎ）に従ってデータの書込みを行う。

図５、図６を参照してメモリセルアレイ２１０およびプルダウン回路２２０の構成について詳しく説明する。
図５は、メモリセルアレイ２１０およびプルダウン回路２２０の回路配線図である。
メモリセルアレイ２１０は、マトリックス状に配列された複数のメモリセルＭＣと、複数のメモリセルＭＣを列方向に接続するビット線（ＢＬ１０＿Ｔ、ＢＬ１０＿Ｂ、ＢＬ２０＿Ｔ、ＢＬ２０＿Ｂ）と、複数のメモリセルＭＣを行方向に接続するワード線ＷＬ０と、を有する。

図５には、代表して、行方向に隣り合う二つのメモリセルＭＣ１０、ＭＣ２０を示している。図５中、左側のメモリセルの符号をＭＣ１０とし、右側のメモリセルの符号をＭＣ２０とする。メモリセルＭＣ１０とメモリセルＭＣ２０とは構造が同じであるので、ここでは主としてメモリセルＭＣ１０の構成について説明する。メモリセルＭＣ２０の構成については、メモリセルＭＣ１０の説明中の符号を２０番台に読み替えられたい。

メモリセルＭＣ１０は、二つのインバータ回路ＩＶ１１、ＩＶ１２と、二つのトランスファーゲートトランジスタＮＭ１３、ＮＭ１４と、メモリセルＭＣ１０の高位側セル電源を与える高位側セル電源線ＶＤＤＣ１０と、基準電位を与えるセルグランド線ＧＮＤＣ０１、ＧＮＤＣ１２と、列方向に並んだメモリセルＭＣを選択するビット線対ＢＬ１０＿Ｔ、ＢＬ１０＿Ｂと、行方向に並んだメモリセルＭＣを選択するワード線ＷＬ０と、を有する。

二つのインバータ回路ＩＶ１１、ＩＶ１２によってフリップフロップが構成されている。
第１インバータ回路ＩＶ１１は、ＰチャネルＭＯＳ電界効果トランジスタ（以下、ＰＭＯＳトランジスタ）であるロードトランジスタＰＭ１１と、ＮチャネルＭＯＳ電界効果トランジスタ（以下、ＮＭＯＳトランジスタ）であるドライバトランジスタＮＭ１１と、で構成される。
ロードトランジスタＰＭ１１のドレインは、ドライバトランジスタＮＭ１１のドレインに接続され、この接続点が第１記憶ノードＴ１０となる。ロードトランジスタＰＭ１１のソースは高位側セル電源線ＶＤＤＣ１０につながり、ロードトランジスタＰＭ１１のソースには高位側セル電源が供給される。ドライバトランジスタＮＭ１１のソースはセルグランド配線ＧＮＤＣ０１に接続され、ドライバトランジスタＮＭ１１のソースには基準電位が与えられる。

そして、第１記憶ノードＴ１０は、トランスファーゲートトランジスタＮＭ１３の電流経路を介してビット線ＢＬ１０＿Ｔに接続されている。トランスファーゲートトランジスタＮＭ１３はＮＭＯＳトランジスタで構成されている。さらに、トランスファーゲートトランジスタＮＭ１３のゲートはワード線ＷＬ０に接続されている。

第２インバータ回路ＩＶ１２は、第１インバータ回路ＩＶ１１と同様の構成であり、符号の１桁目を"２"に置き換えられたい。第２インバータ回路ＩＶ１２の構成を簡単に説明すると、第２インバータ回路ＩＶ１２は、ドレイン同士が接続されたロードトランジスタＰＭ１２とドライバトランジスタＮＭ１２とを有し、この接続点が第２記憶ノードＢ１０となっている。ロードトランジスタＰＭ１２のソースは高位側セル電源線ＶＤＤＣ１０に接続され、ドライバトランジスタＮＭ１２のソースはセルグランド配線ＧＮＤＣ１２に接続されている。第２記憶ノードＢ１０は、トランスファーゲートトランジスタＮＭ１４を介してビット線ＢＬ１０＿Ｂに接続されている。トランスファーゲートトランジスタＮＭ１４のゲートはワード線ＷＬ０に接続されている。

そして、第１インバータ回路ＩＶ１１の記憶ノードＴ１０が第２インバータ回路ＩＶ１２の入力ノードに接続されている。すなわち、第１インバータ回路ＩＶ１１の記憶ノードＴ１０は、ロードトランジスタＰＭ１２およびドライバトランジスタＮＭ１２のゲートに共通して接続されている。同様に、第２インバータ回路ＩＶ１２の記憶ノードＢ１０が第１インバータ回路ＩＶ１１の入力ノードに接続されている。すなわち、第２インバータ回路ＩＶ１２の記憶ノードＢ１０は、ロードトランジスタＰＭ１１およびドライバトランジスタＮＭ１１のゲートに共通して接続されている。

右側のメモリセルＭＣ２０については、前述のようにメモリセルＭＣ１０と同様の構成であって、符号を２０番台に読み替えればよいので、詳細な説明は省略する。

ここで、本実施形態の特徴の一つとして、行方向に隣り合う二つのメモリセルＭＣ１０、ＭＣ２０がセルグランド線ＧＮＤＣ１２を共用している。
図５に示すように、メモリセルＭＣ１０とメモリセルＭＣ２０との間にはセルグランド線ＧＮＤＣ１２が一本しかない。そして、メモリセル１０の第２インバータ回路ＩＶ１２はドライバトランジスタＮＭ１２を有するところ、ドライバトランジスタＮＭ１２のソースはセルグランド線ＧＮＤＣ１２に接続されている。
また、メモリセルＭＣ２０の第１インバータ回路ＩＶ２１はドライバトランジスタＮＭ２１を有するところ、ドライバトランジスタＮＭ２１のソースはセルグランド線ＧＮＤＣ１２に接続されている。すなわち、メモリセルＭＣ１０の第２記憶ノードＢ１０とメモリセルＭＣ２０の第１記憶ノードＴ２０とは、同じセルグランド線ＧＮＤＣ１２によって同じ基準電位を与えられるということである。

メモリセルＭＣ１０とメモリセルＭＣ２０とがセルグランド線ＧＮＤＣ１２を共有している例からわかるように、本実施形態では、行方向で隣り合う二つのメモリセルMCは一つのセルグランド線GNDCを共有する関係にある。図示しないが、メモリセルＭＣ１０の左側にメモリセルＭＣ００があるとすると、メモリセルＭＣ００の第２インバータ回路はセルグランド線ＧＮＤＣ０１に接続される。同様に図示しないが、メモリセルＭＣ２０の右側にメモリセルＭＣ３０があるとすると、メモリセルＭＣ３０の第１インバータ回路はセルグランド線ＧＮＤＣ２３に接続される。

次に、プルダウン回路２２０について説明する。
プルダウン回路２２０は、各セルグランド線（ＧＮＤＣ０１、ＧＮＤＣ１２、ＧＮＤＣ２３）と全体グランド電位ＶＳＳとの間に配置されており、各セルグランド線（ＧＮＤＣ０１、ＧＮＤＣ１２、ＧＮＤＣ２３）の電位（セルグランド電位）を制御信号で指示されるタイミングで上げたり下げたりする。プルダウン回路２２０は、セルグランド線ＧＮＤＣ０１、ＧＮＤＣ１２、ＧＮＤＣ２３ごとに抵抗切替回路ＲＳ０１、ＲＳ１２、ＲＳ２３を有する。すなわち、プルダウン回路２２０は、一本のセルグランド線ＧＮＤＣに対して一つの抵抗切替回路ＲＳを有するので、セルグランド線ＧＮＤＣの本数分の抵抗切替回路ＲＳを有する。
一つの抵抗切替回路ＲＳは、二つのｎＭＯＳトランジスタで構成されている。
一方のｎＭＯＳトランジスタは、強い（低抵抗）トランジスタＴ_{ＳＴＲＯＮＧ}（切替トランジスタ）であり、他方のｎＭＯＳトランジスタは弱い（高抵抗）トランジスタＴ_ＷＥＡＫである。すなわち、強い（低抵抗）トランジスタＴ_{ＳＴＲＯＮＧ}のオン抵抗＜弱い（高抵抗）トランジスタＴ_ＷＥＡＫのオン抵抗である。

ここでは、セルグランド線ＧＮＤＣ１２と全体グランド電位ＶＳＳとの間に配置された抵抗切替回路ＲＳ１２を説明する。
強い（低抵抗）トランジスタＴ_{ＳＴＲＯＮＧ１２}のドレインと弱い（高抵抗）トランジスタＴ_{ＷＥＡＫ１２}のドレインとは、共通してセルグランド線ＧＮＤＣ１２に接続されている。また、強い（低抵抗）トランジスタＴ_{ＳＴＲＯＮＧ１２}のソースと弱い（高抵抗）トランジスタＴ_{ＷＥＡＫ１２}のソースとは、共通して全体グランド電位ＶＳＳに接続されている。そして、弱い（高抵抗）トランジスタＴ_{ＷＥＡＫ１２}のゲートは高位側電源ＶＤＤに接続されている。したがって、弱い（高抵抗）トランジスタＴ_{ＷＥＡＫ１２}はノーマリーＯＮになる。一方、強い（低抵抗）トランジスタＴ_{ＳＴＲＯＮＧ１２}のゲートには遅延回路２６０からの反転遅延書込み信号／ＷＲｄｅｌａｙが印加される。反転遅延書き込み制御信号／ＷＲｄｅｌａｙは、遅延回路２６０からの遅延書込み信号ＷＲｄｅｌａｙをインバータ２６１で反転させた信号である。

同様にして、セルグランド線ＧＮＤＣ０１と全体グランド電位ＶＳＳとの間に抵抗切替回路ＲＳ０１が配置されており、抵抗切替回路ＲＳ０１は強い（低抵抗）トランジスタＴ_{ＳＴＲＯＮＧ０１}と弱い（高抵抗）トランジスタＴ_{ＷＥＡＫ０１}とで構成されている。
セルグランド線ＧＮＤＣ２３と全体グランド電位ＶＳＳとの間に抵抗切替回路ＲＳ２３が配置されており、抵抗切替回路ＲＳ２３は強い（低抵抗）トランジスタＴ_{ＳＴＲＯＮＧ２３}と弱い（高抵抗）トランジスタＴ_{ＷＥＡＫ２３}とで構成されている。

図６は、メモリセルアレイ２１０およびプルダウン回路２２０のレイアウト図である。図６中においては、図３の場合と同様に、二重線は一層目メタルに形成されていることを示し、点線は二層目メタルに形成されていることを示し、破線は四層目メタルに形成されていることを示す。
なお、ワード線ＷＬ０については、図６中では示していないが、３層目メタルにおいて行方向に金属配線を形成する。ワード線とのコンタクトにはＷＬ０の符号を付す。

プルダウン回路２２０とメモリセルアレイ２１０とは、セルグランド線ＧＮＤＣ０１、ＧＮＤＣ１２、ＧＮＤＣ２３が延在する方向に並んで配設されている。図６において、セルグランド線ＧＮＤＣ０１、ＧＮＤＣ１２、ＧＮＤＣ２３が延在する方向を縦方向とする。
複数のセルグランド線ＧＮＤＣ０１、ＧＮＤＣ１２、ＧＮＤＣ２３は横方向に互いに平行に並んでいる。なお、上下左右や縦、横といった方向は、図６の描画状態に基づいて定めることとする。

ビット線ＢＬ１０＿Ｔ、ＢＬ１０＿Ｂ、ＢＬ２０＿Ｔ、ＢＬ２０＿Ｂもセルグランド線ＧＮＤＣ０１、ＧＮＤＣ１２、ＧＮＤＣ２３と同じく縦方向に延在し、横方向において互いに平行に配列されている。

プルダウン回路２２０のレイアウトに注目すると、複数の抵抗切替回路ＲＳは左右方向（横方向）に並置されている。そして、プルダウン回路２２０を通過するように二本の全体グランド線ＧＮＤが横方向に延在するとともに、高電位電源ＶＤＤを印加するゲート電極と、反転遅延書込み信号／ＷＲｄｅｌａｙを印加するゲート電極と、が同じく横方向に延在している。また、抵抗切替回路ＲＳにおいて、強い（低抵抗）トランジスタＴ_{ＳＴＲＯＮＧ}は、弱い（高抵抗）トランジスタＴ_ＷＥＡＫよりも大きな面積を占める。そして、高電位電源ＶＤＤを印加するゲート電極に対応する位置に弱い（高抵抗）トランジスタＴ_ＷＥＡＫが形成され、反転遅延書込み信号／ＷＲｄｅｌａｙを印加するゲート電極に対応する位置に強い（低抵抗）トランジスタＴ_{ＳＴＲＯＮＧ}が形成されている。図６の例では、弱い（高抵抗）トランジスタＴ_ＷＥＡＫを上方に形成し、強い（低抵抗）トランジスタＴ_{ＳＴＲＯＮＧ}を下方に形成する。
このとき、強い（低抵抗）トランジスタＴ_{ＳＴＲＯＮＧ}を大きく形成するにあたって、強い（低抵抗）トランジスタＴ_{ＳＴＲＯＮＧ}は横方向に幅を持つように形成する。

弱い（高抵抗）トランジスタＴ_ＷＥＡＫのソースはプルダウン回路２２０の上側を通過する全体グランド線ＧＮＤにコンタクトし、強い（低抵抗）トランジスタＴ_{ＳＴＲＯＮＧ}のソースはプルダウン回路２２０の下側を通過するグランド線ＧＮＤにコンタクトしている。
そして、弱い（高抵抗）トランジスタＴ_ＷＥＡＫのドレインと強い（低抵抗）トランジスタＴ_{ＳＴＲＯＮＧ}のドレインとは、共通してセルグランド線ＧＮＤＣに接続されている。

メモリセルアレイ２１０の構成としては、互いに横方向に隣接する二つのメモリセルＭＣ１０、ＭＣ２０の間にセルグランド線ＧＮＤＣ１２が延在している。そして、メモリセルＭＣ１０のドライバトランジスタＮＭ１２と、メモリセルＭＣ２０のドライバトランジスタＮＭ２１と、はそのソースが共通してセルグランド線ＧＮＤＣ１２に繋がっている。すなわち、ドライバトランジスタＮＭ１２のソースとドライバトランジスタＮＭ２１のソースとを横方向の配線で接続し、そして、二つのメモリセルＭＣ１０、ＭＣ２０の間に配線されたセルグランド線ＧＮＤＣ１２に対し前記配線をコンタクトさせる。

次に、ＳＲＡＭ２００の動作を説明する。
図７は、ＳＲＡＭの動作を説明するためのタイミングチャートである。
（読出し動作）
第１実施形態におけるデータ読出し動作を説明する。
例として、メモリセルＭＣ１０の第１記憶ノードＴ１０にｈｉｇｈが記憶され、第２記憶ノードＢ１０にｌｏｗが記憶されている。さらに、メモリセルＭＣ２０の第１記憶ノードＴ２０のｌｏｗが記憶され、第２記憶ノードＢ２０にＨｉｇｈが記憶されている。そして、メモリセルＭＣ１０に記憶されたデータを読み出すとする。

読出し動作においては、まず、プリチャージでビット線（ＢＬ１０＿Ｔ、ＢＬ１０＿Ｂ、ＢＬ２０＿Ｔ、ＢＬ２０＿Ｂ）をＨｉｇｈにプリチャージする。その後、読出し信号（ＲＥＡＤ）をＨｉｇｈにすると共にアドレス信号で選択したワード線（本例ではＷＬ０）をＨｉｇｈにする。すると、選択されたメモリセル（本例ではＭＣ１０）の記憶データに応じてビット線（本例ではＢＬ１０＿Ｂ）がＬｏｗレベルに引き落とされる。これにより、ビット線間電位差（本例ではＢＬ１０＿ＢとＢＬ１０＿Ｔとの間の電位差）が生じる。列選択回路２３０を介してこのビット線間電位差を読み出し、読み出したデータを読み出し回路２５０に送る。
これにより、所望の出力データ（Ｄｏｕｔ）が読み出し回路２５０から出力される。

ここで、選択されたワード線（本例ではＷＬ０）に繋がっている非選択のメモリセル（本例ではＭＣ２０）を考える。
（メモリセルＭＣ２０の第１記憶ノードＴ２０にＬｏｗが記憶され、第２記憶ノードＢ２０にＨｉｇｈが記憶されている。）
ワード線（本例ではＷＬ０）のＨｉｇｈによって非選択のビット線（本例ではＢＬ２０＿Ｔ）もＬｏｗレベルに引き落とされることになるが、ビット線同士は互いに分離しているのであるから、非選択のメモリセル（ＭＣ２０）のデータが出力データ（Ｄｏｕｔ）に影響を与えることはない。

さらに、記憶ノードの電位変化を詳細に見てみる。
図７に示すように、ワード線（本例ではＷＬ０）がＨｉｇｈになるタイミングでＬｏｗを保持しているセルノード（メモリセルＭＣ１０の第２記憶ノードＢ１０、メモリセルＭＣ２０の第１記憶ノードＴ２０）電位が一時的に浮き上がることになる（図７中では点線で囲んで示した）。これは、Ｈｉｇｈにプリチャージされたビット線（ＢＬ１０＿Ｂ、ＢＬ２０＿Ｔ）から記憶ノード（Ｂ１０、Ｔ２０）に電流が流れ込むためである。
しかし、インバータＩＶをこの程度の電位の浮き上がりで反転しないようにしておけばデータ破壊が生じることはない。
例えば、メモリセルＭＣ１０の第２記憶ノードＢ１０は第１インバータＩＶ１１の入力になっているところ、ロードトランジスタＰＭ１１とドライバトランジスタＮＭ１１の論理閾値電圧を前記の電位浮き上がりの幅より高くしておけばよい。

そして、プリチャージ期間および読出し期間（ＲＥＡＤ）において、書込み信号（ＷＲ）はＬｏｗを維持している。当然ながら、遅延回路２６０から遅延書込み信号ＷＲｄｅｌａｙが出力されるとしても、遅延書込み信号ＷＲｄｅｌａｙを反転した信号（／ＷＲｄｅｌａｙ）はＨｉｇｈを維持する。すると、プルダウン回路２２０の抵抗切替回路ＲＳにおいて、強い（低抵抗）トランジスタＴ_{ＳＴＲＯＮＧ}はオン状態を維持し、さらに、弱い（高抵抗）トランジスタＴ_ＷＥＡＫはノーマリーオンである。
したがって、セルグランド線（ＧＮＤＣ０１、ＧＮＤＣ１２、ＧＮＤＣ２３）は、全体グランド電位ＶＳＳと低インピーダンスで接続されていることになる。
この読出し動作自体は、既存のメモリセルにおける読出し動作と同じである。

（書込み動作）
次に、第１実施形態におけるデータ書込み動作を説明する。
メモリセルＭＣ１０の第１記憶ノードＴ１０をｈｉｇｈからＬｏｗに書き換え、第２記憶ノードＢ１０をｌｏｗからｈｉｇｈに書き換える。
なお、メモリセルＭＣ２０の第１記憶ノードＴ２０にはｌｏｗが保持され、第２記憶ノードＢ２０にはｈｉｇｈが保持されるようにする。

書き込み動作の開始にあたり、プリチャージでビット線（ＢＬ１０＿Ｔ、ＢＬ１０＿Ｂ、ＢＬ２０＿Ｔ、ＢＬ２０＿Ｂ）をＨｉｇｈにプリチャージする。その後、書込み信号（ＷＲ）をＨｉｇｈにすると共にアドレス信号で選択したワード線（本例ではＷＬ０）をｈｉｇｈにする。
なお、書込み信号ＷＲは遅延回路２６０による遅延を受けるのに対し、アドレス信号は遅延なく行選択回路２４０および列選択回路２３０に入力される。したがって、ワード線およびビット線の選択動作は、遅延した書込み信号ＷＲｄｅｌａｙの到達よりも先行することになる。

ワード線（本例ではＷＬ０）がＨｉｇｈになると、Ｌｏｗを保持しているセルノード（本例ではメモリセルＭＣ１０の第２記憶ノードＢ１０、メモリセルＭＣ２０の第１記憶ノードＴ２０）の電位が一時的に浮き上がることとなる。しかしこれは、ビット線（本例ではＢＬ１０＿Ｂ、ＢＬ２０＿Ｔ）の電荷の放電が進むにつれてセルノード（本例ではメモリセルＭＣ１０の第２記憶ノードＢ１０、メモリセルＭＣ２０の第１記憶ノードＴ２０）電位も低下していくのであり、読出し動作で説明したようにデータ破壊などの不都合が起こることはない。

さて、遅延回路２６０によって書込み信号ＷＲに遅延が与えられていたところ、遅延回路２６０から遅延書込み信号（ＷＲｄｅｌａｙ）が書き込み回路２７０に入力され、同時に、遅延書込み信号（ＷＲｄｅｌａｙ）を反転した反転遅延書込み信号（／ＷＲｄｅｌａｙ）がプルダウン回路２２０に入力される。遅延書込み信号（ＷＲｄｅｌａｙ）によって書き込み回路２７０が動作を開始すると、書き換え対象のビット線が駆動されることになる。すなわち、ビット線ＢＬ１０＿ＴがＬｏｗに駆動され、ビット線ＢＬ１０＿ＢがＨｉｇｈに駆動される。
これにより、選択されたメモリセルＭＣ１０の第１記憶ノードＴ１０にＬｏｗが書き込まれ、メモリセルＭＣ１０の第２記憶ノードＢ１０にＨｉｇｈが書き込まれる。

また同時に、遅延書込み信号（ＷＲｄｅｌａｙ）を反転させた反転遅延書込み信号（／ＷＲｄｅｌａｙ）がプルダウン回路２２０に入力され、これにより、抵抗切替回路ＲＳの強い（低抵抗）トランジスタ（Ｔ_{ＳＴＲＯＮＧ０１}、Ｔ_{ＳＴＲＯＮＧ１２}、Ｔ_{ＳＴＲＯＮＧ２３}）がオフになる。
したがって、セルグランド線ＧＮＤＣ０１、ＧＮＤＣ１２、ＧＮＤＣ２３は、弱い（高抵抗）トランジスタ（Ｔ_{ＷＥＡＫ０１}、Ｔ_{ＷＥＡＫ１２}、Ｔ_{ＷＥＡＫ２３}）を介して全体グランド電位ＶＳＳに繋がることになる。

ここで、メモリセルＭＣ１０の第２記憶ノードＢ１０をｌｏｗからＨｉｇｈに書き換えるためにビット線ＢＬ１０＿Ｂはｈｉｇｈに駆動されている。また一方、メモリセルＭＣ１０の第１記憶ノードＴ１０がＨｉｇｈを保持している間は、第１記憶ノードＴ１０のＨｉｇｈによってドライバトランジスタＮＭ１２がオン状態にある。したがって、トランスファーゲートトランジスタＮＭ１４およびドライバトランジスタＮＭ１２を介してＨｉｇｈのビット線ＢＬ１０＿Ｂからセルグランド線ＧＮＤＣ１２に書込み電流が流れ込むことになる。このとき、セルグランド線ＧＮＤＣ１２に流れ込んだ書込み電流は弱い（高抵抗）トランジスタＴ_{ＷＥＡＫ１２}を介して全体グランド電位ＶＳＳに流れる。すると、セルグランド線ＧＮＤＣ１２のｌｏｗレベルが上昇する（図７中では破線の囲みで示した）。

セルグランド線ＧＮＤＣ１２のｌｏｗレベルが上昇すると、ドライバトランジスタＮＭ１２を介して第２記憶ノードＢ１０のｌｏｗレベルも上昇する。そして、第２記憶ノードＢ１０は第１インバータ回路ＩＶ１１の入力になっているので、第２記憶ノードＢ１０のｌｏｗレベルが上昇したことによって第１インバータ回路ＩＶ１１のロードトランジスタＰＭ１１のオン抵抗が高くなる。これにより、メモリセルＭＣ１０の第１記憶ノードＴ１０は、トランスファーゲートトランジスタＮＭ１３を介してビット線ＢＬ１０＿ＴのＬｏｗレベルに引き込まれやすくなる。
つまり、第１記憶ノードＴ１０をｈｉｇｈからｌｏｗに容易に書き換えることができるようになり、すなわち、書込みマージンを改善することができる。

なお、第１記憶ノードＴ１０の記憶データがｈｉｇｈからｌｏｗに反転してデータの書き込みが終了すると、ドライバトランジスタＮＭ１２はオフになる。したがって、ビット線ＢＬ１０＿Ｂの書き込み電流がセルグランド線ＧＮＤＣ１２に流れることはなくなり、セルグランド線ＧＮＤＣ１２の電位は全体グランド電位ＶＳＳに戻る。

さて、選択されたメモリセルＭＣ１０に隣接している非選択のメモリセルＭＣ２０について考える。メモリセルＭＣ２０は、第１記憶ノードＴ２０にｌｏｗを記憶し、第２記憶ノードＢ２０にｈｉｇｈを記憶し、これを維持しなければならない。選択されたメモリセルＭＣ１０の書き込み期間には、同じワード線ＷＬ０に接続されている非選択のメモリセルＭＣ２０においてもワード線ＷＬ０がＨｉｇｈになるタイミングで第１ノードＴ２０の電位が一時的に浮き上がる。第１ノードＴ２０の電位は一時的に浮き上がるが、ビット線ＢＬ２０＿Ｔの電荷が放電されるに従って第１ノードＴ２０の電位は次第に低下する。

遅延回路２６０では、この電位の浮き上がりが低下する程度の時間だけ書込み信号ＷＲに遅延（Ｔ_{ｄｅｌａｙ}）を与えるようになっている。すると、ワード線ＷＬ０がＨｉｇｈになるタイミングから遅延時間（Ｔ_{ｄｅｌａｙ}）分遅れた後にメモリセルＭＣの書き込みが開始されることになる。前述のように、書込みを開始してビット線ＢＬ１０＿Ｂをｈｉｇｈに駆動するタイミングでは、書込みマージンを改善するためにプルダウン回路２２０（抵抗切替回路ＲＳ）によってセルグランド線ＧＮＤＣ１２のＬｏｗレベルを上昇させている。そして、セルグランド線ＧＮＤＣ１２のｌｏｗレベルが上昇すると、ドライバトランジスタＮＭ２１を介して非選択メモリセルＭＣ２０の第１記憶ノードＴ２０の電位が上昇することになる。しかし、ワード線ＷＬ０の駆動タイミングと書込みのタイミングとをずらしており、これにより、セルグランド線ＧＮＤＣ１２のＬｏｗレベルが上昇するタイミングは、非選択メモリセルＭＣ２０の第１記憶ノードＴ２０の電位が全体グランド電位近傍まで低下したタイミングとなる。すなわち、ビット線ＢＬ２０＿Ｔの電荷放電とセルグランド線ＧＮＤＣ１２の電位上昇とは重畳しないようになっている。これにより、非選択メモリセルＭＣ２０の第１記憶ノードＴ２０の電位は浮き上がりを繰り返すとしても、その記憶データ（ここではＬｏｗ）が破壊されずに保持される。

ここで、対比説明のために、ワード線ＷＬ０の駆動タイミングとデータ書込みのタイミングとに間に十分な時間的ズレを与えなかった場合の動作を考える。図８は、ワード線ＷＬ０の駆動タイミングとデータ書込みのタイミングとの間に時間的ズレが無い場合のタイミングチャートである。メモリセルＭＣ２０の第１記憶ノードＴ２０に、ビット線ＢＬ２０＿Ｔからの電荷放電とセルグランド線ＧＮＤＣ１２の浮き上がりとが当時に到達してしまっているために、非選択のメモリセルＭＣ２０の第１記憶ノードＴ２０および第２記憶ノードＢ２０のデータ反転してしまっている。セルグランド線ＧＮＤＣ１２の電位の浮き上がりタイミングがビット線ＢＬ２０＿Ｔの放電タイミングに重なってしまうと、メモリセルで保持されるべきデータが破壊されてしまう。

このように本実施形態によれば次の効果を奏することができる。
（１）本実施形態では、行方向で隣接するメモリセル（ＭＣ１０、ＭＣ２０）がセルグランド線（ＧＮＤＣ１２）を共有する構造を採用している。これにより、メモリセルアレイ２１０を小面積にすることができる。

（２）本実施形態によれば、書込みマージンの改善および小型化を同時に達成することができる。書込みマージンの改善のためにセルグランド線ＧＮＤＣの電位を上げたり下げたりしようとすると、ＳＮＭ（スタティックノイズマージン）を確保するためにセルグランド線ＧＮＤＣをメモリセルＭＣごとに分離させる必要があるが、これではＳＲＡＭの大型化を招来してしまう。この点、本実施形態では、書込み動作時に生じる電位の変化を詳細に検討することにより、セルグランド線（ＧＮＤＣ１２）の電位の浮き上がりタイミングとビット線（ＢＬ２０＿Ｔ）の放電タイミングとを所定時間ずらせばよいことに気付いた。これにより、セルグランド線ＧＮＤＣを隣接メモリセル同士で共有させる小面積構造を採りながらも、正確に動作するＳＲＡＭを提供することに成功した。

（３）書込み期間においてセルグランド線（ＧＮＤＣ１２）は弱い（高抵抗）トランジスタ（Ｔ_{ＷＥＡＫ１２}）を介して全体グランド電位ＶＳＳに繋がるので、Ｈｉｇｈのビット線（ＢＬ１０＿Ｂ）から全体グランド電位ＶＳＳに電流が流れるとしても、その電流量を低く抑え、低消費電力化を図ることができる。

（変形例１）
上記第１実施形態においては、書込み信号ＷＲを遅延回路２６０で遅延させて、遅延書込み信号（ＷＲｄｅｌａｙ）を書込み回路２７０に入力し、さらに、遅延書込み信号（ＷＲｄｅｌａｙ）を反転させた反転遅延書込み信号（／ＷＲｄｅｌａｙ）をプルダウン回路２２０に入力していた。
ワード線ＷＬを駆動するタイミングと、ビット線ＢＬを駆動させるタイミングと、プルダウン回路２２０を駆動させるタイミングと、について遅延時間（Ｔ_{ｄｅｌａｙ}）を考慮しながらうまく調整することを考えると、書込み信号ＷＲをうまく利用して、書込み信号ＷＲを遅延や反転させた制御信号（ＷＲｄｅｌａｙ、／ＷＲｄｅｌａｙ）を書込み回路２７０やプルダウン回路２２０の駆動制御信号に使用することは効率がよい。また、図４に示すように、遅延回路２６０を設けるだけなので、回路設計上も簡単であるというメリットがある。しかしながら、ワード線ＷＬを駆動するタイミングと、ビット線ＢＬを駆動させるタイミングと、プルダウン回路２２０を駆動させるタイミングと、をうまく調整するための制御信号をどのように生成するかについては、別の手段もあり得る。要は、三者のタイミングがうまくとれていれば良いのである。例えば、ワード線ＷＬの選択信号がＨｉｇｈになるタイミングを利用することとし、ワード線の選択信号を遅延や反転させた信号を書込み回路２７０やプルダウン回路２２０に入力してもよいであろう。あるいは、全く別個にプルダウン回路２２０を駆動させる駆動制御信号を生成するとしてもよいであろう。または、遅延回路２６０を介することなく書込み信号ＷＲをそのままプルダウン回路２２０の制御信号として入力させるようにしてもよい。例えば、強い（低抵抗）トランジスタＴ_{ＳＴＲＯＮＧ}自身がもつスイッチング遅延によって動作タイミングが自動的にコントロールされるとしてもよい。

（第２実施形態）
次に、第２実施形態を説明する。
第２実施形態の基本的構成は第１実施形態と同様であるが、プルダウン回路の抵抗切替回路を抵抗体とトランジスタとで構成した点に特徴を有する。
図９は第２実施形態の回路図である。
第１実施形態では、ノーマリーオンである弱い（高抵抗）トランジスタＴ_ＷＥＡＫを使用していたが、これに代えて、第２実施形態のプルダウン回路３２０では、抵抗体Ｒ０１、Ｒ１２、Ｒ２３を使用している。

図１０は第２実施形態のレイアウトを示す図である。
セルグランド線（ＧＮＤＣ０１、ＧＮＤＣ１２、ＧＮＤＣ２３）の延在方向でメモリセルアレイ２１０に隣接させてプルダウン回路３２０を配置する点は第１実施形態と同じであるが、第２実施形態では、トランジスタで構成される第１プルダウン回路部３２１と、抵抗体で構成される第２プルダウン回路部３２２と、を分離して配設している。すなわち、第１プルダウン回路部３２１と第２プルダウン回路部３２２との間にメモリセルアレイ２１０を配置している。このように第１プルダウン回路部３２１と第２プルダウン回路部３２２と分離させることでＳＲＡＭ２００のレイアウトの自由度が高まる。なお、抵抗体Ｒは、例えば、ポリシリコンで形成することができる。

第２実施形態の動作については、第１実施形態のノーマリーオンである弱い（高抵抗）トランジスタＴ_ＷＥＡＫを抵抗体Ｒに代えただけであるので、第１実施形態と同じ動作ができ、その作用効果も同じあることは理解されるであろう。

（第３実施形態）
次に、第３実施形態を説明する。
第３実施形態の基本的構成は第１実施形態と同様であるが、複数のセルグランド線ＧＮＤＣ０１、ＧＮＤＣ１２、ＧＮＤＣ２３が束ねられ、一つの抵抗切替回路ＲＳを介して全体グランド電位ＶＳＳに繋がっている点に特徴を有する。
図１１は第３実施形態の回路図である。
図１１において、プルダウン回路３３０は、一つの抵抗切替回路ＲＳで構成されている。抵抗切替回路ＲＳは、強い（低抵抗）トランジスタＴ_{ＳＴＲＯＮＧ}と抵抗体Ｒとで構成されている。メモリセルＭＣを間にして複数のセルグランド線ＧＮＤＣ０１、ＧＮＤＣ１２、ＧＮＤＣ２３が縦方向に配線されているところ、複数のグランド線ＧＮＤＣ０１、ＧＮＤＣ１２、ＧＮＤＣ２３は接続点で一つに結線されている。そして、結線された共通線ＣＬが抵抗切替回路ＲＳを介して全体グランド電位ＶＳＳに繋がっている。したがって、複数のセルグランド線ＧＮＤＣ０１、ＧＮＤＣ１２、ＧＮＤＣ２３は同じ電位を持つことになる。

図１２は第３実施形態のレイアウトを示す図である。プルダウン回路３３０は、一つの強い（低抵抗）トランジスタＴ_{ＳＴＲＯＮＧ}と一つの抵抗体Ｒとで構成されている。ここで、第３実施形態ではプルダウン回路３３０を構成する素子数が少なくなるので面積を小さくすることができる。第１実施形態と比べると、強い（低抵抗）トランジスタＴ_{ＳＴＲＯＮＧ}を横方向に大きくとるとしても、数多くの弱い（高抵抗）トランジスタＴ_ＷＥＡＫを設ける必要はないので、その分第３実施形態のプルダウン回路３３０は小さくなる。また、抵抗体Ｒの数も少なくてよいので、第２実施形態に比べて第２プルダウン回路部３２２のような多くの抵抗体を配設するスペースをとる必要はない。

ここで、例えば、１ワードを構成する複数のメモリセルＭＣで複数のセルグランド線ＧＮＤＣを共有し、これらを一つに結線したとすると、セルグランド線ＧＮＤＣを共有する２個以上のメモリセルＭＣが同時に書込まれることはなくなる。この場合、書き込み期間においてＨｉｇｈのビット線ＢＬからセルグランド線ＧＮＤＣに流れる書き込み電流は第１実施形態と同じになる。したがってこの場合、第３実施形態のプルダウン回路３３０（抵抗切替回路ＲＳ）を構成する抵抗体Ｒの抵抗値は弱い（高抵抗）トランジスタＴ_ＷＥＡＫのオン抵抗と同様の値とすればよい。

ここまで説明した第１実施形態から第３実施形態によって、書込みマージンの改善および消費電力の削減を図り、かつ、面積の縮小を図ることができる半導体装置（ＳＲＡＭ）を説明した。
ここで、第１実施形態から第３実施形態においては、セルグランド線がプルダウン回路（抵抗切替回路）を介して全体グランド電位に繋がっていた。そして、書込み期間においてだけ強い（低抵抗）トランジスタＴ_{ＳＴＲＯＮＧ}をスイッチオフするが、その他の期間は強い（低抵抗）トランジスタＴ_{ＳＴＲＯＮＧ}がオンになっているのですべてのセルグランド線ＧＮＤＣが全体グランド電位ＧＮＤにほぼ直結された状態となっていた。
（なお、仮にプルダウン回路が無い様な既存のＳＲＡＭにおいては、常時、セルグランド線が全体グランド電位にほぼ直結されているということになる。例えば、特開２００４−２０６７４５号公報、特開昭６０−２４６０８９号公報。）

ここで、ＳＲＡＭがスタンバイ状態から動作状態に移行する際に問題が生じることに本発明者らは気付いた。ＳＲＡＭがスタンバイ状態から動作状態に移行する際にはＳＲＡＭの他にも多くの周辺回路が動作状態に移行する。すると、大きな電源電流が急激に消費され、電源電圧ＶＤＤやグランド電位ＧＮＤに大きなノイズが乗る。

図１３は、スタンバイ状態から動作状態に移行する際に、全体グランド電位ＧＮＤおよびセルグランド線ＧＮＤＣにノイズが乗る様子を示すタイミングチャートである。スタンバイ信号ＳＴＢ＿Ｂがｌｏｗからｈｉｇｈになることでスタンバイが解除されて動作状態に移行する。このとき、ＳＲＡＭおよび周辺回路で電力が急激に消費されて全体グランド電位にノイズが入って、電位が浮き上がる。すると、この全体グランド電位ＧＮＤのノイズはセルグランド線ＧＮＤＣに伝搬し、セルグランド線ＧＮＤＣの電位も浮き上がる。このノイズがさらにメモリセルＭＣの記憶ノードにまで達すると、意図しない記憶データの反転が起こってしまう。すると、データ読出し動作（Ｒ１）において誤ったデータを読み出すことになってしまい、誤動作が発生することになる。特に、先端プロセス技術によって半導体素子の超微細化が進み、さらに低電圧化も押し進められているため、何の対策も講じないままでは、前記のような電源ノイズがＳＲＡＭの記憶データを破壊するに至る可能性は高い。

（第４実施形態）
第４実施形態について説明する。
第４実施形態に係るＳＲＡＭシステムを図１４に示す。
中央制御回路１１０は、ＳＲＡＭに対して、アドレス信号、読出し制御信号（ＲＥＡＤ）、書き込み制御信号（ＷＲ）および入力データ（Ｄｉｎ）を与え、ＳＲＡＭから出力データ（Ｄｏｕｔ）をもらう。さらに、中央制御回路１１０は、スタンバイ状態から動作状態に復帰させるスタンバイ信号ＳＴＢ＿ＢをＳＲＡＭに出力する。当然のことながら、中央制御回路１１０は装置全体を動作状態に復帰させるため、ＳＲＡＭの他にも周辺回路全体にスタンバイ信号ＳＴＢ＿Ｂを出力する。

第４実施形態にはおいて、ＳＲＡＭ２００は、切り離し制御部４６０を有する。切り離し制御部４６０は、スタンバイ信号ＳＴＢ＿Ｂを受けて、プルダウン回路４２０を制御するための切り離し制御信号を生成する。切り離し制御信号は、スタンバイ状態が解除された後の所定時間だけセルグランド線（ＧＮＤＣ）を全体グランド電位ＧＮＤから切り離すための制御信号である。

切り離し制御部４６０は、例えば、図１５に示す回路で実現できる。切り離し制御部４６０は、遅延回路４６１と、インバータ（ＮＯＴ回路）４６２と、ＮＡＮＤ回路４６３と、を備えている。スタンバイ信号ＳＴＢ＿Ｂは、分岐され、分岐された一方はＮＡＮＤ回路４６３の一方の入力端子にそのまま入力される。分岐された他方は、遅延回路４６１およびインバータ（ＮＯＴ回路）４６２を介して、ＮＡＮＤ回路４６３の他方の入力端子に入力される。このような切り離し制御部４６０にＬｏｗからＨｉｇｈに変化するスタンバイ信号ＳＴＢ＿Ｂが入力されたとする。すると、ＮＡＮＤ回路４６３の一方の入力端子にスタンバイ信号ＳＴＢ＿ＢのＨｉｇｈが届き、かつ、他方の入力端子には遅延回路４６１による遅延よってまだスタンバイ信号ＳＴＢ＿Ｂの変化が届かないという時間が生じる。この時間の間だけＮＡＮＤ回路４６３からの出力（すなわち切り離し制御信号）がＬｏｗになる。

図１６は、メモリセルアレイ２１０とプルダウン回路４２０の回路配線図である。メモリセルアレイ２１０の基本的な構成は上記第１から第３実施形態と同じであるので説明を省略する。プルダウン回路４２０は、各セルグランド線ＧＮＤＣと全体グランド電位ＧＮＤとの間に設けられたスイッチトランジスタＮ０１、Ｎ１２、Ｎ２３を有する。スイッチトランジスタはＮＭＯＳトランジスタＮ０１、Ｎ１２、Ｎ２３である。そして、ＮＭＯＳトランジスタＮ０１、Ｎ１２、Ｎ２３のゲートに前記切り離し制御信号が印加される。

図１７は、メモリセルアレイ２１０およびプルダウン回路４２０のレイアウト図である。基本的には、図６に示した第１実施形態のレイアウト図と同じであるが、プルダウン回路４２０はスイッチトランジスタ（ＮＭＯＳトランジスタ）Ｎ０１、Ｎ１２、Ｎ２３で構成されている。スイッチトランジスタ（ＮＭＯＳトランジスタ）Ｎ０１、Ｎ１２、Ｎ２３のゲート電極が横方向に配線され、このゲート電極に切り離し制御信号が印加される。

（動作）
第４実施形態の動作を説明する。
図１８は、第４実施形態の動作を説明するためのタイミングチャートである。最初、スタンバイ状態にある。すなわち、スタンバイ制御信号ＳＴＢ＿Ｂがｌｏｗである。そして、スタンバイ状態が解除され、動作状態に移行する。すなわち、スタンバイ制御信号ＳＴＢ＿Ｂがｌｏｗからｈｉｇｈに遷移する。このとき、同時に多くの回路が動作を開始するので、大きな電源電流が流れることになる。そのため、電源電位ＶＤＤや全体グランド電位ＧＮＤに大きなノイズが乗る。図１８では、全体グランド電位ＧＮＤにノイズが乗った場合を示している。ノイズの発生期間をｔ_{ＮＯＩＳＥ}とする。

ＳＲＡＭ２００において、中央制御回路１１０からのスタンバイ制御信号ＳＴＢ＿Ｂは切り離し制御部４６０に入力される。スタンバイ制御信号ＳＴＢ＿Ｂがｌｏｗからｈｉｇｈに遷移すると、遅延回路４６１での遅延時間分だけ切り離し制御信号がｌｏｗになる。切り離し制御信号がｌｏｗになると、プルダウン回路４２０を構成するスイッチトランジスタ（ＮＭＯＳトランジスタＮ０１、Ｎ１２、Ｎ２３）がオフになる。プルダウン回路４２０のスイッチトランジスタＮ０１、Ｎ１２、Ｎ２３がオフになることにより、その間（ｔ_ＣＵＴ）だけセルグランド線ＧＮＤＣと全体グランド電位ＧＮＤとが切り離される。これにより、全体グランド電位ＧＮＤにノイズが入ったとしても、このノイズがセルグランド線ＧＮＤＣに伝搬することはなくなる。したがって、セルグランド線ＧＮＤＣを経由してノイズがメモリセルＭＣに侵入することがなくなり、メモリセルＭＣのデータは安定に保持されることになる。

そして、遅延時間（ｔ_ＣＵＴ）が経過してしまうと切り離し制御信号がｈｉｇｈに復帰する。したがって、プルダウン回路４２０のスイッチトランジスタＮ０１、Ｎ１２、Ｎ２３がオンになり、各セルグランド線ＧＮＤＣは全体グランド電位ＧＮＤに接続される。この後のデータ読出し（ＲＥＡＤ１、ＲＥＡＤ２、ＲＥＡＤ３）やデータ書込み動作（ＷＲＩＴＥ１、ＷＲＩＴＥ２、ＷＲＩＴＥ３）は既知の動作となる。

ここで、図１９は、メモリセルＭＣ１０の部分断面図である。（ただし配線層の詳しい構造は省略した。）
具体的には、ドライバトランジスタＮＭ１１とトランスファーゲートトランジスタＮＭ１３との断面図であり、図１７中のＡ−Ａ線断面に相当する。
図１９において、Ｐ−ｗｅｌｌ基板のなかにＮ型不純物層が３つ形成されている。図１９において、左から順に第１Ｎ型不純物層、第２Ｎ型不純物層、第３Ｎ型不純物層とする。第１Ｎ型不純物層はドライバトランジスタＮＭ１１のソース電極である。第２Ｎ型不純物層は、ドライバトランジスタＮＭ１１のドレイン電極であるが、同時に、ロードトランジスタＰＭ１１のドレインであり、トランスファーゲートトランジスタＮＭ１３のドレインであり、そして、第１記憶ノードＴ１０でもある。第３Ｎ型不純物層は、トランスファーゲートトランジスタＮＭ１３のソース電極である。そして、第１Ｎ型不純物層はセルグランド線ＧＮＤＣ０１にコンタクトし、第３Ｎ型不純物層はビット線ＢＬ１０＿Ｔにコンタクトしている。

このように見てみると、セルグランド線ＧＮＤＣ０１にコンタクトしている第１Ｎ型不純物層（ソース電極）とＰ−ｗｅｌｌ基板との間には接合容量Ｃ_{ＧＮＤＣ０１}が存在する。図示は省略するが、セルグランド線ＧＮＤＣ１２が接続されているドライバトランジスタＮＭ１２のソース電極（Ｎ＋）においても同様に半導体基板（Ｐ−Ｗｅｌｌ）との間に接合容量（Ｃ_{ＧＮＤＣ１２}）が存在することは明らかであろう。そして、切り離し制御信号がｌｏｗとなってセルグランド線ＧＮＤＣ０１、ＧＮＤＣ１２が全体グランド電位ＧＮＤから切り離されたときでも、これらの接合容量（Ｃ_ＧＮＤＣ）がセルグランド線ＧＮＤＣ０１、ＧＮＤＣ１２に接続されることになる。したがって、セルグランド線ＧＮＤＣ０１、ＧＮＤＣ１２が全体グランド電位ＧＮＤから切り離されている期間においても、セルグランド線ＧＮＤＣ０１、ＧＮＤＣ１２の電位は安定し、データを保持するという点において支障が生じることはない。

このような第４実施形態によれば次の効果を奏する。
スタンバイ状態から動作状態に移行する際に大きな電流が流れて電源（全体グランド電位）に変動ノイズが生じることがあるが、本第４実施形態では電源にノイズが乗る所定時間の間はセルグランド線ＧＮＤＣ０１、ＧＮＤＣ１２、ＧＮＤＣ２３を全体グランド線ＧＮＤから切り離すようにする。これにより、仮に電源（全体グランド電位ＧＮＤ）にノイズが生じたとしても、このノイズがメモリセルＭＣに侵入しないようにできる。その結果、ＳＲＡＭ２００のデータ保持能力が向上する。ＳＲＡＭ２００の更なる微細化や低電圧化を図りつつも、ＳＲＡＭ２００の安定性を向上させることができる。

（第５実施形態）
次に、第５実施形態を説明する。
第５実施形態としては、第１実施形態の構成で第４実施形態の制御を適用した場合に相当する。
第５実施形態の構成としては第１実施形態と同じである。第１実施形態では、反転遅延書込み信号／ＷＲｄｅｌａｙをプルダウン回路（抵抗切替回路）に入力していた（図５参照）。これに対し、第５実施形態では、反転遅延書込み信号／ＷＲｄｅｌａｙに代えて、切り離し制御信号をプルダウン回路（抵抗切替回路）２２０に入力するとする。
第５実施形態を図２０に示す。

第５実施形態の動作については第４実施形態の動作説明から明らかであろう。ここで、第５実施形態において、切り離し制御信号のＬｏｗによってプルダウン回路（抵抗切替回路）２２０の強い（低抵抗）トランジスタＴ_{ＳＴＲＯＮＧ}がオフになったとする。この場合でも、セルグランド線ＧＮＤＣ０１、ＧＮＤＣ１２、ＧＮＤＣ２３は完全に全体グランド電位ＧＮＤから切り離されるのではなく、ノーマリーオンである弱い（高抵抗）トランジスタＴ_ＷＥＡＫによって全体グランド電位ＧＮＤに接続されている。このようにセルグランド線ＧＮＤＣ０１、ＧＮＤＣ１２、ＧＮＤＣ２３が全体グランド線ＧＮＤに接続された状態を維持するので、セルグランド線ＧＮＤＣ０１、ＧＮＤＣ１２、ＧＮＤＣ２３の電位は安定を保つ。

ここで、弱い（高抵抗）トランジスタＴ_ＷＥＡＫのオン抵抗を、
"ノイズ発生期間（ｔ_{ＮＯＩＳＥ}）／（ｎ×Ｃ_ＧＮＤＣ）"以上に設定する。
ただし、ｎは、１本のセルグランド線（ＧＮＤＣ）に接続されている接合容量（Ｃ_ＧＮＤＣ）の個数である。
このように弱い（高抵抗）トランジスタＴ_ＷＥＡＫのオン抵抗を設定しておけば、全体グランド電位ＧＮＤに生じたノイズがセルグランド線ＧＮＤＣ０１、ＧＮＤＣ１２、ＧＮＤＣ２３に伝搬することは防止される。

なお、第５実施形態中の弱い（高抵抗）トランジスタＴ_ＷＥＡＫを抵抗体に替えてもよいことは明らかであろう。

（第６実施形態）
次に、第６実施形態を説明する。
第６実施形態の基本的構成は第４実施形態と同様であるが、プルダウン回路４２０に代えて、プルアップ回路６２０を有する点に特徴を有する。
図２１は、第６実施形態に係るＳＲＡＭシステム４００の構成を示す図である。図２１において、ＳＲＡＭ２００はプルアップ回路６２０を有する。プルアップ回路６２０は、メモリセルＭＣの高位側電源を与える高位側セル電源線ＶＤＤＣと全体高位側電源ＶＤＤとを切り離し制御信号に従って所定時間だけ切り離す。
図２２は、プルアップ回路６２０の回路図である。プルアップ回路６２０の構成としては、図１６のプルダウン回路４２０に対して、セルグランド線ＧＮＤＣを高位側セル電源線ＶＤＤＣとし、スイッチトランジスタをＮＭＯＳトランジスタからＰＭＯＳトランジスタに変更すればよい。すなわち、メモリセルＭＣ１０の高位側セル電源を与える高位側セル電源線ＶＤＤＣ１０は、スイッチトランジスタ（ＰＭＯＳトランジスタ）Ｐ１０を介して全体高位側電源ＶＤＤに接続されている。
また、メモリセルＭＣ２０の高位側セル電源を与える高位側セル電源線ＶＤＤＣ２０は、スイッチトランジスタ（ＰＭＯＳトランジスタ）Ｐ２０を介して全体高位側電源ＶＤＤに接続されている。
スイッチトランジスタ（ＰＭＯＳトランジスタ）Ｐ１０、Ｐ２０のゲートには、切り離し制御信号が印加される。

切り離し制御部６６０には中央制御回路１１０からのスタンバイ制御信号ＳＴＢ＿Ｂが入力される。そして、切り離し制御部６６０は、スタンバイ信号ＳＴＢ＿Ｂを受けて、プルアップ回路６２０を制御するための切り離し制御信号を生成するのであるが、第４実施形態と比べて第６実施形態としてはＰＭＯＳトランジスタＰ１０、Ｐ２０を所定時間だけオフにする制御信号を生成しなければならない。

切り離し制御部６６０は、例えば、図２３に示す回路で実現できる。
これは図１５に示した回路に対し、ＮＡＮＤ回路４６３の出力をさらに反転させるインバータ（ＮＯＴ回路）６６４を付加したものである。
スタンバイ制御信号ＳＴＢ＿Ｂがｌｏｗからｈｉｇｈになったとすると、図２３に示す回路により、切り離し制御信号が所定の時間だけｈｉｇｈになることが理解されるであろう。

図２４はメモリセルアレイ２１０およびプルアップ回路６２０のレイアウト図である。
メモリセルアレイ２１０とプルアップ回路６２０とは、高位側セル電源線ＶＤＤＣ１０、ＶＤＤＣ２０が延在する方向に並んで配設されている。具体的には、メモリセルＭＣ１０の高位側セル電源線ＶＤＤＣ１０の延在方向にはスイッチトランジスタ（ＰＭＯＳトランジスタ）Ｐ１０が配設されている。また、メモリセルＭＣ２０の高位側セル電源線ＶＤＤＣ２０の延在方向にはスイッチトランジスタ（ＰＭＯＳトランジスタ）Ｐ２０が配設されている。スイッチトランジスタ（ＰＭＯＳトランジスタ）Ｐ１０、Ｐ２０のゲート電極が横方向に配線され、このゲート電極に切り離し制御信号が印加される。

第６実施形態の動作を説明する。
図２５は、第６実施形態の動作を説明するためのタイミングチャートである。
最初、スタンバイ状態にある。すなわち、スタンバイ制御信号ＳＴＢ＿Ｂがｌｏｗである。そして、スタンバイ状態が解除され、動作状態に移行する。すなわち、スタンバイ制御信号ＳＴＢ＿Ｂがｌｏｗからｈｉｇｈに遷移する。このとき、同時に多くの回路が動作を開始するので、大きな電源電流が流れることになる。そのため、電源電位ＶＤＤや全体グランド電位ＧＮＤに大きなノイズが乗る。図２５では、全体電源電位ＶＤＤにノイズが乗った場合を示している。ノイズの発生期間をｔ_{ＮＯＩＳＥ}とする。

ＳＲＡＭ２００において、中央制御回路１１０からのスタンバイ制御信号ＳＴＢ＿Ｂは切り離し制御部６６０に入力される。切り離し制御部６６０において、スタンバイ制御信号ＳＴＢ＿Ｂがｌｏｗからｈｉｇｈに遷移すると、遅延回路４６１での遅延時間分だけ切り離し制御信号がｈｉｇｈになる。切り離し制御信号がｈｉｇｈになると、プルアップ回路６２０を構成するスイッチトランジスタ（ＰＭＯＳトランジスタＰ１０、Ｐ２０）がオフになる。プルアップ回路６２０のスイッチトランジスタＰ１０、Ｐ２０がオフになることにより、その間（ｔ_ＣＵＴ）だけメモリセルＭＣ１０、ＭＣ２０の高位側セル電源線ＶＤＤＣ１０、ＶＤＤＣ２０は全体高位側電源ＶＤＤから切り離される。
これにより、全体高位側電源電位ＶＤＤにノイズが入ったとしても、このノイズが各メモリセルＭＣ１０、ＭＣ２０の高位側セル電源線ＶＤＤＣ１０、ＶＤＤＣ２０に伝搬することはなくなる。したがって、高位側セル電源線ＶＤＤＣ１０、ＶＤＤＣ２０を経由してノイズがメモリセルＭＣに侵入することがなくなり、メモリセルＭＣのデータは安定に保持されることになる。

そして、遅延時間（ｔ_ＣＵＴ）が経過してしまうと切り離し制御信号がｌｏｗに復帰する。したがって、プルアップ回路６２０のスイッチトランジスタＰ１０、Ｐ２０がオンになり、各高位側セル電源線ＶＤＤＣ１０、ＶＤＤＣ２０は全体高位側電源電位ＶＤＤに接続される。この後のデータ読出し（ＲＥＡＤ１、ＲＥＡＤ２、ＲＥＡＤ３）やデータ書込み動作（ＷＲＩＴＥ１、ＷＲＩＴＥ２、ＷＲＩＴＥ３）は既知の動作となる。

ここで、図２６は、メモリセルＭＣ１０の部分断面図である。
具体的には、ロードトランジスタＰＭ１１の断面図であり、図２４中のＢ−Ｂ線断面に相当する。図２６において、Ｎ−ｗｅｌｌ基板のなかにＰ型不純物層が２つ形成されている。図２６において、左から順に第１Ｐ型不純物層、第２Ｐ型不純物層とする。
第１Ｐ型不純物層は、ロードトランジスタＰＭ１１のソース電極である。第２Ｐ型不純物層は、ロードトランジスタＰＭ１１のドレイン電極であるが、同時に、ドライバトランジスタＮＭ１１のドレインであり、トランスファーゲートトランジスタＮＭ１３のドレインであり、そして、第１記憶ノードＴ１０でもある。そして、第１Ｐ型不純物層は高位側セル電源線ＶＤＤＣ１０にコンタクトしている。

このように見てみると、高位側セル電源線ＶＤＤＣ１０にコンタクトしている第１Ｐ型不純物層（ソース電極）とＮ−ｗｅｌｌ基板との間には接合容量Ｃ_{ＶＤＤＣ１０}が存在する。図示は省略するが、同じく高位側セル電源線ＶＤＤＣ１０に接続されているロードトランジスタＰＭ１２のソース電極においても同様に半導体基板（Ｎ−Ｗｅｌｌ）との間に接合容量（Ｃ_{ＶＤＤＣ１０}）が存在することは明らかであろう。そして、切り離し制御信号がｈｉｇｈとなって高位側セル電源線ＶＤＤＣ１０が全体高位側電源ＶＤＤから切り離されたときでも、これらの接合容量（Ｃ_{ＶＤＤＣ１０}）が高位側セル電源線ＶＤＤＣ１０に接続されることになる。したがって、高位側セル電源線ＶＤＤＣ１０が全体高位側電源ＶＤＤから切り離されている期間においても、高位側セル電源線ＶＤＤＣ１０の電位は安定し、データを保持するという点において支障が生じることはない。

（第７実施形態）
次に、第７実施形態について説明する。
第７実施形態においては、第６実施形態におけるスイッチトランジスタ（ＰＭＯＳトランジスタＰ１０、Ｐ２０）と並列にノーマリーオンであるＰＭＯＳトランジスタＰＲ１０、ＰＲ２０を設ける。
図２７に第７実施形態の回路図を示す。
図２７において、スイッチトランジスタ（ＰＭＯＳトランジスタ）Ｐ１０と並列にＰＭＯＳトランジスタＰＲ１０が設けられている。
また、スイッチトランジスタ（ＰＭＯＳトランジスタ）Ｐ２０と並列にＰＭＯＳトランジスタＰＲ２０が設けられている。ＰＭＯＳトランジスタＰＲ１０、ＰＲ２０のゲートは全体グランド電位ＧＮＤに接続されている。したがって、ＰＭＯＳトランジスタＰＲ１０、ＰＲ２０はノーマリーオンであり、抵抗として機能する。ここで、スイッチトランジスタ（ＰＭＯＳトランジスタ）Ｐ１０、Ｐ２０を強い（低抵抗）トランジスタとし、ノーマリーオンであるＰＭＯＳトランジスタＰＲ１０、ＰＲ２０は弱い（高抵抗）トランジスタとする。

図２８は、第７実施形態のレイアウトを示す図である。
メモリセルアレイ２１０とプルアップ回路７２０とは高位側セル電源線ＶＤＤＣ１０、ＶＤＤＣ２０が延在する方向に並んで配設されている。スイッチトランジスタ（ＰＭＯＳトランジスタ）Ｐ１０とスイッチトランジスタ（ＰＭＯＳトランジスタ）Ｐ２０との間に、ＰＭＯＳトランジスタＰＲ１０とＰＭＯＳトランジスタＰＲ２０とが配設されている。ＰＭＯＳトランジスタＰＲ１０のドレイン電極は、スイッチトランジスタ（ＰＭＯＳトランジスタ）Ｐ１０のドレイン電極と横方向の配線で接続され、この配線がメモリセルＭＣ１０の高位側セル電源を与える高位側セル電源線ＶＤＤＣ１０にコンタクトしている。同じく、ＰＭＯＳトランジスタＰＲ２０のドレイン電極は、スイッチトランジスタ（ＰＭＯＳトランジスタ）Ｐ２０のドレイン電極と横方向の配線で接続され、この配線がメモリセルＭＣ２０の高位側電源を与える高位側セル電源線ＶＤＤＣ２０にコンタクトしている。また、スイッチトランジスタ（ＰＭＯＳトランジスタ）Ｐ１０、Ｐ２０のゲート電極は横方向に配線された切り離し制御信号の配線とコンタクトしているが、ＰＭＯＳトランジスタＰＲ１０、ＰＲ２０のゲート電極は、縦方向に延びるセルグランド線ＧＮＤＣ１２にコンタクトしている。そして、スイッチトランジスタＰ１０、スイッチトランジスタＰ２０、ＰＭＯＳトランジスタＰＲ１０およびＰＭＯＳトランジスタＰＲ２０のソース電極はすべて横方向の配線で接続され、この配線には全体高位側電源ＶＤＤが供給されている。

第７実施形態の動作については第６実施形態の動作説明から明らかであろう。
ここで、第７実施形態において、切り離し制御信号のｈｉｇｈによってプルアップ回路（抵抗切替回路）７２０のスイッチトランジスタ（ＰＭＯＳトランジスタ）Ｐ１０、Ｐ２０がオフになったとする。
この場合でも、メモリセルＭＣ１０、ＭＣ２０の高位側セル電源線ＶＤＤＣ１０、ＶＤＤＣ２０は全体高位側電源ＶＤＤから完全に切り離されるわけではなく、ノーマリーオンであるＰＭＯＳトランジスタＰＲ１０、ＰＲ２０によって高位側セル電源線ＶＤＤＣ１０、ＶＤＤＣ２０は全体高位側電源ＶＤＤに接続されている。このように高位側セル電源線ＶＤＤＣ１０、ＶＤＤＣ２０が全体高位側電源ＶＤＤに接続された状態を維持するので、メモリセルＭＣ１０，ＭＣ２０の高位側電源ＶＤＤＣ１０、ＶＤＤＣ２０の電位は安定を保つ。
切り離し制御信号がｌｏｗに復帰すると、高位側セル電源線ＶＤＤＣ１０、ＶＤＤＣ２０と全体高位側電源ＶＤＤとはスイッチトランジスタ（ＰＭＯＳトランジスタ）Ｐ１０、Ｐ２０によって低抵抗で繋がることになる。

ここで、ＰＭＯＳトランジスタＰＲ１０、ＰＲ２０のオン抵抗を、
"ノイズ発生期間（ｔ_{ＮＯＩＳＥ}）／（ｍ×Ｃ_ＶＤＤＣ）"以上に設定する。
ただし、ｍは、１本の高位側セル電源線ＶＤＤＣに接続されている接合容量（Ｃ_ＶＤＤＣ）の個数である。
ＰＭＯＳトランジスタＰＲ１０、ＰＲ２０のオン抵抗をこのように設定しておけば、全体高位側電源ＶＤＤに生じたノイズが高位側セル電源線ＶＤＤＣ１０、ＶＤＤＣ２０に伝搬することは防止される。

なお、第７実施形態中のＰＭＯＳトランジスタＰＲ１０、ＰＲ２０をポリシリコンの抵抗体に替えてもよいことは明らかであろう。

（第８実施形態）
第８実施形態について説明する。
ＳＲＡＭのデータ読み出し動作においては、ビット線（ＢＬ＿Ｔ、ＢＬ＿Ｂ）に充電された電荷がＮＭＯＳトランジスタ（トランスファゲートトランジスタＮＭ１３、ＮＭ１４、ドライバトランジスタＮＭ１２、ＮＭ１１）を介してセルグランド線ＧＮＤＣ０１、１２に放電される。
したがって、セルグランド線ＧＮＤＣ０１、１２には大きな電流が流れることになる。
一方、メモリセルを構成するロードトランジスタＰＭ１１、ＰＭ１２はメモリセル動作マージン（書き込みマージン）を確保するために高抵抗に設定されるものである。
したがって、ＳＲＡＭ２００の動作時においても高位側セル電源線ＶＤＤＣ１０、ＶＤＤＣ２０に大きな電流が流れることはない。
したがって、メモリセルＭＣの高位側セル電源線ＶＤＤＣ１０、ＶＤＤＣ２０にある程度の抵抗が存在したとしてもＳＲＡＭ２００の動作には特段の支障は生じない。

そこで図２９に示すように、プルアップ回路８２０を抵抗素子のみで構成してもよい。
図２９においては、高位側セル電源線ＶＤＤＣ１０、ＶＤＤＣ２０と全体高位側電源ＶＤＤとの間にノーマリーオンとなるＰＭＯＳトランジスタＰＲ１０、ＰＲ２０を配設している。
（言い換えると、第６実施形態において、スイッチトランジスタ（ＰＭＯＳトランジスタ）Ｐ１０、Ｐ２０のオンオフ制御を廃して、常時オンにしておくことに等価である。したがって、第８実施形態に切り離し制御回路は必要ない。）
そして、第７実施形態と同じように、ＰＭＯＳトランジスタＰＲ１０、ＰＲ２０のオン抵抗を、
"ノイズ発生期間（ｔ_{ＮＯＩＳＥ}）／（ｍ×Ｃ_ＶＤＤＣ）"以上に設定する。

図３０は第８実施形態のレイアウトを示す図である。
プルアップ回路８２０は、常時オンになるＰＭＯＳトランジスタＰＲ１０、ＰＲ２０で構成されている。
ＰＭＯＳトランジスタＰＲ１０のドレインはメモリセルＭＣ１０の高位側セル電源線ＶＤＤＣ１０に接続され、ＰＭＯＳトランジスタＰＲ２０のドレインはメモリセルＭＣ２０の高位側セル電源線ＶＤＤＣ２０に接続されている。
ＰＭＯＳトランジスタＰＲ１０のソース電極とＰＭＯＳトランジスタＰＲ２０のソース電極とは、横方向の配線で全体高位側電源ＶＤＤに接続されている。そして、ＰＭＯＳトランジスタＰＲ１０およびＰＭＯＳトランジスタＰＲ２０のゲート配線はセルグランド配線ＧＮＤＣ１２にコンタクトしている。

第７実施形態と同様に、ＰＭＯＳトランジスタＰＲ１０、ＰＲ２０をポリシリコンの抵抗体に替えてもよいことは明らかであろう。

（第９実施形態）
第９実施形態について説明する。
ここまでの第６から第８実施形態においては、スイッチトランジスタ（Ｐ１０、Ｐ２０）や抵抗素子となるＰＭＯＳトランジスタ（ＰＲ１０、ＰＲ２０）を高位側セル電源線（ＶＤＤＣ１０、ＶＤＤＣ２０）ごとに設けていた。これに対し、第９実施形態においては、図３１に示すように、複数の高位側セル電源線（ＶＤＤＣ１０、ＶＤＤＣ２０）を一つに結線して、結線された共通線が抵抗素子を介して全体高位側電源ＶＤＤに繋がっている。
図３１においては、抵抗素子はノーマリーオンであるＰＭＯＳトランジスタＰＲである。この一つの抵抗素子（ＰＭＯＳトランジスタＰＲ）によってプルアップ回路が構成されている。

このとき、抵抗素子（ＰＭＯＳトランジスタＰＲ）の抵抗値を、
"ノイズ発生期間（ｔ_{ＮＯＩＳＥ}）／（ｋ×Ｃ_ＶＤＤＣ）"以上に設定する。
ただし、ｋは、まとめられた高位側セル電源線（ＶＤＤＣ１０、ＶＤＤＣ２０）に接続されている接合容量（Ｃ_ＶＤＤＣ）の個数である。
これにより、全体高位側電源に生じたノイズが高位側セル電源線ＶＤＤＣ１０、ＶＤＤＣ２０に伝搬することは防止される。

なお、レイアウト図は省略するが、プルアップ回路９２０は一つの抵抗素子（ＰＭＯＳトランジスタＰＲ）でよいので、メモリセルアレイ２１０の近傍にある適切な空き領域にこの抵抗素子（ＰＭＯＳトランジスタＰＲ）を配設すればよい。
言い換えると、メモリセル２１０とプルアップ回路９２０とを高位側セル電源線ＶＤＤＣ１０、ＶＤＤＣ２０の延在方向に並べなくても小面積化を図ることができる。

なお、第９実施形態としてはノーマリーオンであるＰＭＯＳトランジスタＰＲをプルアップ回路９２０とした。したがって、切り離し制御信号を生成するため切り離し制御回路は必要ない。ここで、ＰＭＯＳトランジスタＰＲをスイッチ制御するようにしてもよいのであり、その場合は、ＰＭＯＳトランジスタＰＲのゲートに切り離し制御信号を印加すればよい。

また、ノーマリーオンであるＰＭＯＳトランジスタＰＲは、ポリシリコン等を使用した抵抗体に置き換えてもよいことは明らかであろう。

（第１０実施形態）
これまでの第４から第９実施形態においては、スタンバイ状態から動作状態に遷移する際に電源電位（高位側電源ＶＤＤ、グランド電位ＧＮＤ）にノイズが入ってもデータが破壊されないようにするための構成を説明した。具体的には、スタンバイ状態から動作状態に遷移する際の所定時間だけセルグランド線と全体グランド電位とを切り離すなどの処置をとるようにした。
ここで、状態遷移の際に電源電位（全体高位側電源ＶＤＤ、全体グランド電位ＧＮＤ）にノイズが入るという現象自体は、スタンバイ状態からの動作復帰時に限らず、クロックやその他の信号の遷移時にも同様に出現する可能性がある。

従って、スタンバイ信号に代えて、切り離し制御部にクロック信号やその他の制御信号を入力し、これによって生成された切り離し制御信号によってプルアップ回路またはプルダウン回路を駆動させるようにしてもよい。

例えば、第４実施形態において、スタンバイ信号に代えてクロック信号（ＣＬＫ）を切り換え制御部に入力するようにする。すると、クロック信号の立ち下がりから所定時間だけｌｏｗになる切り離し制御信号を生成できる。この切り離し制御信号をプルダウン回路に入力するようにすれば、セルグランド線と全体グランド電位とを切り離すことができる。この動作を示すタイミングチャートを図３２に示した。
これにより、全体グランド電位ＧＮＤにノイズが生じたとしてもメモリセルのデータは安定に保持されるようにできる。

先端プロセス技術によって半導体素子の超微細化が進み、さらに低電圧化も押し進められているため、わずかなノイズに対してもデータ破壊の恐れが生じるが、本実施形態のように状態遷移の際には電源からのノイズがメモリセルに進入しないようにすることでＳＲＡＭをさらに安定化することができる。

クロック信号の立ち下がりではなく、クロック信号の立ち上がりに対応するようにしてもよい。また、これまでに説明してきたように、各種信号の遷移時に全体高位側電源ＶＤＤにノイズが生じるとしても、このノイズが高位側セル電源線ＶＤＤＣ１０、ＶＤＤＣ２０に進入しないようにできることは明らかであろう。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

（付記１）
行方向で隣接する第１、第２のＳＲＡＭセルと、
前記第１ＳＲＡＭセルにおいて一方の記憶ノードの論理レベルを決定するインバータと前記第２ＳＲＡＭセルの一方の記憶ノードの論理レベルを決定するインバータとにセル電源を与えるセル電源線と、
前記セル電源線と上位電源との間に設けられ、導通状態と遮断状態とを切り換えられる切替トランジスタと、
動作タイミングを制御する制御信号の立ち上がりまたは立ち下りのタイミングから所定時間の間だけ前記切替えトランジスタを遮断状態にする切り離し制御信号を生成する切り離し制御部と、を備える
半導体装置。
（付記２）
ＳＲＡＭセルと、
ＳＲＡＭセルに高位側のセル電源を供給する高位側セル電源線と、
前記高位側セル電源線と全体高位側電源との間に設けられた抵抗素子と、を備える
半導体装置。

ＭＣ、ＭＣ１０、ＭＣ２０・・・メモリセル、１００・・・ＳＲＡＭシステム、１１０・・・中央制御回路、２１０・・・メモリセルアレイ、２２０・・・プルダウン回路、２３０・・・列選択回路、２４０・・・行選択回路、２５０・・・読み出し回路、２６０・・・遅延回路、２６１・・・インバータ、２７０・・・書き込み回路、３２１・・・第１プルダウン回路部、３２２・・・第２プルダウン回路部、３３０・・・プルダウン回路、４００・・・ＳＲＡＭシステム、４２０・・・プルダウン回路、４６０・・・切り離し制御部、４６１・・・遅延回路、４６２・・・インバータ（ＮＯＴ回路）、４６３・・・ＮＡＮＤ回路、６２０・・・プルアップ回路、６６０・・・切り離し制御部、７２０・・・プルアップ回路、８２０・・・プルアップ回路、９２０・・・プルアップ回路。

Claims

行方向で隣接する第１、第２のＳＲＡＭセルと、
前記第１ＳＲＡＭセルにおいて一方の記憶ノードの論理レベルを決定するインバータと前記第２ＳＲＡＭセルの一方の記憶ノードの論理レベルを決定するインバータとにセル電源を与えるセル電源線と、
前記セル電源線と上位電源との間に設けられた電位切替回路と、を備え、
前記電位切替回路は、
前記セル電源線と前記上位電源との間に設けられる抵抗素子と、
前記抵抗素子と並列に設けられ、導通状態と遮断状態とを切り換えられる切替トランジスタと、を備える
半導体装置。
書込み動作時において、前記切替トランジスタは、ワード線の駆動タイミングから所定時間経過後に導通状態から遮断状態に切り替わる
請求項１に記載の半導体装置。
前記切替トランジスタの制御端子には、書込み信号を所定時間遅延させた制御信号が印加される
請求項１に記載の半導体装置。
一つの前記セル電源線ごとに一つの前記電位切替回路が設けられている
請求項１に記載の半導体装置。
複数の前記セル電源線が一つの共通線で結線されており、
一つの前記共通線ごとに一つの前記電位切替回路が設けられている
請求項１に記載の半導体装置。
複数の前記ＳＲＡＭセルが行方向および列方向にマトリックス状に配設されたメモリセルアレイを有し、
前記セル電源線は列方向に延在し、
前記電位切替回路と前記メモリセルアレイとは前記セル電源線が延在する方向に並置されている
請求項１に記載の半導体装置。
前記電位切替回路は、複数の前記切替トランジスタを集合的に配設した第１電位切替回路部と、複数の前記抵抗素子を集合的に配設した第２電位切替回路部と、を有し、
前記第１電位切替回路部と第２電位切替回路部とは前記メモリセルアレイを間にして反対側に配設されている
請求項６に記載の半導体装置。
前記抵抗素子は、ノーマリーオンのトランジスタであり、この抵抗素子としてのトランジスタのオン抵抗は前記切替トランジスタのオン抵抗よりも大きい
請求項１に記載の半導体装置。