JP2013033564A - 半導体記憶装置 - Google Patents

Abstract

【課題】ＳＲＡＭ面積の増加を抑制しつつ、サブスレッショルド電流を削減しながらデータ保持が可能となる技術を提供する。
【解決手段】上記の課題を解決するために、メモリセル（３）と、メモリセル（３）のデータを伝達するディジット線（ＤＴ０、ＤＢ０）と、メモリセル（３）にデータを書き込む書込み回路（１７、１８）と、書込み回路（１７、１８）の動作を制御する制御回路（９、１１）と、メモリセル（３）のドライバトランジスタのソースに接続されるソース線（ＳＬ）と、ディジット線（ＤＴ０、ＤＢ０）とソース線（ＳＬ）との間に設けられたスイッチ回路（２１、２２）とを具備する半導体記憶装置を構成する。そして、書込み回路（１７、１８）を、ＧＮＤ電圧を供給する接地線とソース線（ＳＬ）と間のダイオードとして機能させる。
【選択図】図６

Description

発明は半導体記憶装置に関し、特に待機時のサブスレッショルド電流低減機能を有する半導体記憶装置に関する。

近年のプロセス微細化に伴い、トランジスタのサブスレッショルド電流は増加傾向にある。サブスレッショルド電流の増加に伴って、半導体記憶装置、特にデータを記憶するＳＲＡＭ回路は、スタンバイ時の消費電流が増加している。ＳＲＡＭ回路では、電源の遮断によって、スタンバイ時の消費電流を削減するという対策をすることができない。

そのため、ソース線の電圧を接地電圧よりも上昇させることでサブスレッショルドリークを削減するなどの対策が行われている。具体的には、メモリセル内のドライバトランジスタのソース線と接地電圧との間に、ソース線をダイオード接続させたＮｃｈトランジスタ（以降Ｎｃｈダイオードと呼称する）を設けるなどの対策が行われている。

しかし、低電力化の要求にともなって、電源電圧の低下も進んでいる。メモリセルデータを保持するために、上昇させることができるソース線の電圧の上限が低くなってきている。このメモリセルデータを保持するために、上昇させるソース線の電圧をいかに設定するかが重要になってきている。サブスレッショルド電流を削減しながらデータ保持を可能とする技術が知られている（例えば、特許文献１参照）。

図１は、従来の半導体記憶装置１０１の構成を示す回路図である。図１に示す回路は、ＳＲＡＭメモリセルのメモリセルアレイと、ＳＲＡＭメモリセルにアクセスするための周辺回路とを備えている。図１は、従来の半導体記憶装置１０１に対する理解を容易にするために、特許文献１に記載されている回路に対して、一般的な書き込み回路を追加した回路を示している。また、その図１において、ビット点線枠１０２は、ＳＲＡＭメモリセル１０３と周辺回路とを備えた、１ビットのデータを出力する回路領域を示している。複数のＳＲＡＭメモリセル１０３の各々は、１ビットのデータを保持するＳＲＡＭメモリセルである。

図２は、ＳＲＡＭメモリセル１０３の構成を示す回路図である。図２に示されているように、ＳＲＡＭメモリセル１０３は、アクセストランジスタ２０１と、アクセストランジスタ２０２と、ロードトランジスタ２０３と、ロードトランジスタ２０４と、ドライバトランジスタ２０５と、ドライバトランジスタ２０６とを備えている。ロードトランジスタ２０３と、ロードトランジスタ２０４のソースは、電源電圧ＶＤＤを供給する電源線に接続されている。ドライバトランジスタ２０５とドライバトランジスタ２０６のソースは、ソース線ＳＬに接続されている。アクセストランジスタ２０１およびアクセストランジスタ２０２のゲートは、ワード線ＷＬに接続されている。ドライバトランジスタ２０５のドレインは、アクセストランジスタ２０１を経由してディジット線ＤＴに接続されている。ドライバトランジスタ２０６のドレインは、アクセストランジスタ２０２を経由してディジット線ＤＢに接続されている。

図１に戻り、ビット点線枠１０２で囲まれた領域は、ｎ個のカラムを備えている。図１に示されているように、０カラム点線枠０ＣＯＬで囲まれた領域は、０カラム（一番目のカラム）の回路領域を示している。残りの１カラム〜ｎ−１カラムは、０カラムと同様の構成である。そのため、残りの１カラム〜ｎ−１カラムを、ｍ（ｍ；任意の自然数）カラム点線枠ｍＣＯＬで囲まれた領域として図示する。なお、各カラムの構成および選択時の動作は、すべて同様である。そのため、構成および選択時の動作に関する説明は、０カラムに対して行い、１カラム〜ｎ−１カラムの説明は省略するものとする。

その半導体記憶装置１０１において、メモリ制御回路（図示されず）からは、スタンバイ時の制御信号であるスタンバイ信号ＬＣＭＮが供給されている。また、そのメモリ制御回路からは、プリチャージ信号ＰＣＢ、カラム選択信号ＹＢ０、カラム選択信号ＹＢ１、・・・カラム選択信号ＹＢｎ−１が出力されている。

そのメモリ制御回路とビット点線枠１０２の間には、ソース線電圧制御部１３０が設けられている。そのソース線電圧制御部１３０は、Ｎｃｈトランジスタで構成された電源スイッチ１０５と、ダイオード接続で構成されたＮｃｈトランジスタであるＮｃｈダイオード１０４と、常時オンのＮｃｈトランジスタで構成されたプルダウントランジスタ１０６とを備えている。

電源スイッチ１０５のゲートには、スタンバイ信号ＬＣＭＮが供給されている。電源スイッチ１０５のソースには、接地電圧ＶＳＳが供給されている。また、電源スイッチ１０５のドレインは、ソース線ＳＬに接続されている。Ｎｃｈダイオード１０４のゲートとドレインは、ソース線ＳＬに接続されている。Ｎｃｈダイオード１０４のソースは、接地電圧ＶＳＳを供給する接地線に接続されている。プルダウントランジスタ１０６のゲートは、電源電圧ＶＤＤを供給する電源線に接続されている。プルダウントランジスタ１０６のソースには、接地電圧ＶＳＳが供給されている。プルダウントランジスタ１０６のドレインは、ソース線ＳＬに接続されている。

ソース線ＳＬは、ビット点線枠１０２の中の全メモリセルのドライバトランジスタのソースに共通に接続されている。プリチャージバッファ１０７は、インバータで構成され、プリチャージ信号ＰＣＢを入力として受け取り、プリチャージ信号ＰＣを出力する。

非反転書き込み信号ＩＷＴおよび反転書き込み信号ＩＷＢは、入力回路部（図示されず）からの入力信号である。その入力信号によって、書き込みデータとして、ＬＯＷ電圧あるいはＨＩＧＨ電圧が供給される。非反転書き込み信号ＩＷＴがＬＯＷ電圧のとき、反転書き込み信号ＩＷＢはＨＩＧＨ電圧となり、非反転書き込み信号ＩＷＴがＨＩＧＨ電圧のとき、反転書き込み信号ＩＷＢはＬＯＷ電圧となる。スタンバイ時や読み出し時にはいずれもＨＩＧＨ電圧となる。

非反転側の書き込みＰｃｈトランジスタ１０８と非反転側の書き込みＮｃｈトランジスタ１０９によって、インバータが構成されている。そのインバータは、入力非反転書き込み信号ＩＷＴを入力として受け、内部非反転書き込み信号ＷＴを出力する。反転側の書き込みＰｃｈトランジスタ１１０と反転側の書き込みＮｃｈトランジスタ１１１によって、もう一方のインバータが構成されている。そのインバータは、入力反転書き込み信号ＩＷＢを入力として受け、内部反転書き込み信号ＷＢを出力する。

ディジット線ＤＴ０およびディジット線ＤＢ０は、０カラム目のＳＲＡＭメモリセル１０３に接続されている。センスアンプディジット線１１２およびセンスアンプディジット線１１３は、ラッチ型センスアンプ１１４のディジット線である。

プリチャージトランジスタ１１５およびプリチャージトランジスタ１１６は、Ｐｃｈトランジスタで構成され、プリチャージ信号ＰＣをゲート入力として受けとる。それらのソースは、電源電圧ＶＤＤを供給する電源線に接続されている。それらのドレインは、ディジット線ＤＴ０およびディジット線ＤＢ０に接続されている。

書き込みトランジスタ１１７および書き込みトランジスタ１１８はＮｃｈトランジスタで構成され、それらのソースには、接地電圧ＶＳＳが供給されている。書き込みトランジスタ１１７のドレインは、ディジット線ＤＴ０に接続され、書き込みトランジスタ１１８のドレインは、ディジット線ＤＢ０に接続されている。書き込みトランジスタ１１７のゲートには、内部非反転書き込み信号ＷＴが供給され、書き込みトランジスタ１１８のゲートには、内部反転書き込み信号ＷＢが供給されている。

ここで、ディジット線（ディジット線ＤＢ０、ディジット線ＤＴ０）と、センスアンプディジット線（センスアンプディジット線１１２、センスアンプディジット線１１３）をスイッチングするためにカラム単位で具備されたＰｃｈトランジスタを、非反転デカップルトランジスタおよび反転デカップルトランジスタと呼称する。図１に示されているように、０カラムの非反転デカップルトランジスタ１１９および反転デカップルトランジスタ１２０は、Ｐｃｈトランジスタで構成されている。非反転デカップルトランジスタ１１９のソースは、ディジット線ＤＴ０に接続され、反転デカップルトランジスタ１２０のソースは、ディジット線ＤＢ０に接続されている。非反転デカップルトランジスタ１１９のドレインは、センスアンプディジット線１１２に接続され、反転デカップルトランジスタ１２０のドレインは、センスアンプディジット線１１３に接続されている。それらのゲートには、カラム選択信号ＹＢ０が供給されている。他のカラム（ｍカラム点線枠ｍＣＯＬで囲まれたカラム）も同様に、非反転デカップルトランジスタ・反転デカップルトランジスタを具備する。

ここで、半導体記憶装置１０１の動作について説明を行う。図３は、半導体記憶装置１０１の動作を示すタイミングチャートである。時刻Ｔ０は通常動作開始時刻を表しており、時刻Ｔ０から時刻Ｔ１の期間は、スタンバイ信号ＬＣＭＮがＨＩＧＨ電圧のため、電源スイッチ１０５はオンしており、一般的なＳＲＡＭの動作と同じ動作となる。

時刻Ｔ１は、スタンバイ信号ＬＣＭＮがＬＯＷ電圧となりスタンバイ状態開始となる時刻を示している。スタンバイ信号ＬＣＭＮがＬＯＷ電圧となると、電源スイッチ１０５はオフとなる。このため、ソース線ＳＬは、メモリセルのサブスレッショルド電流と、電源スイッチ１０５のサブスレッショルド電流、Ｎｃｈダイオード１０４、プルダウントランジスタ１０６を流れる電流の関係から、任意の中間電圧に決定される。ソース線ＳＬの電圧をソース線電圧ＶＡＲＶＳＳとするとき、それらの差（電源電圧ＶＤＤ−ソース線電圧ＶＡＲＶＳＳ）が、メモリセルの保持電圧よりも高い電圧であれば、サブスレッショルド電流を削減しながらデータ保持が可能となる。

特開２００９−２３１８４９号公報

以下に、ＳＲＡＭメモリセル１０３が、ワード数２０４８、ビット数４２の半導体記憶装置１０１に備えられ、１ビット毎に４カラムのアレイを構成している場合を例示して、本願発明が解決しようとする課題についての説明を行う。図４Ａ、図４Ｂは、従来技術の課題を説明するための回路図である。図４Ａ、図４Ｂは、上述の半導体記憶装置１０１に含まれるＳＲＡＭメモリセル１０３と、Ｎｃｈダイオード１０４とに着目した回路を示している。図４Ａは、図１におけるＮｃｈダイオード１０４を、Ｗサイズ４２μｍのＮｃｈダイオード１０４ａで構成した場合の回路を示す回路図であり、図４Ｂは、図１におけるＮｃｈダイオード１０４を、Ｗサイズ４２０μｍのＮｃｈダイオード１０４ｂで構成した場合の回路を示している。

Ｎｃｈダイオード１０４ａおよびＮｃｈダイオード１０４ｂは、Ｎチャネルトランジスタをダイオード接続することによって、ダイオードとしての機能を提供している。図４Ａ、図４Ｂに示されているように、そのＮチャネルトランジスタのゲートとドレインは、ソース線ＳＬに接続されている。また、そのＮチャネルトランジスタのソースは、接地電圧ＶＳＳを供給する接地線に接続されている。

図５は、図４Ａと図４Ｂにおいて、ＳＲＡＭメモリセル１０３のサブスレッショルド電流をメモリセルサブスレッショルド電流とし、Ｎｃｈダイオード１０４ａの電流を第１ダイオード電流ＩＭＸ１とし、Ｎｃｈダイオード１０４ｂの電流を第２ダイオード電流ＩＭＸ１０としたときの、各電流とソース線電圧ＶＡＲＶＳＳとの関連性を示すグラフである。図５のグラフの縦軸は電流を示し、横軸はソース線電圧ＶＡＲＶＳＳを示している。図５の線１２１は、ソース線電圧ＶＡＲＶＳＳ―メモリセルサブスレッショルド電流ＭＣＬＥＡＫ特性を示している。線１２２は、ソース線電圧ＶＡＲＶＳＳ―第１ダイオード電流ＩＭＸ１特性を示している。線１２３は、ソース線電圧ＶＡＲＶＳＳ―第２ダイオード電流ＩＭＸ１０特性を示している。

メモリセルサブスレッショルド電流は、ソース線ＳＬのソース線電圧ＶＡＲＶＳＳが増大するにつれてソース・ドレイン間電圧が小さくなるため減少する。また、第１ダイオード電流ＩＭＸ１および、第２ダイオード電流ＩＭＸ１０は、ソース線ＳＬのソース線電圧ＶＡＲＶＳＳが増大するにつれて、ソース・ドレイン間電圧およびソース・ゲート間電圧が大きくなるため、急激に増加する。

図５において、メモリセルサブスレッショルド電流を示す線１２１と第１ダイオード電流ＩＭＸ１を示す線１２２が交差する点を、第１制御点１２４とする。その第１制御点１２４においては、メモリセルサブスレッショルド電流と第１ダイオード電流ＩＭＸ１とが釣り合っていることになる。また、メモリセルサブスレッショルド電流を示す線１２１と第２ダイオード電流ＩＭＸ１０を示す線１２３が交差する点を制御点１２５とする。その第２制御点１２５においては、メモリセルサブスレッショルド電流と第２ダイオード電流ＩＭＸ１０とが釣り合っていることになる。

図５に示されているように、第１制御点１２４では、ソース線ＳＬのソース線電圧ＶＡＲＶＳＳが０．３５Ｖであり、第２制御点１２５では、ソース線ＳＬのソース線電圧ＶＡＲＶＳＳが０．２５Ｖである。

メモリセルデータを保持する上で必要となるソース線ＳＬの上限を、ＡＲＶＳＳ上限電圧ＶＡＲＶＳＳＭＡＸとするとき、ＡＲＶＳＳ上限電圧ＶＡＲＶＳＳＭＡＸが、０．３５Ｖの場合は、Ｗサイズ４２μｍのＮｃｈダイオード１０４ａで、半導体記憶装置１０１を形成することが可能である。しかし、ＡＲＶＳＳ上限電圧ＶＡＲＶＳＳＭＡＸが、０．２５Ｖの場合は、Ｎｃｈダイオード１０４ａよりＷサイズが１０倍大きいＮｃｈダイオード１０４ｂが必要となる。すなわち、メモリセルデータを保持する上で必要となるソース線電圧ＶＡＲＶＳＳの上限であるＡＲＶＳＳ上限電圧ＶＡＲＶＳＳＭＡＸが低くなるに連れて、Ｎｃｈダイオードは非常に大きなサイズが必要となる。

本発明が解決しようとする課題は、ＳＲＡＭ面積の増加を抑制しつつ、サブスレッショルド電流を削減しながらデータ保持が可能となる技術を提供することにある。

以下に、［発明を実施するための形態］で使用される番号を用いて、［課題を解決するための手段］を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

上記の課題を解決するために、メモリセル（３）と、メモリセル（３）のデータを伝達するディジット線（ＤＴ０、ＤＢ０）と、メモリセル（３）にデータを書き込む書込み回路（１７、１８）と、書込み回路（１７、１８）の動作を制御する制御回路（９、１１）と、メモリセル（３）のドライバトランジスタのソースに接続されるソース線（ＳＬ）と、ディジット線（ＤＴ０、ＤＢ０）とソース線（ＳＬ）との間に設けられたスイッチ回路（２１、２２）とを具備する半導体記憶装置を構成する。ここにおいて、制御回路（９、１１）は、供給される書き込み信号に基づいてソース線（ＳＬ）と書き込み回路とを接続する。また、スイッチ回路（２１、２２）は、スタンバイ信号に基づいて、ディジット線（ＤＴ０、ＤＢ０）をソース線（ＳＬ）に接続する。このような構成・動作によって、書込み回路（１７、１８）は、ＧＮＤ電圧を供給する接地線とソース線（ＳＬ）と間のダイオードとして機能する。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、ＳＲＡＭ面積の増加を抑制しつつ、サブスレッショルド電流を削減しながらデータ保持が可能となる。

図１は、従来の半導体記憶装置１０１の構成を示す回路図である。 図２は、ＳＲＡＭメモリセル１０３の構成を示す回路図である。 図３は、半導体記憶装置１０１の動作を示すタイミングチャートである。 図４Ａは、半導体記憶装置１０１に含まれるＳＲＡＭメモリセル１０３と、Ｎｃｈダイオード１０４とを示す回路図である。 図４Ｂは、半導体記憶装置１０１に含まれるＳＲＡＭメモリセル１０３と、Ｎｃｈダイオード１０４とを示す回路図である。 図５は、各部の電流とソース線電圧ＶＡＲＶＳＳとの関連性を示すグラフである。 図６は、本実施形態の半導体記憶装置１の構成を例示する回路図である。 図７は、半導体記憶装置１に備えられたＳＲＡＭメモリセル３の構成を例示する回路図である。 図８は、半導体記憶装置１の動作を例示するタイミングチャートである。

以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

図６は、本実施形態の半導体記憶装置１の構成を例示する回路図である。半導体記憶装置１は、複数のＳＲＡＭメモリセルを有するメモリセルアレイと、ＳＲＡＭメモリセルにアクセスするための周辺回路とを備えている。複数のＳＲＡＭメモリセル３の各々は、１ビットのデータを保持するＳＲＡＭメモリセルである。ビット点線枠２で囲まれた領域は、１ビットのデータを出力する回路領域を示している。その領域には、ＳＲＡＭメモリセル３と周辺回路とが備えられている。

ここで、ＳＲＡＭメモリセル３の構成について説明を行う、図７は、半導体記憶装置１に備えられたＳＲＡＭメモリセル３の構成を例示する回路図である。図７に示されているように、ＳＲＡＭメモリセル３は、アクセストランジスタ３１と、アクセストランジスタ３２と、ロードトランジスタ３３と、ロードトランジスタ３４と、ドライバトランジスタ３５と、ドライバトランジスタ３６とを備えている。ロードトランジスタ３３と、ロードトランジスタ３４のソースは、電源電圧ＶＤＤを供給する電源線に接続されている。ドライバトランジスタ３５とドライバトランジスタ３６のソースは、ソース線ＳＬに接続されている。アクセストランジスタ３１およびアクセストランジスタ３２のゲートは、ワード線ＷＬに接続されている。ドライバトランジスタ３５のドレインは、アクセストランジスタ３１を介してディジット線ＤＴに接続されている。また、ドライバトランジスタ３６のドレインは、アクセストランジスタ３２を介してディジット線ＤＢに接続されている。

図６を参照すると、ビット点線枠２で囲まれた領域は、ｎ個のカラムを備えている。図６に示されているように、０カラム点線枠０ＣＯＬで囲まれた領域は、０カラム（一番目のカラム）の回路領域を示している。残りの１カラム〜ｎ−１カラムは、０カラムと同様の構成である。そのため、まとめてｍ（ｍ；任意の自然数）カラム点線枠ｍＣＯＬで囲まれた領域として表す。なお、各カラムの構成および選択時の動作は、すべて同様である。そのため、以下では、構成および選択時の動作に関する説明を０カラムに対して行い、１カラム〜ｎ−１カラムの説明は省略する。

本実施形態の半導体記憶装置１において、メモリ制御回路（図示されず）からは、スタンバイ時の制御信号であるスタンバイ信号ＬＣＭＮが供給されている。そのメモリ制御回路とビット点線枠２で囲まれた回路との間には、ソース線電圧制御回路３０が設けられている。ソース線電圧制御回路３０は、電源スイッチ５と、プルダウントランジスタ６と、遅延回路４と、インバータ４１を備えている。電源スイッチ５は、スタンバイ信号ＬＣＭＮに基づいて供給される信号に応答して活性化される。

図６に示されているように、電源スイッチ５は、Ｎｃｈトランジスタによって構成されている。その電源スイッチ５は、遅延回路４の出力端から供給される信号（遅延スタンバイ信号ＬＣＭＮ１）をゲート入力として受け取る。また、その電源スイッチ５のソースは、接地電圧ＶＳＳを供給する接地線に接続されている。電源スイッチ５のドレインは、メモリセルのドライバトランジスタのソース線ＳＬに接続されている。

プルダウントランジスタ６は、Ｎｃｈトランジスタによって構成されている。そのプルダウントランジスタ６のゲートは、電源電圧ＶＤＤを供給する電源線に接続されている。そのプルダウントランジスタ６のソースは、接地電圧ＶＳＳを供給する接地線に接続されている。そのプルダウントランジスタ６のドレインは、ソース線ＳＬに接続されている。プルダウントランジスタ６は、ゲートに供給される電源電圧ＶＤＤに応答して、常時オン状態を維持している。

インバータ４１は、スタンバイ信号ＬＣＭＮを入力として受け取り、そのスタンバイ信号ＬＣＭＮを反転させた反転スタンバイ信号ＬＣＭを出力する。遅延回路４は、任意の奇数段インバータで構成され、その反転スタンバイ信号ＬＣＭを入力として受け取る。遅延回路４は、反転スタンバイ信号ＬＣＭを遅延させた遅延スタンバイ信号ＬＣＭＮ１を出力する。

また、メモリ制御回路（図示されず）からは、プリチャージ信号ＰＣＢ、カラム選択信号ＹＢ０、カラム選択信号ＹＢ１、・・・カラム選択信号ＹＢｎ−１が供給されている。ビット点線枠２で囲まれた回路は、それらの信号を入力として受け取る。

ソース線ＳＬは、ビット点線枠２の中の全てのメモリセルのドライバトランジスタに共通のソース線である。本実施形態の半導体記憶装置１において、プリチャージバッファ７は、２入力ＮＡＮＤ回路によって構成されている。プリチャージバッファ７の入力端には、プリチャージ信号ＰＣＢとスタンバイ信号ＬＣＭＮとが供給されている。プリチャージバッファ７は、プリチャージ信号ＰＣを出力する。

また、ビット点線枠２には、入力回路部（図示されず）からの入力信号として、非反転書き込み信号ＩＷＴおよび反転書き込み信号ＩＷＢが供給されている。入力非反転書き込み信号ＩＷＴは、書き込みデータがＬＯＷ電圧からＨＩＧＨ電圧に遷移するとき、入力反転書き込み信号ＩＷＢは、その遷移に対応してＨＩＧＨ電圧からＬＯＷ電圧に遷移する。また、スタンバイ時や読み出し時には、入力非反転書き込み信号ＩＷＴと入力反転書き込み信号ＩＷＢは、いずれもＨＩＧＨ電圧となる。

図６に示されているように、非反転書き込みＰｃｈトランジスタ８と非反転書き込みＮｃｈトランジスタ９とでインバータが構成されている。そのインバータは、入力非反転書き込み信号ＩＷＴを入力として受け、内部非反転書き込み信号ＷＴを出力する。また、非反転書き込みＮｃｈトランジスタ９のソースは、信号線４０を介してソース線ＳＬに接続されている。同様に、反転書き込みＰｃｈトランジスタ１０と反転書き込みＮｃｈトランジスタ１１とでインバータが構成されている。そのインバータは、入力反転書き込み信号ＩＷＢを入力として受け、内部反転書き込み信号ＷＢを出力する。また、反転書き込みＮｃｈトランジスタ１１のソースは、信号線４０を介してソース線ＳＬに接続されている。

ビット点線枠２で囲まれた領域において、０カラム（１番目のカラム）のＳＲＡＭメモリセル３は、ディジット線ＤＴ０およびディジット線ＤＢ０に接続されている。ラッチ型センスアンプ１４のディジット線を、センスアンプディジット線１２およびセンスアンプディジット線１３とするとき、ディジット線ＤＴ０はセンスアンプディジット線１２に接続され、ディジット線ＤＢ０はセンスアンプディジット線１３に接続される。

プリチャージトランジスタ１５およびプリチャージトランジスタ１６は、Ｐｃｈトランジスタで構成されている。プリチャージトランジスタ１５およびプリチャージトランジスタ１６のゲートには、プリチャージ信号ＰＣが供給されている。また、プリチャージトランジスタ１５およびプリチャージトランジスタ１６のソースには、電源電圧ＶＤＤが供給されている。そして、プリチャージトランジスタ１５のドレインは、ディジット線ＤＴ０に接続され、プリチャージトランジスタ１６のドレインは、ディジット線ＤＢ０に接続されている。

書き込みトランジスタ１７および書き込みトランジスタ１８は、Ｎｃｈトランジスタで構成されている。書き込みトランジスタ１７および書き込みトランジスタ１８のソースには、接地電圧ＶＳＳが供給されている。書き込みトランジスタ１７のドレインは、ディジット線ＤＴ０に接続され、書き込みトランジスタ１８のドレインは、ディジット線ＤＢ０に接続されている。また、書き込みトランジスタ１７のゲートには、非反転書き込み信号ＷＴが供給され、書き込みトランジスタ１８のゲートには、反転書き込み信号ＷＢが供給される。

０カラム（１番目のカラム）において、ディジット線ＤＴ０とセンスアンプディジット線１２の間には、Ｐｃｈトランジスタで構成された非反転デカップル１９が設けられている。また、ディジット線ＤＢ０とセンスアンプディジット線１３の間には、Ｐｃｈトランジスタで構成された反転デカップル２０が設けられている。

非反転デカップル１９のソースは、ディジット線ＤＴ０に接続され、ドレインは、センスアンプディジット線１２に接続されている。反転デカップル２０のソースは、ディジット線ＤＢ０に接続され、ドレインは、センスアンプディジット線１３に接続されている。非反転デカップル１９のゲートと反転デカップル２０のゲートには、カラム選択信号ＹＢ０が供給されている．なお、残りの１カラム〜（ｎ−１）カラムも、０カラムと同様に、非反転デカップル・反転デカップルを備えている。

図６に示されているように、本実施形態の半導体記憶装置１において、ビット点線枠２で囲まれた領域には、スイッチトランジスタ２１とスイッチトランジスタ２２が設けられている。スイッチトランジスタ２１とスイッチトランジスタ２２とは、Ｎｃｈトランジスタで構成され、かつ、カラム毎に設けられている。

スイッチトランジスタ２１のソースは、ディジット線ＤＴ０に接続されている。スイッチトランジスタ２１のドレインは、ソース線ＳＬに接続されている。スイッチトランジスタ２１のゲートには、スタンバイ信号ＬＣＭが供給される。スイッチトランジスタ２２のソースは、ディジット線ＤＢ０に接続されている。スイッチトランジスタ２２のドレインは、ソース線ＳＬに接続されている。スイッチトランジスタ２２のゲートには、スタンバイ信号ＬＣＭが供給される。

以下に、本実施形態の半導体記憶装置１の動作を説明する。図８は、半導体記憶装置１の動作を例示するタイミングチャートである。時刻Ｔ０は通常動作開始時刻であり、時刻Ｔ０から時刻Ｔ１の間は通常動作状態を表している。時刻Ｔ０から時刻Ｔ１までの期間では、スタンバイ信号ＬＣＭＮがＨＩＧＨ電圧のため、電源スイッチ５はオン状態となっている。そのため、ソース線ＳＬはＬＯＷ電圧の状態となっており、一般的なＳＲＡＭの動作と同じ動作となる。

時刻Ｔ１は、スタンバイ信号ＬＣＭＮがＬＯＷ電圧となり、スタンバイ状態開始となる時刻を示している。スタンバイ信号ＬＣＭＮがＬＯＷ電圧となると、プリチャージバッファ７からは、ＨＩＧＨ電圧のプリチャージ信号ＰＣが出力される。このとき、ディジット線ＤＴ０およびディジット線ＤＢ０は、ダイナミック保持状態になる。また、反転スタンバイ信号ＬＣＭがＨＩＧＨ電圧となるため、スイッチトランジスタ２１とスイッチトランジスタ２２とがオン状態となる。

スイッチトランジスタ２１とスイッチトランジスタ２２とがオンする（活性化される）と、ディジット線ＤＴ０およびディジット線ＤＢ０は、ソース線ＳＬとが電気的に接続される。また、非反転書き込み信号ＩＷＴおよび反転書き込み信号ＩＷＢは、スタンバイ時にそれぞれＨＩＧＨ電圧となる。そのため、非反転書き込みＮｃｈトランジスタ９および反転書き込みＮｃｈトランジスタ１１がオン状態になる。それによって、ソース線ＳＬは、非反転書き込み信号ＷＴの信号線と、反転書き込み信号ＷＢの信号線とに接続される。

これにより、書き込みトランジスタ１７のゲートは、非反転書き込みＮｃｈトランジスタ９と信号線４０を介してソース線ＳＬに接続され、書き込みトランジスタ１７のドレインは、ディジット線ＤＴ０とスイッチトランジスタ２１とを介してソース線ＳＬに接続される。また、書き込みトランジスタ１７のソースには、接地電圧ＶＳＳが供給されている。したがって、書き込みトランジスタ１７のドレインおよびゲートの電圧が、ソース線電圧ＶＡＲＶＳＳと同じになり、書き込みトランジスタ１７は、Ｎｃｈダイオードを構成することになる。

同様に、書き込みトランジスタ１８のゲートは、反転書き込みＮｃｈトランジスタ１１と信号線４０を介してソース線ＳＬに接続され、書き込みトランジスタ１８のドレインは、ディジット線ＤＢ０とスイッチトランジスタ２２とを介してソース線ＳＬに接続される。また、書き込みトランジスタ１８のソースには、接地電圧ＶＳＳが供給されている。したがって、書き込みトランジスタ１８のドレインおよびゲートの電圧が、ソース線電圧ＶＡＲＶＳＳと同じになり、書き込みトランジスタ１８は、Ｎｃｈダイオードを構成することになる。

時刻Ｔ１では、電源スイッチ５がオンした状態のままである。そのため、ディジット線ＤＴ０およびディジット線ＤＢ０のダイナミック保持されているチャージは、スイッチトランジスタ２１とスイッチトランジスタ２２を介して接地電圧ＶＳＳを供給する接地線に引き抜かれる。

時刻Ｔ２は、時刻Ｔ１でのスタンバイ信号ＬＣＭＮのＬＯＷ電圧への変化により、遅延回路４を信号が伝播し遅延スタンバイ信号ＬＣＭＮ１をＬＯＷ電圧に変化したタイミングを示している。遅延スタンバイ信号ＬＣＭＮ１がＬＯＷ電圧となるため、電源スイッチ５はオフ状態となる。なお、本実施形態の半導体記憶装置１において、ディジット線電圧が接地電圧ＶＳＳまで遷移する時間より長くなるように、遅延回路４の遅延伝播時間（Ｔ２―Ｔ１）をあらかじめ設計しておくことが好ましい。

時刻Ｔ２以降、ＳＲＡＭメモリセル３のドライバトランジスタに接続されるソース線ＳＬの電圧（ソース線電圧ＶＡＲＶＳＳ）は、メモリセルのサブスレッショルド電流と、電源スイッチ５のサブスレッショルド電流と、プルダウントランジスタ６を流れる電流との関係から、任意の中間電圧に決定される。本実施形態の半導体記憶装置１において、
電源電圧ＶＤＤ−ソース線電圧ＶＡＲＶＳＳ
が、メモリセルの保持電圧よりも高い電圧であれば、サブスレッショルド電流の量を低減させるとともに、適切にデータを保持することが可能となる。

一般的に、ＳＲＡＭアレイに配置される書き込みトランジスタは、トランジスタ特性ばらつきや、ディジット線チャージ引き抜き時の鈍りによる遅延ばらつきなどを低減するために、Ｗ（ゲート幅）サイズが１ミクロン〜数ミクロン程度のトランジスタで構成される。

本実施形態の半導体記憶装置１の書き込みトランジスタ１７のゲートは、非反転書き込みＮｃｈトランジスタ９に接続されている。その非反転書き込みＮｃｈトランジスタ９のソースは、接地電圧ＶＳＳを供給する信号線ではなく、信号線４０を介してメモリセルドライバトランジスタのソース線ＳＬに接続されている。同様に、書き込みトランジスタ１８のゲートは、反転書き込みＮｃｈトランジスタ１１に接続されている。その反転書き込みＮｃｈトランジスタ１１のソースは、接地電圧ＶＳＳを供給する信号線ではなく、信号線４０を介してメモリセルドライバトランジスタのソース線ＳＬに接続されている。また、ディジット線ＤＴ０、ディジット線ＤＢ０とメモリセルドライバトランジスタのソース線ＳＬとの間には、それらを導通させるスイッチとなるスイッチトランジスタ２１とスイッチトランジスタ２２が配置されている。

そのため、スタンバイ信号ＬＣＭＮがＬＯＷ電圧となりスタンバイ状態となった際に、反転スタンバイ信号ＬＣＭがＨＩＧＨ電圧となり、スイッチトランジスタ２１とスイッチトランジスタ２２が活性化され、オン状態となる。スイッチトランジスタ２１とスイッチトランジスタ２２がオン状態となることにより、ディジット線ＤＴ０、ディジット線ＤＢ０とメモリセルドライバトランジスタのソース線ＳＬが導通する。

このとき、電源スイッチ５はオン状態のままである。そのため、ディジット線ＤＴ０、ディジット線ＤＢ０にチャージされていた電荷は、すべて引き抜かれる。また、スタンバイ状態では、非反転書き込み信号ＩＷＴと反転書き込み信号ＩＷＢはいずれもＨＩＧＨ電圧となっている。そのため、非反転書き込みＮｃｈトランジスタ９および反転書き込みＮｃｈトランジスタ１１は、ともにオン状態になっている。

スイッチトランジスタ２１とスイッチトランジスタ２２がオン状態になることにより、メモリセルドライバトランジスタのソース線ＳＬとディジット線ＤＴ０、ディジット線ＤＢ０と非反転書き込み信号ＷＴと反転書き込み信号ＷＢがすべて同電圧となる。すなわち、書き込みトランジスタ１７および書き込みトランジスタ１８は、メモリセルドライバトランジスタのソース線ＳＬをゲートとドレインに入力したＮｃｈダイオードになる。

やがて遅延回路４の出力である遅延スタンバイ信号ＬＣＭＮ１がＬＯＷ電圧となり、電源スイッチ５がオフ状態となる。電源スイッチ５がオフ状態となると、メモリセルのドライバトランジスタのソース線ＳＬの電圧は、メモリセルのサブスレッショルド電流、電源スイッチである電源スイッチ５のサブスレッショルド電流、Ｎｃｈダイオードとして機能する書き込みトランジスタ１７と書き込みトランジスタ１８を流れる電流、およびプルダウントランジスタ６を流れる電流の関係から、任意の中間電圧になる。したがって、本実施形態の半導体記憶装置１では、サブスレッショルド電流の増加を抑制しつつ、適切なデータ保持を行うことが可能となる。

上述したように、ＳＲＡＭメモリセル３を、ＷＯＲＤ数２０４８、ＢＩＴ数４２で１ＢＩＴ毎に４カラム構成のアレイとした場合、従来の半導体記憶装置１０１では、ソース線ＳＬの上限電圧ＶＡＲＶＳＳＭＡＸが、０．２５Ｖの場合、Ｗサイズ４２０μｍのＮｃｈダイオード１０６を配置する必要があった。

本実施形態の半導体記憶装置１では、非反転書き込みＮｃｈトランジスタ９および反転書き込みＮｃｈトランジスタ１１をそれぞれ１．２５μｍとすると書き込み回路の総Ｗサイズは、
１．２５μｍ×２×４カラム×４２ＢＩＴ＝４２０μｍ
となる。したがって、非反転書き込みＮｃｈトランジスタ９および反転書き込みＮｃｈトランジスタ１１を含む書き込み系によって、Ｗサイズ４２０μｍのＮｃｈダイオード１０６と同等の機能を実現することができる。これによって、プルダウントランジスタ１０６のような回路を設ける必要が無くなり、プルダウントランジスタ１０６が占有していた面積と同等の面積を削減することができる。

なお、本実施形態の半導体記憶装置１には、スイッチトランジスタ２１とスイッチトランジスタ２２がディジット線対毎に追加されている。それらのＷサイズは０．ｌμｍ程度と非常に小さい。そのため、回路設計の段階でスイッチトランジスタ２１とスイッチトランジスタ２２とを適当な位置に配置することで、スイッチトランジスタ２１とスイッチトランジスタ２２とに起因する面積の増加を抑制することができる。

以上、本願発明の実施の形態を具体的に説明した。本願発明は上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

１…半導体記憶装置
２…ビット点線枠
３…ＳＲＡＭメモリセル
４…遅延回路
５…電源スイッチ
６…プルダウントランジスタ
７…プリチャージバッファ
８…非反転書き込みＰｃｈトランジスタ
９…非反転書き込みＮｃｈトランジスタ
１０…反転書き込みＰｃｈトランジスタ
１１…反転書き込みＮｃｈトランジスタ
１２…センスアンプディジット線
１３…センスアンプディジット線
１４…ラッチ型センスアンプ
１５…プリチャージトランジスタ
１６…プリチャージトランジスタ
１７…書き込みトランジスタ
１８…書き込みトランジスタ
１９…非反転デカップル
２０…反転デカップル
２１…スイッチトランジスタ
２２…スイッチトランジスタ
３０…ソース線電圧制御回路
３１…アクセストランジスタ
３２…アクセストランジスタ
３３…ロードトランジスタ
３４…ロードトランジスタ
３５…ドライバトランジスタ
３６…ドライバトランジスタ
４０…信号線
４１…インバータ
１０１…半導体記憶装置
１０２…ビット点線枠
１０３…ＳＲＡＭメモリセル
１０４…Ｎｃｈダイオード
１０４ａ…Ｎｃｈダイオード
１０４ｂ…Ｎｃｈダイオード
１０５…電源スイッチ
１０６…プルダウントランジスタ
１０７…プリチャージバッファ
１０８…書き込みＰｃｈトランジスタ
１０９…書き込みＮｃｈトランジスタ
１１０…書き込みＰｃｈトランジスタ
１１１…書き込みＮｃｈトランジスタ
１１２…センスアンプディジット線
１１３…センスアンプディジット線
１１４…ラッチ型センスアンプ
１１５…プリチャージトランジスタ
１１６…プリチャージトランジスタ
１１７…書き込みトランジスタ
１１８…書き込みトランジスタ
１１９…非反転デカップルトランジスタ
１２０…反転デカップルトランジスタ
１２１…線
１２２…線
１２３…線
１２４…第１制御点
１２５…第２制御点
１３０…ソース線電圧制御部
２０１…アクセストランジスタ
２０２…アクセストランジスタ
２０３…ロードトランジスタ
２０４…ロードトランジスタ
２０５…ドライバトランジスタ
２０６…ドライバトランジスタ
ＶＤＤ…電源電圧
ＶＳＳ…接地電圧
ＶＡＲＶＳＳ…ソース線電圧
ＳＬ…ソース線
ＬＣＭＮ…スタンバイ信号
ＬＣＭ…反転スタンバイ信号
ＬＣＭＮ１…遅延スタンバイ信号
ＰＣＢ…プリチャージ信号
ＰＣ…プリチャージ信号
ＷＴ…内部非反転書き込み信号
ＷＢ…内部反転書き込み信号
ＩＷＴ…入力非反転書き込み信号
ＩＷＢ…入力反転書き込み信号
ＤＴ０…ディジット線
ＤＢ０…ディジット線
ＹＢ０、ＹＢ１、・・・ＹＢｎ−１…カラム選択信号
ＭＸ１…Ｎｃｈダイオード
ＭＸ１０…Ｎｃｈダイオード
ＴＴ０…スイッチ
ＴＢ０…スイッチ
ＬＣＭＢＦ…インバータ
ＤＬＹ…遅延回路
Ｔ０…時刻
Ｔ１…時刻
Ｔ２…時刻
ＷＬ…ワード線
ＤＴ…ディジット線
ＤＢ…ディジット線
ＶＴ…閾値
ＭＣＬＥＡＫ…メモリセルサブスレッショルド電流
ＩＭＸ１…第１ダイオード電流
ＩＭＸ１０…第２ダイオード電流
ＶＡＲＶＳＳＭＡＸ…ＡＲＶＳＳ上限電圧
０ＣＯＬ…０カラム点線枠
ｍＣＯＬ…ｍカラム点線枠

Claims (5)

1. メモリセルと、
   前記メモリセルのデータを伝達するディジット線と、
   前記メモリセルにデータを書き込む書込み回路と、
   前記書込み回路の動作を制御する制御回路と、
   前記メモリセルのドライバトランジスタのソースに接続されるソース線と、
   前記ディジット線と前記ソース線との間に設けられたスイッチ回路と、
   を具備し、
   前記制御回路が、供給される書き込み信号に基づいて前記ソース線と前記書き込み回路とを接続し、
   前記スイッチ回路が、スタンバイ信号に基づいて、前記ディジット線を前記ソース線に接続することによって、
   前記書込み回路が、ＧＮＤ電圧を供給する接地線と前記ソース線と間のダイオードとして機能することを特徴とする半導体記憶装置。
2. 前記書込み回路と前記制御回路とを、前記ディジット線対毎に備えたことを特徴とする請求項１に記載の半導体記憶装置。
3. 前記制御回路は、ＣＭＯＳを含むインバータ素子であり、
   前記インバータ素子のＮチャネルトランジスタのソースを前記ソース線に接続することを特徴とする請求項１または２に記載の半導体記憶装置。
4. 前記書込み回路はＮチャネルトランジスタを備え、
   前記Ｎチャネルトランジスタは、
   ゲートが、前記制御回路を介して前記ソース線に接続され、ドレインが、前記スイッチ回路を介して前記ソース線に接続されることで、前記ダイオードとして機能することを特徴とする請求項１から３の何れか一項に記載の半導体記憶装置。
5. メモリセルのデータを伝達するディジット線と、前記メモリセルにデータを書き込む書込み回路と、前記書込み回路の動作を制御する制御回路と、前記メモリセルのドライバトランジスタのソースに接続されるソース線と、前記ディジット線と前記ソース線との間に設けられたスイッチ回路とを具備する半導体記憶装置の動作方法であって、
   前記スイッチ回路を閉じることによって前記ディジット線と前記ソース線とを接続するステップと、
   前記ソース線にＧＮＤ電圧を供給するステップと、
   前記ソース線と前記書き込み回路とを接続するステップと
   前記制御回路を介して前記書き込み回路と前記ソース線とを接続するステップと、
   を備え、
   前記ディジット線を前記ソース線に接続することによって、前記書込み回路を、ＧＮＤ電圧を供給する接地線と前記ソース線と間のダイオードとして機能させることを特徴とする半導体記憶装置の動作方法。

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