KR20080029657A - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 반도체 설계 기술에 관한 것으로 특히, 반도체 메모리 장치의 액티브 동작에서 비트라인의 프리차지 특성을 향상시키는 반도체 메모리 장치에 관한 것이다. 이를 위해 본 발명은, 비트라인 프리차지전압을 생성하는 비트라인 프리차지전압 생성부, 비트라인을 프리차지시키는 비트라인 프리차지부, 스탠바이 모드에서 상기 비트라인 프리차지전압을 전압강하시켜 상기 비트라인 프리차지부에 전달하는 전압강하부 및 액티브 모드에서 상기 비트라인 프리차지전압을 상기 비트라인 프리차지에 전달하는 전압전달 드라이버를 포함하는 반도체 메모리 장치를 제공한다.
비트라인프리차지부, 블리더 회로, 드라이버, 비트라인프리차지전압, 누설전류

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
도 1은 워드라인과 비트라인의 저항성 쇼트를 나타낸 도면.
도 2는 종래기술에 따른 블리더회로를 나타낸 도면.
도 3은 본 발명의 일실시 예에 따른 블리더회로를 나타낸 개념도.
도 4는 도 3의 연산증폭기를 나타낸 회로도.
* 도면의 주요부분에 대한 부호의 설명 *
301 : 워드라인 드라이버
302 : 비트라인 프리차지부
303 : 전압강하부
304 : 전압 전달 드라이버
305 : 제어부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 장치의 블리더 회로에 관한 것이다.
현재의 반도체 메모리 장치는 대용량화 및 동작속도의 고속화가 최대 이슈로 떠오르고 있다. 그리고 이러한 요건들 외에도 저전력 환경에서 신뢰성 있는 동작을 확보하기 위한 저전력 반도체 메모리 장치의 개발이 포함된다. 특히, 휴대형 시스템, 예컨대 이동통신용 휴대폰이나 노트북 컴퓨터 등 휴대형 시스템에 장착되는 메모리는 가급적이면 최소한의 전력만을 소비하도록 그 개발추세가 이루어지고 있다.
이러한 노력중의 하나가 메모리의 코어영역에서의 전류소비를 최소한으로 하는 기술이다. 메모리셀과 비트라인(bit line) 그리고 워드라인(word line)들로 구성되는 코어영역에서는 극미세화된 디자인룰(design-rule)에 따라 설계된다. 그래서 메모리셀들은 크기가 매우 작은 사이즈이면서 아울러 저전력을 사용하게 된다.
특히, 비트라인의 프리차지(precharge)는 셀데이터(cell data) 액세스(access)에 있어서 그 속도에 관련된 중요한 기술중의 하나이다. 비트라인의 프리차지는 데이터의 액세스 이전에 미리 비트라인을 소정의 전압 레벨로 프리차지하여 데이터의 액세스를 빠르게 하도록 하는 기술이다.
이러한 환경에서 메모리셀은 다수의 워드라인과 다수의 비트라인이 서로 교차하는 메쉬(mash)형태를 갖는다. 이러한 구조상에서 워드라인과 비트라인 제조지 공정상의 문제로 인해 찌거기(gate residue)가 발생하고, 이로 인한 브릿지(bridge)현상이 유발된다.
이와같은 브릿지는 워드라인과 비트라인의 저항성 쇼트(short)로 작용한다.
도 1은 워드라인과 비트라인의 저항성 쇼트를 나타낸 도면이다.
도 1을 참조하면, 워드라인(WORD LINE)과 비트라인(BIT LINE) 사이에 브릿지(BRIDGE) 현상으로 인해 저항성 쇼트가 발생됨을 알 수 있다.
이러한 상태라면 스탠바이 상태에서 비트라인을 프리차지시키는 전압인 프리차지전압(VBLP)이 상기 저항성 쇼트를 통과하여 워드라인드라이버(103)의 접지로 빠져나가는 누설현상(LEAKAGE PATH)이 발생한다.
이러한 공정상의 결함은 반도체 메모리 장치의 전력 소모를 증가시킴으로써, 전력효율의 저하와 제품의 성능을 열화시키는 문제점이 된다.
그래서 위와 같은 공정상의 결함을 해결하기 위해 등장한 것이 블리더(BLEEDER)회로이다.
도 2는 종래기술에 따른 블리더회로를 나타낸 도면이다.
도 2를 참조하면, 블리더회로(202)는 워드라인 어레이(WORD LINE ARRAY)와 비트라인감지증폭기 어레이(SENSE AMPLIFIER ARRAY)가 교차하는 영역이 서브홀(SUB HOLE)영역에 배치되는 블리더용 트랜지스터이다.
이때, 블리더용 트랜지스터의 게이트에는 승압전압(VPP)을 항상 바이어스(BIAS)시키켜 비트라인프리차지전압(VBLP)을 비트라인프라치지부(201)에 공급한다. 그리고, 블리더용 트랜지스터는 게이트 길이가 길어서 큰 저항을 갖는 엔모스 트랜지스터(N3)이다.
즉, 블리더회로(202)란 비트라인프리차지전압(VBLP)을 비트라인프리차지부(201)에 직접 연결하지 않고 블리더용 트랜지스터(N3)를 통하여 연결함으로써 저 항증가를 통하여 전류감소를 유도하는 장치이다.
그리고, 블리더회로(202)를 통해 생성된 블리드전압(VBLEED)은 반도체 메모리 장치의 액티브(ACTIVE MODE) 동작과 스탠바이(STAND BY MODE) 동작 모두에서 비트라인을 프리차지 하는 전압으로 사용된다.
그러나, 비트라인프리차지전압(VBLP)을 일정 전압강하하여 생성한 블리더전압(VBLEED)으로 비트라인을 프리차지할 경우, 구동력(DRIVABILITY)이 떨어지기 때문에 비트라인 프리차지 특성을 약화시키는 문제점이 된다.
이는 특히 반도체 메모리 장치의 액티브 동작에서 많이 나타나는 것으로써, 비트라인의 프리차지 특성이 약화되므로 인해 비트라인 감지증폭기의 센싱 능력 또한 약화되는 문제점이 된다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 액티브 동작에서 비트라인의 프리차지 특성을 향상시키는 반도체 메모리 장치를 제공하는 것을 제1 목적으로 한다.
그리고, 워드라인과 비트라인의 브릿지로 인한 비트라인프리차지전압의 누설전류량을 감소시키는 반도체 메모리 장치를 제공하는 것을 제2 목적으로 한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일측면에 따르면, 비트라인 프리차지전압을 생성하는 비트라인 프리차지전압 생성부, 비트라인을 프리차지시키는 비트라인 프리차지부, 스탠바이 모드에서 상기 비트라인 프리차지전압을 전압강하시켜 상기 비트라인 프리차지부에 전달하는 전압강하부 및 액티브 모드에서 상기 비트라인 프리차지전압을 상기 비트라인 프리차지에 전달하는 전압전달 드라이버를 포함하는 반도체 메모리 장치를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 일실시 예에 따른 블리더회로를 나타낸 개념도이다.
도 3을 참조하면, 블리더회로는 코어전압(VCORE)을 분배하여 비트라인프리차지전압(VBLP)을 생성하는 프리차지전압 생성기(미도시), 워드라인과 비트라인의 브릿지로 인한 누설전류가 발생됨에 따라 비트라인프리차지전압(VBLP)을 전압강하시켜 비트라인프리차지부(302)에 전달하는 전압강하부(303), 반도체 메모리 장치의 액티브 동작에서 비트라인의 프리차지 특성을 향상시키기 위해 블리드전압(VBLEED) 레벨을 비트라인프리차지전압(VBLP)만큼 상승시키는 전압전달 드라이버(304) 및 전압 전달 드라이버(304)의 동작을 제어하는 제어부(305)를 구비한다. 여기서 도면부호 301은 워드라인 드라이버를 나타낸 것이다.
이들 각 구성요소를 더욱 자세하게 하기와 같다.
전압강하부(303)는 승압전압(VPP)을 게이트 입력으로 비트라인프리차지전압(VBLP)을 강하하여 블리드전압(VBLEED)으로 출력하는 블리더용 엔모스 트랜지스 터(N1)이다. 여기서 블리드전압(VBLEED)은 비트라인프리차지부(302)에 전달된다.
블리더용 엔모스 트랜지스터(N1)는 게이트 길이를 길게 하여 제조하는데, 이유는 비트라인프리차지전압(VBLP) 레벨을 강하시키기 위함이다.
그리고, 전압강하부(303)는 액티브 동작 및 스탠바이 동작에서 계속 구동하게 된다. 따라서, 액티브 동작에서 비트라인의 프리차지 특성을 약화시키는 요인이 된다.
이어서, 전압전달 드라이버(304)는 액티브 동작에서 비트라인(BIT LINE)의 프리차지 특성을 향상시키기 위해 비트라인프리차지전압(VBLP)을 비트라인 프리차지부(302)에 전달한다. 이를 위해 제어부(305)의 출력신호를 게이트 입력으로 하는 엔모스 트랜지스터(N2)로 구현할 수 있다.
이때, 엔모스 트랜지스터(N2)는 게이트 길이를 작게 하여 제조하는데, 이유는 비트라인프리차지전압(VBLP) 레벨을 유지시켜 비트라인프리차지부(302)에 전달하기 위해서이다.
여기서, 전압강하부(303)와 전압전달 드라이버(304)를 구성하는 엔모스 트랜지스터(N1, N2)의 연결관계는 드레인(N1의 드레인)과 드레인(N2의 드레인), 소스(N1의 소스)와 소스(N2의 소스)가 각각 연결된 상태에서 드레인(N1 및 N2의 드레인)이 비트라인프리차지전압 발생기에 연결되고, 소스(N1 및 N2의 소스)는 비트라인프리차지부(302)에 연결된다.
따라서, 액티브 동작에서 전압강하부(303)에 의한 비트라인프리차지전압(VBLP)이 강하되어 비트라인프리차지부(302)에 전달되는 것을 전압전달 드라이 버(304)에서 상기 비트라인프리차지전압(VBLP)을 강하시키지 않고 그대로 전달하므로써 상기 전압강하부(303)에 의한 전압 강하량을 감소시키는 것이다.
다음으로, 제어부(305)는 비트라인프리차지전압(VBLP)과 전압강하부(303)의 출력전압인 블리드전압(VBLEED)을 비교하는 연산증폭기(OP AMPLIFIER)로 구현할 수 있다.
그리고, 연산증폭기(305)의 출력신호는 전압전달 드라이버(304)의 게이트 입력신호로 사용된다.
여기서, 연산증폭기(305)의 내부 구성을 설명하면 하기와 같다.
도 4는 도 3의 연산증폭기(305)를 나타낸 회로도이다.
도 4를 참조하면, 연산증폭기(305)는 일반적인 차동비교기회로를 사용하는데, 비교기회로는 액티브 동작을 알리는 액티브 모드신호(ACTSIG)를 게이트 입력으로 하며 접지전압(VSS)에 접속된 바이어스 엔모스 트랜지스터(N4), 전원전압(VDD)에 접속되며 서로의 게이트(gate)가 맞물려 전류 미러를 이루는 두개의 피모스 트랜지스터(P1, P2), 피모스 트랜지스터(P1, P2)와 바이어스 엔모스 트랜지스터(N4) 사이에 각각 접속되며 블리드전압(VBLEED) 및 비트라인프리차지전압(VBLP)을 각각 차동 입력으로 하는 입력 엔모스 트랜지스터(N5, N6)로 구현할 수 있다.
이와 같은 연산증폭기(305)를 통해 블리드전압(VBLEED)과 비트라인프리차지전압(VBLP)의 전압 레벨을 비교하고 만약 블리드전압(VBLEED)이 비트라인프리차지전압(VBLP)의 전압 레벨보다 낮다면 전압전달 드라이버(304) 인에이블신호(ENSIG)를 활성화시켜 전압전달 드라이버(304)를 구동시킨다.
따라서, 블리드전압(VBLEED)은 비트라인프리차지전압(VBLP) 레벨과 동일{이때, 전압전달 드라이버(304)의 문턱전압(Vt)값은 무시함)해져서, 액티브 동작시 비트라인의 프리차지 특성을 향상시킨다.
정리해보면, 스탠바이 동작에서 워드라인과 비트라인의 브릿지로 인해 발생되는 누설전류의 양을 감소시키기 위해 전압강하 트랜지스터를 사용해왔다. 그러나, 이러한 전압강하 트랜지스터를 액티브 동작에서도 사용함으로써, 비트라인의 프리차지 특성을 약화시켰다.
이를 본 발명에서는 전압강하 트랜지스터(303)와 함께 액티브 동작에서만 동작하는 비트라인프리차지전압(VBLP) 전달 드라이버(304)를 구비한다. 이를 통해 액티브 동작에서는 비트라인프리차지전압(VBLP)으로 비트라인을 프리차지시키고, 스탠바이 동작에서는 비트라인프리차지전압(VBLP)을 전압강하한 블리드전압(VBLEED)으로 비트라인을 프리차지 시킨다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 사용된 로직의 종류 및 배치는 입력신호 및 출력 신호가 모두 하이 액티브 신호인 경우를 일례로 들어 구현한 것이므로, 신호의 액티브 극성이 바뀌면 로직의 구현예 역시 변화될 수 밖에 없으며, 이러한 구현예는 경우의 수가 너무나 방대하고, 또한 그 구현예의 변화가 본 발명이 속하는 기술분 아에서 통상의 지식을 가진 자에게 있어 기술적으로 쉽게 유추될 수 있는 사항이므로 각각의 경우에 대해 직접적으로 언급하지는 않기로 한다.
이상에서 살펴본 바와 같이, 본 발명은 전압강하부를 이용하여 스탠바이모드에서 비트라인프리차지전압으로 인한 누설전류의 양을 감소시킬 수 있다. 따라서, 반도체 메모리 장치의 전체적인 전류 소모량을 감소시키며, 이는 전체 전력 소모량을 감소시킬 수 있는 효과를 얻는다.
더불어, 액티브모드에서 전압 전달 드라이버를 통해 비트라인을 프리차지시키므로써, 비트라인의 프리차지 특성을 향상시킬 수 있다.
따라서, 반도체 메모리 장치의 동작 시간을 감소시킬 수 있어, 고주파 환경에서도 안정적인 동작을 유도할 수 있다.

Claims (9)

  1. 비트라인 프리차지전압을 생성하는 비트라인 프리차지전압 생성부;
    비트라인을 프리차지시키는 비트라인 프리차지부;
    스탠바이 모드에서 상기 비트라인 프리차지전압을 전압강하시켜 상기 비트라인 프리차지부에 전달하는 전압강하부; 및
    액티브 모드에서 상기 비트라인 프리차지전압을 상기 비트라인 프리차지에 전달하는 전압전달 드라이버
    를 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 전압전달 드라이버를 제어하는 제어부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 전압강하부는 상기 액티브 모드에서도 동작하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 전압전달 드라이버는 제1 엔모스 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 전압강하부는 제2 엔모스 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 제1 엔모스 트랜지스터의 게이트 길이는 상기 제2 엔모스 트랜지스터의 게이트 길이보다 짧은 것을 특징으로 하는 반도체 메모리 장치.
  7. 제3항에 있어서,
    상기 제어부는 상기 전압강하부의 출력전압과 상기 비트라인 프리차지전압을 비교하기 위한 비교기인 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 비교기는,
    상기 액티브 모드를 나타내는 액티브 모드신호를 게이트 입력으로 하며 접지전압에 접속된 제3 엔모스 트랜지스터;
    전원전압에 접속되며 서로의 게이트가 맞물려 전류 미러를 이루는 제1 피모스 트랜지스터와 제2 피모스 트랜지스터;
    상기 제1 피모스 트랜지스터와 상기 제3 엔모스 트랜지스터 사이에 접속되며, 상기 전압강하부의 출력전압을 게이트 입력으로 하는 제4 엔모스 트랜지스터;
    상기 제2 피모스 트랜지스터와 상기 제3 엔모스 트랜지스터 사이에 접속되며, 상기 상기 비트라인 프리차지전압을 게이트 입력으로 하는 제5 엔모스 트랜지스터; 및
    상기 제1 피모스 트랜지스터와 상기 제4 엔모스 트랜지스터 사이에 위치한 출력단
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제6항에 있어서,
    상기 제1 엔모스 트랜지스터의 소스 및 드레인은 각각 상기 제2 엔모스 트랜지스터의 소스 및 드레인과 접속되는 것을 특징으로 하는 반도체 메모리 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100945931B1 (ko) * 2008-03-18 2010-03-05 주식회사 하이닉스반도체 비트라인 프리차지 전압 발생회로

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7986577B2 (en) * 2007-03-19 2011-07-26 Hynix Semiconductor Inc. Precharge voltage supplying circuit
CN103489470B (zh) * 2012-06-11 2016-12-21 旺宏电子股份有限公司 具有变动压降的位线偏压电路
KR102436347B1 (ko) * 2015-12-16 2022-08-25 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 위크 셀 검출 방법

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0690655B2 (ja) * 1987-12-18 1994-11-14 株式会社東芝 中間電位発生回路
JP3037377B2 (ja) * 1990-08-27 2000-04-24 沖電気工業株式会社 半導体記憶装置
US5499211A (en) * 1995-03-13 1996-03-12 International Business Machines Corporation Bit-line precharge current limiter for CMOS dynamic memories
JP3577139B2 (ja) 1995-09-06 2004-10-13 株式会社ルネサステクノロジ データ保持回路
US5835420A (en) * 1997-06-27 1998-11-10 Aplus Flash Technology, Inc. Node-precise voltage regulation for a MOS memory system
JP3598008B2 (ja) * 1998-12-25 2004-12-08 富士通株式会社 半導体装置
KR100290286B1 (ko) 1999-02-05 2001-05-15 윤종용 빠른 입출력 라인 프리차지 스킴을 구비한 반도체 메모리 장치
KR100287184B1 (ko) 1999-02-23 2001-04-16 윤종용 동기식 디램 반도체 장치의 내부 클럭 지연 회로 및 그 지연 방법
US6477079B2 (en) * 1999-05-18 2002-11-05 Kabushiki Kaisha Toshiba Voltage generator for semiconductor device
KR100649826B1 (ko) 1999-12-30 2006-11-24 주식회사 하이닉스반도체 반도체 메모리 소자의 오토 프리차지장치
KR100408716B1 (ko) 2001-06-29 2003-12-11 주식회사 하이닉스반도체 오토프리챠지 갭리스 보호회로를 가진 반도체 메모리소자의 오토프리챠지장치
JP3753972B2 (ja) * 2001-11-20 2006-03-08 松下電器産業株式会社 半導体記憶装置
KR100548560B1 (ko) 2003-06-20 2006-02-02 주식회사 하이닉스반도체 메모리 장치용 비트라인 프리차지 신호 발생기
KR100555522B1 (ko) 2003-10-29 2006-03-03 삼성전자주식회사 부스트 기입 동작을 수반하는 메모리 셀 데이터 기입 방법및 그 메모리 장치
JP4422558B2 (ja) * 2004-06-10 2010-02-24 富士通マイクロエレクトロニクス株式会社 メモリ装置
KR100610021B1 (ko) * 2005-01-14 2006-08-08 삼성전자주식회사 반도체 메모리 장치에서의 비트라인 전압 공급회로와 그에따른 비트라인 전압 인가방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100945931B1 (ko) * 2008-03-18 2010-03-05 주식회사 하이닉스반도체 비트라인 프리차지 전압 발생회로

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