KR100408716B1 - 오토프리챠지 갭리스 보호회로를 가진 반도체 메모리소자의 오토프리챠지장치 - Google Patents

오토프리챠지 갭리스 보호회로를 가진 반도체 메모리소자의 오토프리챠지장치 Download PDF

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Abstract

본 발명은 오토프리챠지 갭리스 보호회로를 가진 반도체 메모리 소자의 오토프리차지장치에 관한 것으로서, 오토프리챠지 동작시 페리회로를 제어하는 로오 액티브 페리신호를 코어회로를 제어하는 로오 액티브 코어신호보다 먼저 디스에이블시켜 외부로부터 정상적이지 않은 새로운 명령이 입력되어도 새로운 명령을 수행하지 못하게 하는 것을 목적으로 한다. 이러한 목적을 달성하기 위한 본 발명에 따른 오토프리챠지 갭리스 보호회로를 가진 반도체 메모리 소자의 오토프리차지장치는, 블록 어드레스신호와 외부 카스 명령신호를 입력받아, 내부 카스 명령신호를 발생시키는 내부 카스 명령신호 발생부; 내부 카스 명령신호, 리프레쉬 플래그신호, 버스트 정지신호, 버스트길이 종료신호를 입력받아 버스트 동작이 종료되었다는 것을 알리는 버스트 종료신호를 발생시키는 버스트 길이 카운터; 상기 버스트 종료신호, 상기 내부 카스 명령신호, 오토프리챠지 종료신호, 및 외부 어드레스를 입력받아, 오토프리챠지 페리신호와 오토프리챠지 코어신호를 발생시키는 오토프리챠지신호 발생수단; 및 상기 오토프리챠지 페리신호, 상기 오토프리챠지 코어신호, 프리챠지신호, 및 외부로부터 입력되는 로오 액티브신호를 입력받아, 로오 액티브 페리신호와 워드라인을 로오 액티브 코어신호를 발생시키는 내부 로오 액티브신호 발생수단을 구비한다.

Description

오토프리챠지 갭리스 보호회로를 가진 반도체 메모리 소자의 오토프리챠지장치{Autoprecharge apparatus having autoprecharge gapless function protect circuit in semiconductor memory device}
본 발명은 반도체 메모리 소자의 오토프리챠지장치에 관한 것으로, 보다 상세하게는 반도체 메모리 소자의 오동작을 방지하기 위해 오토프리차지 갭리스 보호회로를 구비한 반도체 메모리 소자의 오토프리챠지장치에 관한 것이다.
일반적으로 반도체 메모리 소자는 입력 명령(예컨대, 기록 또는 판독명령, 프리챠지 명령, 리프레쉬 명령..등)에 의해 모든 동작을 수행하게 된다. 이때 입력 명령으로서 은 정상적이지 않은 새로운 명령(illegal command)이 입력될 수도 있는데, 이러한 모든 정상적이지 않은 새로운 명령반도체 메모리 소자를 동작시키지 않도록 해야 한다.
그러나, 오토프리챠지 동작후에 끊어짐이 없이(gapless) 기록 또는 판독 명령이 반도체 메모리 소자로 입력되는 경우, 갭리스 동작(gapless function)을 보호하기 위한 보호회로가 없어 칩이 오동작하게 된다.
이하, 종래의 반도체 메모리 소자의 오토프리차지장치를 도 1 및 도 2를 참조하면서 보다 상세히 설명한다.
도 1은 종래의 오토프리챠지장치의 블록도이고, 도 2는 도 1에 나타낸 주요신호들의 타이밍도이다.
도 1에 나타낸 종래의 오토프리챠지장치는 버스트길이 카운터(10), 오토프리챠지신호 발생부(20), 및 내부 로오 액티브신호 발생부(30)로 구성된다.
이러한 구성을 갖는 종래의 오토프리챠지장치는 기록동작 또는 판독동작을 수행한 후에 프리챠지 명령이 입력되지 않아도 자동으로 워드라인을 디스에이블시키는 동작을 수행한다. 그런데, 이때 아무때나 워드라인을 디스에이블시키면 안되고 tDPL(data_in to precharge latency)를 보상한 후에 워드라인을 디스에이블시켜야 된다. 이때, 이 tDPL 시간을 지키지 않으면 셀에 데이터가 다 기록되지 않기 때문에 고장이 발생할 수 있다.
그라나, 이 tDPL 시간을 기다리는 중에 같은 뱅크에 정상적이지 않은 새로운 명령(illegal command)이 입력되면 워드라인이 디스에이블되지 않은 상태에서 새로운 명령(기록 또는 판독동작)을 수행하게 되어 오동작이 발생하게 된다.
따라서, 이와 같은 문제점을 해결하기 위한 본 발명의 목적은, 페리회로를 제어하는 경로와 코어회로를 제어하는 경로를 분리시켜 오토프리챠지 동작시 외부로부터 입력되는 정상적이지 않은 새로운 명령에 의한 오동작을 방지하는 것에 있다.
본 발명의 또 다른 목적은 오토프리챠지 동작시 페리회로를 제어하는 로오 액티브 페러신호를 코어회로를 제어하는 로오 액티브 코어신호보다 먼저 디스에이블시켜 외부로부터 정상적이지 않은 새로운 명령이 입력되어도 새로운 명령을 수행하지 못하게 하는 것에 있다.
도 1은 종래의 반도체 메모리 소자의 오토프리차지장치의 구성도.
도 2는 종래의 반도체 메모리 소자의 오토프리챠지장치의 주요신호들의 타이밍도.
도 3은 본 발명의 바람직한 실시예에 따른 오토프리챠지 갭리스 보호회로를 가진 반도체 메모리 소자의 오토프리차지장치의 구성도.
도 4는 도 3의 내부 카스 명령신호 발생부(100)의 회로도.
도 5는 도 3의 버스트길이 카운터(200)의 회로도.
도 6은 도 3의 오토프리챠지신호 발생부(300)의 회로도.
도 7은 도 3의 내부 로오 액티브신호 발생부(400)의 회로도.
도 8은 도 3은 본 발명의 바람직한 실시예에 따른 반도체 메모리 소자의 오토프리차지장치의 주요신호들의 타이밍도.
< 도면의 주요부분에 대한 부호의 설명 >
100: 내부 카스 명령신호 발생부
10, 200: 버스트길이 카운터
20, 300: 오토프리챠지신호 발생부
30, 400: 내부 로오 액티브신호 발생부
310: 오토프리챠지 페리신호 발생부
320: 오토프리챠지 코어신호 발생부
410: 로오 액티브 코어신호 발생부
420: 로오 액티브 페리신호 발생부
이러한 목적을 달성하기 위한 본 발명에 따른 오토프리챠지 갭리스 보호회로를 가진 반도체 메모리 소자의 오토프리챠지장치는,
블록 어드레스신호와 외부 카스 명령신호를 입력받아, 내부 카스 명령신호를 발생시키는 내부 카스 명령신호 발생수단;
내부 카스 명령신호, 리프레쉬 플래그신호, 버스트 정지신호, 버스트길이 종료신호를 입력받아 버스트 동작이 종료되었다는 것을 알리는 버스트 종료신호를 발생시키는 버스트 길이 카운터;
상기 버스트 종료신호, 상기 내부 카스 명령신호, 오토프리챠지 종료신호, 및 외부 어드레스를 입력받아, 오토프리챠지 페리신호와 오토프리챠지 코어신호를 발생시키는 오토프리챠지신호 발생수단; 및
상기 오토프리챠지 페리신호, 상기 오토프리챠지 코어신호, 프리챠지신호, 및 외부로부터 입력되는 로오 액티브신호를 입력받아, 워드라인을 인에이블시키기 위한 로오 액티브 페리신호와 워드라인을 디스에이블시키기 위한 로오 액티브 코어신호를 발생시키는 내부 로오 액티브신호 발생수단을 구비하고,
상기 내부 카스명령신호 발생수단은 상기 워드라인을 인에이블시키기 위한로오 액티브 페리신호를 입력받아 상기 내부 카스명령신호의 인에이블 여부를 결정하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부도면을 참조하면서 본 발명의 바람직한 실시예를 설명한다.
도 3은 본 발명의 바람직한 실시예에 따른 갭리스동작 보호회로를 가진 오토프리챠지장치의 블록도로서, 내부 카스 명령신호 발생부(100), 버스트길이 카운터(200), 오토프리챠지 신호 발생부(300), 내부 로오 액티브신호 발생부(400)로 구성된다.
여기서, 내부 카스 명령 발생부(100)는 외부에서 입력되는 뱅크 어드레스(BA), 후에 설명되는 로오 액티브 페리신호 발생부(420)에서 발생된 로오 액티브 페리신호(ROWACT_PERI), 및 외부 카스 명령신호(CASP<i>)를 입력받아, 로오 액티브 페리신호(ROWACT_PERI)에 응답하여 인에이블 또는 디스에이블되는 내부 카스 명령신호(CASI<0:3>)를 발생시킨다.
버스트 길이 카운터(120)는 내부 카스 명령신호 발생부(100)에서 발생된 내부 카스 명령신호(CASI<0:3>), 리프레쉬 동작을 나타내는 리프레쉬 플래그신호(REF_FLAG), 버스트길이 종료신호(BL_END), 및 버스트 정지신호(BL_STOP)에 응답하여 버스트 동작이 종료되었다는 것을 알리는 버스트 종료신호(YBST_END)를 발생시킨다.
오토프리챠지신호 발생부(300)는 버스트 종료신호(YBST_END), 내부 카스 명령신호(CASI<0:3>), 오토프리챠지 종료신호(APCG_END), 블록 어드레스(ADD_<10>)를 입력받아 오토프리챠지 페리신호(APCG_PERI)와 오토프리챠지 코어신호(APCG_CORE)를 발생시킨다.
내부 로오 액티브신호 발생부(140)는 오토프리챠지 페리신호(APCG_PERI)와 오토프리챠지 코어신호(APCG_CORE)에 응답하여 워드라인을 디스에이블시키기 위한 로오 액티브 코어신호(ROWACT_CORE)와 워드라인을 인에이블시키기 위한 로오액티브 페리신호(ROWACT_PERI)를 발생시킨다.
이하, 도 4를 참조하여 상술한 내부 카스 명령신호 발생부(100)의 구성과 동작을 설명한다.
상술한 내부 카스 명령신호 발생부(100)는 도 4에 나타낸 바와 같이 외부에서 입력되는 뱅크 어드레스(BA), 후에 설명되는 로오 액티브 페리신호(ROWACT_PERI), 및 외부 카스 명령신호(CASP<i>)를 논리 조합하는 낸드 게이트(ND1)와, 낸드 게이트(ND1)의 출력신호를 반전시켜 내부 카스 명령신호(CASI<i>)를 발생시키는 인버터(IV1)로 구성된다.
여기서, 외부 카스 명령신호(CASP<i>)가 인에이블되면 반도체 메모리 소자의 기록 또는 판독동작이 수행된다. 예를 들어, 뱅크 1이 액티브되어 있고 뱅크 0이 오토프리챠지 동작을 수행할 때 뱅크 0의 갭리스 기록 또는 판독 동작은 수행하면 안되고 뱅크 1의 갭리스 기록 또는 판독 동작은 수행해야 한다.
그래서, 오토프리챠지 동작을 수행하는 뱅크 0의 로오 액티브 페리신호(ROWACT_PERI)가 버스트 동작이 종료되면 바로 디스에이블되어, 내부 카스명령신호(CASI)가 인에이블 되지 않기 때문에 기록 또는 판독 동작을 수행하지 않는다.
하지만 뱅크 1의 카스 명령신호(기록 또는 판독동작)을 수행하는 경우에는, 로오 액티브 페리신호(ROWACT_PERI)가 인에이블되어 있어, 내부 카스 명령신호(CASI)가 인에이블되기 때문에, 기록 또는 판독 동작을 수행하게 된다.
따라서, 오토프리챠지 중인 뱅크에 정상적이지 않은 새로운 명령(illegal command)이 입력되어도 이러한 새로운 명령을 수행하지 않기 위해서는 코어회로를 제어하는 로오 액티브 코어신호(ROWACT_CORE)보다 페리회로를 제어하는 로오 액티브 페리신호(ROWACT_PERI)를 먼저 디스에이블시켜 내부 카스 명령신호(CASI<i>)를 인에이블시키지 않아야 한다.
그래서 본 발명에서는 내부 카스 명령신호(CASI)를 로오 액티브 페리신호(ROWACT_PERI)에 응답하여 발생시켜 프리챠지 중인 뱅크에 정상적이지 않은 새로운 명령(illegal coammand)이 입력되어도 이러한 새로운 명령을 수행하지 않게 되는 반도체 메모리 소자의 오토프리챠지장치를 구현하였다.
다음에는, 도 5를 참조하여 버스트 길이 카운터(200)의 구성과 동작을 설명한다.
도 5는 버스트길이 카운터(200)의 회로도로서, 내부 카스 명령신호 발생부(100)에서 발생된 내부 카스 명령신호(CASI<0:3>), 리프레쉬 동작을 나타내는 리프레쉬 플래그신호(REF_FLAG), 버스트길이 종료신호(BL_END), 및 버스트 정지신호(BL_STOP)를 입력받아 버스트 인에이블신호(YBST)를 발생시키는 버스트 인에이블신호 발생부(210)와, 버스트 인에이블신호(YBST)를 입력받아, 버스트 동작이 종료되었다는 것을 알리는 버스트 종료신호(YBST_END)를 발생시키는 버스트 종료신호 발생부(220)로 구성된다.
여기서, 버스트 인에이블신호 발생부(210)는 내부 카스 명령신호(CASI<0:3>을 입력받아 논리 조합하는 노어 게이트(NR1)와, 리프레쉬 플래그신호(REF_FLAG)를 반전시키는 인버터(IV2)의 출력신호 및 노어 게이트(NR1)의 출력신호를 반전시키는 인버터(IV3)의 출력신호를 논리 조합하는 낸드 게이트(ND2)와, 버스트길이 종료신호(BL_END) 및 버스트 정지신호(YBST_STOP)를 논리 조합하는 노어 게이트(NR2)와, 노어 게이트(NR2) 및 낸드 게이트(ND2)의 출력신호들을 래치시키는 낸드 게이트 래치회로(LT1)와, 낸드 게이트 래치회로(LT1)의 출력신호를 연속해서 반전시켜 버스트 인에이블신호(YBST)를 출력시키는 인버터(IV4, IV5)로 구성된다.
또, 상술한 버스트 종료신호 발생부(220)는 버스트 인에이블신호 발생부(210)로부터 발생된 버스트 인에이블신호(YBST)를 연속해서 반전시키는 복수의 인버터(IV6-IV12)와, 인버터(IV12)의 출력신호와 버스트 인에이블신호(YBST)를 논리 조합하여 버스트 동작이 종료되었다는 것을 알리는 버스트 종료신호(YBST_END)를 발생시키는 노어 게이트(NR3)로 구성된다.
우선, 리프레쉬 동작상태를 알려주는 리프레쉬 플래그 신호(RFH_FLAG)가 인에이블되어 리프레쉬 동작을 수행하면, 워드라인이 인에이블되어 기록 또는 판독 동작을 수행할 수 있게 된다. 그래서, 리프레쉬 동작일 때는 리프레쉬 플래그신호(RFH_FLAG)가 하이레벨로 인에이블되고, 버스트 인에이블신호(YBST)는인에이블되지 않게 한다.
다음에, 내부 카스 명령신호(CASI<0>)가 하이레벨로 인에이블되면, 버스트 인에이블신호(YBST)가 하이레벨로 인에이블된다. 이때, 낸드 게이트 래치회로(LT1)는 하이레벨을 유지하고 있다가 버스트길이 종료신호(BL_END)(정상적인 버스트 동작을 다 수행한 후에 인에이블되는 신호) 또는 버스트 정지신호(BURST_STOP)(정상적인 버스트 동작을 다 수행하지 않은 상태에서 외부에서 강제적으로 버스트 동작을 정지시키는 신호)가 하이레벨로 인에이블되면, 버스트 인에이블 신호(YBST)가 로우레벨로 디스에이블된다.
그런 다음, 버스트 인에이블신호(YBST)가 로우레벨로 디스에이블되면, 버스트 종료신호(YBST_END)가 하이레벨로 인에이블된다.
다음에는, 도 3에 나타낸 오토프리챠지신호 발생부(300)를 도 6을 참조하면서 설명한다.
도 6은 오토프리챠지신호 발생부(300)의 회로도로서, 내부 카스 명령신호(CASI<0>), 외부 어드레스(ADD<10>), 및 오토프리챠지 종료신호(APCG_END)를 입력받아, 오토프리챠지 동작중이라는 것을 나타내는 오토프리챠지 플래그신호(APCG_END)를 발생시킨 후에, 오토프리챠지 플래그신호(APCG_END)와 버스트 종료신호(YBST_END)에 응답해서 오토프리챠지 페리신호(APCG_PERI)를 발생시키는 오토프리챠지 페리신호 발생부(310)와, 내부 카스 명령신호(CAS<1:3>), 오토프리챠지 플래그신호(APCG_FLAG), 및 버스트 종료신호(YBST_END)에 응답해서 오토프리챠지 코어신호(APCG_CORE)를 발생시키는 오토프리챠지 코어신호 발생부(320)로구성된다.
여기서, 오토프리챠지 페리신호 발생부(310)는 내부 카스 명령신호(CASI<0:3>)가 입력되기 전에 프리챠지 동작을 수행하기 위해서 오토프리챠지 페리신호를 발생시키고, 오토프리챠지 코어신호 발생부(320)는 tDPL(데이터 프리챠지 레이턴시) 시간을 보상한 후에 프리챠지 동작을 수행하기 위해서 오토프리챠지 코어신호를 발생시키게 된다.
이러한, 오토프리챠지 코어신호 발생부(310)는 내부 카스 명령신호(CASI<0>), 외부 어드레스(ADD<10>), 및 오토프리챠지 종료신호(APCG_END)를 입력받아 오토프리챠지 동작중이라는 것을 알리는 오토프리챠지 플래그신호(APCG_FLAG)를 발생시키는 오토프리챠지 플래그신호 발생부(312)와, 오토프리챠지 플래그신호(APCG_FLAG)와 버스트 종료신호(YBST_END)를 반전시키는 인버터(IV16)의 출력신호를 논리 조합하는 낸드 게이트(ND6)와, 낸드 게이트(ND6)의 출력신호를 연속해서 반전시켜 오토프리챠지 페리신호(APCG_PERI)를 발생시키는 인버터(IV17)로 구성된다.
그리고, 상술한 오토프리챠지 플래그 신호 발생부(312)는 내부 카스 명령신호(CASI<0>) 및 외부 어드레스(ADD<10>)를 반전시키는 인버터(IV13)의 출력신호를 논리 조합하는 낸드 게이트(ND5)와, 전원전압(Vdd) 및 노드 SN1 사이에 접속되고 게이트로 낸드 게이트(ND5)를 출력신호를 입력받는 PMOS 트랜지스터(P1)와, 노드 SN1과 접지전압(Vss) 사이에 접속되고 각각의 게이트로 내부 카스 명령신호(CASI<0>) 및 외부 어드레스(ADD<10>)를 입력받는 NMOS 트랜지스터(N1,N2)와, 전원전압(Vdd)과 노드 SN1 사이에 접속되고 게이트로 오토프리챠지 종료신호(APCG_END)를 인가받는 PMOS 트랜지스터(P2)와, 노드 SN1의 신호를 래치시켜 오토프리챠지 플래그신호(APCG_FLAG)를 발생시키는 인버터 래치회로(LT2)로 구성된다.
다음에, 오토프리챠지 코어신호 발생부(320)는 내부 카스 명령신호(CAS<1:3>)를 논리 조합하는 노어 게이트(NR4)와, 노어 게이트(NR4)의 출력신호 및 버스트 종료신호(YBST_END)를 반전시키는 인버터(IV16)의 출력신호를 논리 조합하는 낸드 게이트(ND7)와, 낸드 게이트(ND7)의 출력신호 및 오토프리챠지 플래그신호(APCG_FLAG)를 논리 조합하는 낸드 게이트(ND8)와, 낸드 게이트(ND8)의 출력신호를 일정한 시간 지연시켜 tDPL 시간을 보상한 후에 오토프리챠지 코어신호(APCG_CORE)를 발생시키는 tDPL 보상부(322)로 구성된다. 그리고, 상술한 tDPL 보상부(322)는 복수의 인버터로 구성된다.
다음에는, 상술한 오토프리챠지 페리신호 발생부(310) 및 오토프리챠지 코어신호 발생부(320)의 동작을 간략히 설명한다.
우선, 오토프리챠지 동작은 내부 카스 명령신호(CASI<0>)와 외부 어드레스(ADD<10>)가 하이레벨로 인에이블되어야 수행된다. 이렇게 되면, 오토프리챠지 플래그신호(APCG_FLAG)가 하이레벨로 인에이블된다.(오토프리챠지 페리신호(APCG_PERI)와 오토프리챠지 코어신호(APCG_CORE)를 인에이블시킬 준비), 그런 후에 버스트 종료신호(YBST_END)가 하이레벨로 인에이블되면 오토프리챠지 페리신호(APCG_PERI)가 로오레벨로 인에이블된다.
오토프리챠지 코어신호 발생부(320)의 출력인 오토프리챠지 코어신호(APCT_CORE)는 tDPL 시간을 보상한 후에 하이레벨로 인에이블된다.
다음에는, 도 3에 나타낸 내부 로오 액티브신호 발생부(400)의 구성과 동작을 도 7을 참조하여 설명한다.
도 7은 내부 로오 액티브신호 발생부(400)의 회로도로서, 오토프리챠지 코어신호(APCG_CORE)와 프리챠지 신호(PCG)에 응답하여, 워드라인을 디스에이블시키는 로오 액티브 코어신호(ROWACT_CORE)를 발생시키는 로오 액티브 코어신호 발생부(410)와, 로오 액티브 코어신호(ROWACT_CORE)의 반전신호, 오토프리챠지 페리신호(APCG_PERI), 외부에서 입력되는 로오 액티브신호(ROWACT)에 응답하여, 워드라인을 인에이블시키는 로오 액티브 페리신호(ROWACT_PERI)를 발생시키는 로오 액티브 페리신호 발생부(420)로 구성된다.
여기서, 로오 액티브 코어신호 발생부(410)는, 오토프리챠지 코어신호(APCG_CORE)와 프리챠지신호(PCG)를 논리 조합하는 노어 게이트(NR5)와, 노어 게이트(NR5)의 출력신호와 인버터(IV20)의 출력신호를 래치시키는 낸드 게이트 래치회로(LT4)와, 낸드 게이트 래치회로(LT4)의 출력신호를 반전시켜 워드라인을 디스에이블시키는 로오 액티브 코어신호(ROWACT_CORE)를 발생시키는 인버터(IV21)와 인버터(21)의 출력신호를 반전시키는 인버터(I19)로 구성된다.
다음에, 로오 액티브 페리신호 발생부(420)는, 전원전압(Vdd)과 접속전압(Vss) 사이에 접속되고 각각의 게이트로 로오 액티브 코어신호(ROWACT_CORE)를 반전시키는 인버터(IV20)의 출력신호 및 외부에서 입력되는 로오 액티브신호(ROWACT)를 입력받는 PMOS 및 NMOS 트랜지스터(P3, N3)와, 전원전압(Vdd)과 노드 SN2 사이에 접속되고, 게이트로 오토프리챠지 페리신호(APCT_PERI)를 인가받는 PMOS 트랜지스터(P4)와, 노드 SN2의 신호를 래치시키는 인버터 래치회로(LT5)와, 인버터 래치회로(LT5)의 출력신호를 연속해서 반전시켜 워드라인을 인에이블시키는 로오 액티브 페리신호(ROWACT_PERI)를 출력하는 인버터(I24, 25)로 구성된다.
다음에는 로오 액티브 코어신호 발생부(410) 및 로오 액티브 페리신호 발생부(420)의 동작을 간략히 설명한다.
로오 액티브 페리신호 발생부(420)의 출력신호인 로오 액티브 페리신호(ROWACT_PERI)는 오토프리챠지 페리신호(APCT_PERI)가 로우레벨로 인에이블되면 로우레벨로 디스에이블된다. 즉, 도 3에서 언급한 내부 카스 명령신호(CASI<i>)가 디스에이블되어 정상적이지 않은 새로운 명령(illegal command)이 입력되어도 새로운 명령을 수행하지 않아 오토프리챠지 갭리스 동작을 보호할 수 있게 된다.
다음에 로오 액티브 코어신호 발생부(410)의 출력신호인 로오 액티브 코어신호(ROWACT_CORE)는 하이레벨의 로오 액티브신호(ROWACT)에 응답하여 tDPL 시간을 보상한 후에, 오토프리챠지 코어신호(APCG_CORE)가 하이레벨로 인에이블되면 로우레벨로 디스에이블된다. 이렇게 로오 액티브 코어신호(ROWACT_CORE)가 로우레벨로 디스에이블되면 워드라인이 디스에이블되게 된다.
도 8은 본 발명의 바람직한 실시예에 따른 반도체 메모리 소자의 오토프리차지장치의 주요신호들의 타이밍도이다.
도 8을 보면, 로오 액티브 페리신호(ROWACT_PERI)가 종래보다 구간 A만큼 먼저 디스에이블되었다는 것을 알 수 있다.
이상에서 살펴본 바와 같이, 본 발명의 바람직한 실시예에 따르면, 오토프리챠지 동작시 페리회로를 제어하는 로오 액티브 페리신호(ROWACT_PERI)를 코어회로를 제어하는 로오 액티브 코어신호(ROWACT_CORE)보다 먼저 디스에이블시킬 수 있어, 외부로부터 정상적이지 않은 새로운 명령이 입력되어도 새로운 명령을 수행하지 못하게 할 수 있다. 이렇게 함으로써, 반도체 메모리 소자의 오동작이 방지되는 효과를 얻을 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (10)

  1. 블록 어드레스신호와 외부 카스 명령신호를 입력받아, 내부 카스 명령신호를 발생시키는 내부 카스 명령신호 발생수단;
    내부 카스 명령신호, 리프레쉬 플래그신호, 버스트 정지신호, 버스트길이 종료신호를 입력받아, 버스트 동작이 종료되었다는 것을 알리는 버스트 종료신호를 발생시키는 버스트 길이 카운터;
    상기 버스트 종료신호, 상기 내부 카스 명령신호, 오토프리챠지 종료신호, 및 외부 어드레스를 입력받아, 오토프리챠지 페리신호와 오토프리챠지 코어신호를 발생시키는 오토프리챠지신호 발생수단; 및
    상기 오토프리챠지 페리신호, 상기 오토프리챠지 코어신호, 프리챠지신호, 및 외부로부터 입력되는 로오 액티브신호를 입력받아, 워드라인을 인에이블시키기 위한 로오 액티브 페리신호와 워드라인을 디스에이블시키기 위한 로오 액티브 코어신호를 발생시키는 내부 로오 액티브신호 발생수단을 구비하고,
    상기 내부 카스명령신호 발생수단은 상기 워드라인을 인에이블시키기 위한 로오 액티브 페리신호에 응답하여 상기 내부 카스명령신호의 인에이블 여부를 결정하는 것을 특징으로 하는 오토프리챠지 갭리스 보호회로를 가진 반도체 메모리 소자의 오토프리챠지장치.
  2. 제 1 항에 있어서,
    상기 내부 카스명령 발생수단은, 상기 블록 어드레스신호, 상기 외부 카스 명령신호, 및 상기 로오 액티브 페리신호를 논리 조합하여, 상기 내부 카스 명령신호를 발생시키는 논리회로로 구성된 것을 특징으로 하는 오토프리챠지 갭리스 보호회로를 가진 반도체 메모리 소자의 오토프리챠지장치.
  3. 제 1 항에 있어서,
    상기 버스트 길이 카운터는,
    상기 내부 카스 명령신호 발생수단에서 발생된 상기 내부 카스 명령신호, 상기 리프레쉬 플래그신호, 상기 버스트길이 종료신호, 및 상기 버스트 정지신호를 입력받아, 버스트 인에이블신호를 발생시키는 버스트 인에이블신호 발생부와,
    상기 버스트 인에이블신호를 입력받아, 상기 버스트 종료신호를 발생시키는 버스트 종료신호 발생부로 구성된 것을 특징으로 하는 오토프리챠지 갭리스 보호회로를 가진 반도체 메모리 소자의 오토프리챠지장치.
  4. 제 1 항에 있어서,
    상기 오토프리챠지신호 발생수단은,
    상기 내부 카스 명령신호, 상기 외부 어드레스, 및 상기 오토프리챠지 종료신호를 입력받아 오토프리챠지 동작중이라는 것을 나타내는 오토프리챠지 플래그신호를 발생시킨 후에, 상기 오토프리챠지 플래그신호와 상기 버스트 종료신호에 응답해서 오토프리챠지 페리신호를 발생시키는 오토프리챠지 페리신호 발생부; 및
    상기 오토프리챠지 플래그신호, 상기 버스트 종료신호, 및 상기 내부 카스 명령신호에 응답해서 오토프리챠지 코어신호를 발생시키는 오토프리챠지 코어신호 발생부로 구성되는 것을 특징으로 하는 오토프리챠지 갭리스 보호회로를 가진 반도체 메모리 소자의 오토프리챠지장치.
  5. 제 4 항에 있어서,
    상기 오토프리챠지 페리신호 발생부는 상기 내부 카스 명령신호가 입력되기 전에 프리챠지 동작을 수행하도록 오토프리챠지 페리신호를 발생시키고,
    상기 오토프리챠지 코어신호 발생부는 데이터 프리챠지 레이턴시 시간을 보상한 후에 프리챠지 동작을 수행하도록 오토프리챠지 코어신호를 발생시키는 것을 특징으로 하는 오토프리챠지 갭리스 보호회로를 가진 반도체 메모리 소자의 오토프리챠지장치.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 오토프리챠지 페리신호 발생부는,
    상기 내부 카스 명령신호, 상기 외부 어드레스, 상기 오토프리챠지 종료신호를 입력받아, 오토프리챠지 동작중이라는 것을 나타내는 오토프리챠지 플래그신호를 발생시키는 오토프리챠지 플래그신호 발생부;
    상기 오토프리챠지 플래그신호와 상기 버스트 종료신호의 반전신호를 논리 조합하여, 상기 오토프리챠지 페리신호를 발생시키는 논리회로로 구성된 것을 특징으로 하는 오토프리챠지 갭리스 보호회로를 가진 반도체 메모리 소자의 오토프리챠지장치.
  7. 제 4 항 또는 제 5 항에 있어서,
    상기 오토프리챠지 코어신호 발생부는,
    상기 내부 카스 명령신호들의 일부를 논리 조합하는 제1 논리소자;
    상기 버스트 종료신호의 반전신호와 상기 제1 논리소자의 출력신호를 논리 조합하는 제2 논리소자;
    상기 오토프리챠지 플래그신호와 상기 제2 논리소자의 출력신호를 논리 조합하는 제3 논리소자; 및
    상기 제2 논리소자의 출력신호를 일정시간 지연시켜 데이터 프리챠지 레이턴시 시간이 보상된 오토프리챠지 코어신호를 발생시키는 데이터 프리챠지 레이턴시 시간 보상부로 구성된 것을 특징으로 하는 오토프리챠지 갭리스 보호회로를 가진 반도체 메모리 소자의 오토프리챠지장치.
  8. 제 1 항에 있어서,
    상기 내부 로오 액티브신호 발생부는,
    상기 오토프리챠지 코어신호와 상기 프리챠지 신호에 응답하여, 상기 워드라인을 디스에이블시키기 위한 로오 액티브 코어신호를 발생시키는 로오 액티브 코어신호 발생부; 및
    상기 로오 액티브 코어신호, 상기 오토프리챠지 페리신호, 외부에서 입력되는 로오 액티브신호에 응답하여, 상기 워드라인을 인에이블시키기 위한 로오 액티브 페리신호 발생부로 구성된 것을 특징으로 하는 오토프리챠지 갭리스 보호회로를 가진 반도체 메모리 소자의 오토프리챠지장치.
  9. 제 8 에 있어서,
    상기 로오 액티브 코어신호 발생부는,
    상기 오토프리챠지 코어신호와 상기 프리챠지시호를 논리 조합하는 논리소자;
    상기 논리소자의 출력신호를 래치시키는 래치회로;
    상기 래치회로의 출력신호를 반전시켜 로오 액티브 코어신호를 출력하는 제1 반전소자; 및
    상기 제1 반전소자의 출력신호를 반전시켜 상기 래치회로로 전달하는 복수의 제2 반전소자로 구성된 것을 특징으로 하는 오토프리챠지 갭리스 보호회로를 가진 반도체 메모리 소자의 오토프리챠지장치.
  10. 제 8 항에 있어서,
    상기 로오 액티브 페리신호 발생부는,
    전원전압과 접지전압 사이에 접속되고 상기 로오 액티브 코어신호의 반전신호와 외부 로오 액티브신호에 응답하는 풀-업 및 풀-다운 소자;
    전원전압과 출력노드 사이에 접속되고 상기 오토프리챠지 페리신호에 응답하는 트랜지스터;
    상기 출력노드의 신호를 래치시키는 래치회로; 및
    상기 래치회로의 출력신호를 연속해서 반전시키는 복수의 인버터로 구성된 것을 특징으로 하는 오토프리챠지 갭리스 보호회로를 가진 반도체 메모리 소자의 오토프리챠지장치.
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