KR100560934B1 - 반도체 메모리 장치의 내부 클럭 발생 회로 - Google Patents

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Abstract

본 발명은 연속 버스트 모드에서 워드라인이 변경된 경우를 검출해서 상기 워드라인이 변경된 경우에는 일시적으로 내부 클럭 신호를 발생시키지 않고 변경된 워드라인에 연결된 컬럼이 인에이블되어야 하는 상황이 되면 내부 클럭 신호를 발생시키는 내부 클럭 발생회로에 관한 것이다. 워드라인 변경 검출부는 워드라인이 변경되었다는 것을 알려주기 위한 워드라인 변경 신호를 발생시킨다. 클럭 발생 제어부는 연속 버스트 모드에서 상기 워드라인 변경 신호를 이용해서 클럭 발생 제어신호를 발생시킨다. 클럭 발생기는 상기 워드라인 변경신호에 응답하여 일시적으로 상기 내부 클럭신호를 발생시키지 않고, 상기 변경된 워드라인에 연결된 컬럼이 인에이블되어야 하는 상황이 되면 상기 클럭 발생 제어신호에 응답하여 외부로부터 입력되는 클럭 신호가 토글할 때마다 상기 내부 클럭신호를 발생시킨다.
워드라인, 컬럼, 내부 클럭

Description

반도체 메모리 장치의 내부 클럭 발생 회로{Circuit for generating internal clock for semiconductor memory device}
도 1은 본 발명의 바람직한 실시예에 따른 내부 클럭 발생회로를 도시한 회로도이다.
도 2는 도 1의 펄스 발생기를 도시한 회로도이다.
도 3은 도 1의 클럭 발생 제어부를 도시한 회로도이다.
도 4는 도 3의 시프트 레지스터를 도시한 회로도이다.
도 5 및 도 6은 도 2의 내부 클럭 발생기를 도시한 회로도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100 : 클럭 발생 제어부
200, 300 : 클럭 발생기
400 : 워드라인 변경 검출부
500 : 버스트 종료 검출부
600 : 펄스 발생기
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 연속 버스트 모드(continuous burst mode)에서 워드라인이 변경된 경우에 일시적으로 내부 클럭 신호를 발생시키지 않고, 변경된 워드라인에 연결된 컬럼이 인에이블어야 하는 상황이 되면 내부 클럭 신호를 발생시키는 내부 클럭 발생회로에 관한 것이다.
현재, 많은 반도체 메모리 장치들 (예를 들면, SRAM, DRAM, 플래시 메모리들, 등등)이 버스트 동작 모드를 지원하고 있다. 버스트 동작이란 외부로부터 제공되는 클럭 신호에 동기되어, 주어진 시작 어드레스로부터 데이터가 순차적으로 리드/라이트되는 것을 말한다.
한번의 버스트 사이클을 통해 데이터가 외부로 읽혀지는 동안(혹은 데이터가 기록되는 동안), 반도체 메모리 장치 내부에서 다음 버스트 사이클을 위한 데이터를 독출(혹은 기록)하고 데이터 레지스터에 임시 저장하여 둠으로써 지연 시간 없이 다음 버스트 사이클의 데이터가 출력될 수 있다. 이러한 동작을 연속적인 버스트 모드 동작 (continuous burst mode)이라 칭한다. 상기한 연속적인 버스트 동작을 통하여, 반도체 메모리 장치는 임의의 어드레스에서부터 어드레스 공간의 끝까지 연속적으로 데이터를 리드/라이트할 수 있다. 그러므로, 연속적인 버스트 모드 동작은 연속된 대용량의 데이터를 빠른 속도로 액세스하는 것을 가능하게 한다.
종래에는 외부 어드레스를 받아들여서 제한된 컬럼 내에서만 버스트 동작이 수행되었다. 따라서, 한번 받아들인 외부 어드레스에 의해서 워드라인이 선택되고 선택된 워드라인과 연결된 컬럼에서만 데이터를 리드/라이트 동작을 수행하였다.
그런데, 연속 버스트 모드(continuos burst mode) 등의 기능이 추가됨에 따라서, 한번 받아들인 외부 어드레스에 의해 워드라인을 변경해 가면서 계속해서 리드/라이트 동작을 수행해야만 한다. 이렇게 연속 버스트 모드를 수행하려면 내부적으로 클럭 신호를 계속 발생시켜서 어드레스 카운터를 동작시켜야 한다.
그러나, 종래 기술에는 워드라인이 변경되는 상황에서는 클럭 신호가 내부적으로 발생되지 않는다. 따라서, 워드라인이 변경되는 경우에는 항상 외부 어드레스를 다시 받아들여서 새로운 동작을 수행해야 하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 워드라인이 변경된 경우를 검출해서 연속 버스트 모드에서 상기 워드라인이 변경된 경우에는 일시적으로 내부 클럭 신호를 발생시키지 않고, 변경된 워드라인에 연결된 컬럼이 인에이블되어야 하는 상황이 되면 내부 클럭 신호를 발생시키는 내부 클럭 발생회로를 제공하는 것을 목적으로 한다.
상술한 목적을 달성하기 위하여, 본 발명의 바람직한 일 실시예에 따른 반도체 메모리 장치의 내부 클럭 발생회로는, 워드라인이 변경된 경우를 검출하여 워드 라인 변경 신호를 발생시키는 워드라인 변경 검출부; 연속 버스트 모드에서 상기 워드라인 변경 신호를 이용해서 클럭 발생 제어신호를 발생시키는 클럭 발생 제어부; 및 상기 워드라인 변경신호에 응답하여 일시적으로 상기 내부 클럭 신호를 발생시키지 않고, 상기 변경된 워드라인에 연결된 컬럼을 인에이블시켜야 하는 상황이 되면 상기 클럭 발생 제어신호에 응답하여 외부로부터 입력된 클럭신호가 토글할 때마다 내부 클럭 신호를 발생시키는 클럭 발생기를 포함한다.
바람직한 실시예에 있어서, 상기 내부 클럭 발생회로는 상기 연속 버스트 모드가 종료되었다는 것을 알려 주기 위한 버스트 종료 신호를 발생시켜서, 상기 내부 클럭 신호의 발생을 중단시키는 버스트 종료 검출부를 더 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 1은 본 발명의 바람직한 실시예에 따른 내부 클럭 발생회로를 도시한 블록도이다.
도 1을 참조하면, 내부 클럭 발생회로는 클럭 발생 제어부(100), 제1 내부 클럭 발생기(200), 제2 내부 클럭 발생기(300), 워드라인 변경 검출부(400), 버스트 종료 검출부(500), 및 펄스 발생기(600)를 포함한다.
먼저, 도 1의 참조부호를 설명하면, CSB는 외부(패드)로부터 입력되는 칩 선택 신호를 나타낸다. PWRUP는 초기 의사 SRAM(Pseudo static random access memory)에 파워를 인가할 때, 로우에서 하이가 되는 파워-업 신호이다. ADVB는 외부(패드)로부터 입력되는 신호이고, ADV는 ADVB와 반대의 위상을 갖는 신호로서, 이들 신호는 버스트 모드 동작을 나타내는 버스트 모드 신호이다. CLK_IN는 외부 클럭신호(EXCLK)를 버퍼링한 신호로서, 클럭 발생 제어부(100) 내의 시프트 레지스터를 제어한다. YI255_DET는 컬럼 어드레스 코딩이 최상위 컬럼인 255번째에 도달하면 하이펄스로 생성되는 신호로서, 워드라인이 변경되었다는 것을 나타내는 워드라인 변경 신호이다. 이 YI255_DET는 워드라인 변경 검출부(400)에서 생성된다. MRS_LC4,5,6,7은 모드 레지스터 세팅(Mode Register Setting)에 의해서 정해져 입력되는 신호로서, LC는 레이턴시 카운터(Latency counter)를 뜻한다. 레이턴시 카운터는 외부로부터 어드레스 및 명령어를 수신해서 몇 번째 클럭만에 데이터를 리드 혹은 라이트할 것인가를 나타낸다. DET_RST는 버스트 모드(burst mode)일 때, 즉 ADVB가 하이일 때만 생성되는 신호로서, 내부 클럭신호(YCLK1, YCLK2)의 발생을 제어하기 위한 클럭 발생 제어신호이다. CTDB는 펄스 발생기(600)로부터 발생된 클럭 신호로서, 제1 내부 클럭 발생기(200)의 YCLK2의 발생을 제어한다. BEND는 버스트 종료를 알려주는 신호로서 BEND가 하이펄스로 발생되면 내부 클럭 발생기(200)는 동작하지 않는다. 이 BEND는 버스트 종료 검출부(500)로부터 생성된다. YCLK1은 모든 x, y 어드레스 카운터를 제어하기 위한 신호로서, 초기 어드레스 입력을 받아들여서 래치하는 역할을 한다. YCLK2는 y 어드레스 카운터 중에서 버스트 랭스(burst length; 버스트 모드로 동작할 때 데이터가 리드 혹은 라이트되는 갯수)와 관련된 y 어드레스 카운터를 제어하는 신호이다. YCLK2F는 YCLK2의 제어를 받는 y 어드레스를 제외한 모든 y 어드레스 카운터 및 x 어드레스 카운터를 제어하는 신호이다.
이하, 내부 클럭 발생회로의 각 구성을 설명하면, 워드라인 변경 검출부(400)는 컬럼 어드레스 코딩이 최상위 컬럼이 255번째에 도달하면, 즉 워드라인이 변경되면 워드라인 변경 신호(YI255_DET)를 하이펄스로 발생시킨다.
클럭 발생 제어부(100)는 워드라인 변경 신호(YI255_DET)가 하이펄스로 입력되고, 버스트 모드 신호(ADV)가 로직 로우로 입력되면, 내부 클럭 신호(YCLK1, YCLK2)의 발생 여부를 제어하기 위한 클럭 발생 제어신호(DET_RST)를 발생시킨다. 클럭 발생 제어신호(DET_RST)는 다음 동작을 위해 클럭 발생 제어부(100)를 리셋시키는 역할도 한다.
제1 내부 클럭 발생기(200)는 워드라인 변경 신호(YI255_DET)가 하이 펄스로 입력되고, 버스트 모드 신호(ADV)가 로직 로우로 입력되면, 일시적으로 내부 클럭 신호(YCLK2)를 발생시키지 않고, 클럭 발생 제어신호(DET_RST)가 로직 하이로 입력되고, 버스트 모드 신호(ADV)가 로직 로우로 입력되면 CTDB가 토글할 때마다 내부 클럭 신호(YCLK2)를 발생시킨다.
제2 내부 클럭 발생기(300)는 버스트 모드 형태를 알려주는 BST_TYP, 랩 모드를 알려주는 WRAP, 버스트 랭스4,8,16을 알려주는 FP, 및 YCLK2를 이용해서 YCLK2F를 생성한다.
버스트 종료 검출부(500)는 버스트 종료를 알려주는 버스트 종료 신호(BEND)를 출력하여 내부 클럭 신호(YCLK1, YCLK2)가 발생되지 않도록 제어한다.
펄스 발생기(600)는 입력신호(IN)가 로우에서 하이로 천이할 때마다 로우 펄스를 생성한다.
도 2는 도 1의 펄스 발생기를 나타내는 것으로서, 펄스 발생기(600)는 인버터(IV24-IV26)와 낸드 게이트(ND22-ND23)를 포함한다.
도 3은 도 1의 클럭 발생 제어부를 나타내고, 도 4는 도 2의 시프트 레지스터를 나타낸다.
도 3을 참조하면, 클럭 발생 제어부(100)는 시프트 레지스터(110-160), 펄스 발생기(170), PMOS 트랜지스터(MP1), NMOS 트랜지스터(MN1), 인버터 래치(10), 인버터(IV1-IV13), 및 전달 게이트(TG1-TG4)를 포함한다.
PMOS 트랜지스터(MP1)는 일단이 전원전압(VDD)에 접속되고 다른 단이 노드 ND1에 접속되며, 게이트로 YI255_DET를 입력받아 턴-온/오프된다. 인버터 래치(10)는 노드 ND1의 신호를 래치시킨다. 인버터(IV2)는 인버터 래치(10)의 출력 신호를 반전시킨다. NMOS 트랜지스터(MN1)는 일단이 노드 ND1에 접속되고 다른 단이 접지전압(VSS)에 접속되며, 게이트로 DET_RST를 입력받아 턴-온/오프된다. 인버터(IV3)는 파워-업 신호(PWRUP)를 반전시켜서 파워-업 바 신호(PWRUPB)를 출력한다. 인버터(IV4)는 CLK_IN을 반전시켜서 시프트 레지스터(110-160)를 제어하기 위한 CLK_CONB를 출력하고, 인버터(IV5)는 인버터(IV4)의 출력신호를 반전시켜서 시프트 레지스터(110-160)를 제어하기 위한 CLK_CON를 출력한다. 인버터(IV6-IV8)는 버스트 모드 신호(ADV)를 반전시켜서 버스트 모드 신호(ADVB_IN)를 출력한다. 시프트 레지스터(110-160)는 인버터(IV2)의 출력신호를 입력받아 시프트시킨다. 전달 게이트(TG1-G4)는 MRS_LC4,5,6,7 중 하나가 로직 하이가 되면 턴-온되어, 턴-온된 전달게이트에 연결된 시프트 레지스터의 출력신호를 펄스 발생기(170)로 전달한다. 인 버터(IV13)은 펄스 발생기(170)의 출력신호를 반전시켜서 DET_RST를 출력한다. 펄스 발생기(170)는 도 2의 펄스 발생기와 동일한 구성 및 동작을 가지므로 도 2를 참조하기 바란다.
도 4를 참조하면, 시프트 레지스터는 전달 게이트(TG21, TG22), NMOS 트랜지스터(MN21, MN22), 낸드 게이트(ND21), 인버터(IV21-IV23), 및 인버터 래치(20)를 포함한다. NMOS 트랜지스터(MN21)는 일단이 노드 ND2에 접속되고 다른 단이 접지전압(VSS)에 접속되며 게이트로 PWRUPB를 입력받아 턴-온/오프된다. NMOS 트랜지스터(N22)는 일단이 인버터 래치(20)에 접속되고, 다른 단이 접지전압(VSS)에 접속되며 게이트로 PWRUPB를 입력받아 턴-온/오프된다. 전달 게이트(TG21)는 CLK_CON과 CLK_CONB의 제어 하에 입력신호(IN)를 노드 ND2로 전달한다. 낸드 게이트(ND21)는 노드 ND2의 신호와 버스트 모드 신호(ADVB_IN)를 반전 논리 곱한다. 인버터(IV21)는 낸드 게이트(ND21)의 출력신호를 반전시켜서 노드 ND2로 다시 출력한다. 인버터(IV22)는 낸드 게이트(ND21)의 출력신호를 반전시킨다. 전달 게이트(TG22)는 CLK_CON과 CLK_CONB의 제어 하에 인버터(IV22)의 출력신호를 전달한다. 인버터 래치(20)는 전달 게이트(TG22)의 출력신호를 래치시킨다. 인버터(IV23)는 인버터 래치(20)의 출력신호를 반전시켜서 출력한다.
이하, 도 3 및 도 4를 참조하면서 클럭 발생 제어부(100)의 동작을 설명한다.
먼저, 초기 동작을 도 4를 참조하여 설명하면, 초기 파워를 인가하는 순간에는 파워-업 바 신호(PWRUPB)가 로직 하이가 되어, NMOS 트랜지스터(MN21, MN22)가 턴-온된다. 그러면, 인버터 래치(20)가 로직 로우를 래치시켜서, 출력신호(OUT)로 로직 로우가 출력된다. 버스트 모드 신호(ADV)가 로직 로우로 입력될 때도, 즉 버스트 모드가 아닌 경우에도 인버터 래치(20)가 로직 로우를 래치시키기 때문에 출력신호(OUT)는 로직 로우로 출력된다.
다음에, 버스트 모드가 되면, 즉, 시프트 레지스터로 버스트 모드 신호(ADVB_IN)가 로직 하이로 입력되면, 입력신호(IN)를 CLK_CON가 로직 하이인 구간에서 입력받아 CLK_CON가 로직 로우인 구간에 출력신호(OUT)를 출력한다. 입력신호(IN)는 매 클럭마다 한번씩 계속 시프트된다.
도 3을 참조하여 좀더 설명하면, 컬럼 어드레스가 255번째에 해당되어 YI255_DET가 하이 펄스가 되면, PMOS 트랜지스터(MP1)가 턴-온되어 노드 ND1이 로직 하이가 되고, 이 로직 하이의 신호가 매 클럭마다 계속 시프트된다. 이때, MRS_LC4가 로직 하이로 인에이블되면, 전달 게이트(TG1)가 턴-온되어 시프트 레지스터(130)로부터 로직 하이가 전달된다. 그러면, 펄스 발생기(170)로부터 로우 펄스가 생성되어, 클럭 발생 제어 신호(DET_RST)가 하이 펄스가 된다. 이렇게 생성된 하이 펄스의 클럭 발생 제어 신호(DET_RST)는 다시, 클럭 발생 제어부(100)에 입력되어 NMOS 트랜지스터(MN1)를 턴-온시켜서 노드 ND1을 로직 로우로 리셋시킨다. 이렇게 하는 이유는 255번째에 해당하는 컬럼 어드레스가 검출되면 내부 클럭 발생기(200)에서 내부 클럭 신호(YCLK2)가 생성되는 것을 일시적으로 막고, 정해진 레이턴시 카운터에 맞추어서 다시 내부 클럭 신호(YCLK2)가 생성되도록 제어하기 위해서이다.
도 5는 내부 클럭 발생기(200)를 나타낸 회로도이다.
도 5를 참조하면, 내부 클럭 발생기(200)는 노어 게이트(NR31-NR33), 낸드 게이트(ND31-ND32), 인버터 래치(30, 31), PMOS 트랜지스터(MP31-MP33), NMOS 트랜지스터(MN31-MN33), 및 인버터(IV31-38)를 포함한다.
인버터(IV31)는 YI255_DET를 반전시키고, 인버터(IV32)는 CTDB를 반전시키며, 인버터(IV33)는 버스트 모드 신호(ADV)를 반전시킨다. 노어 게이트(NR31)는 DET_RST와 버스트 모드 신호(ADV)를 반전 논리 합한다. 노어 게이트(NR32)는 인버터(IV31)의 출력신호와 버스트 모드 신호(ADV)를 반전 논리 합한다. PMOS 트랜지스터(MP31)는 일단이 전원전압(VDD)에 접속되고, 다른 단이 노드 ND3에 접속되며 게이트로 노어 게이트(NR31)의 출력신호를 입력받아 턴-온/오프된다. NMOS 트랜지스터(MN31)는 일단이 노드 ND3에 접속되고 다른 단이 접지전압(VSS)에 접속되며, 게이트로 노어 게이트(NR32)의 출력신호를 입력받아 턴-온/오프된다. PMOS 트랜지스터(MP32)는 일단이 전원전압(VDD)에 접속되고, 다른 단이 노드 ND3에 접속되며, 게이트로 파워-업 신호(PWRUP)를 입력받아 턴-온/오프된다. 이러한 PMOS 트랜지스터(MP32)는 PWRUP가 로직 로우일 때 턴-온되어 노드 ND3에 로직 하이를 전달한다. 인버터 래치(30)는 노드 ND3의 신호를 래치시킨다. 인버터(IV34)는 인버터 래치(30)의 출력신호를 반전시켜서 노드 ND4로 출력한다. 낸드 게이트(ND31)는 노드 ND4의 출력신호, CTDB의 반전신호, 및 버스트 모드 신호(ADV)를 반전 논리 곱한다. 인버터(IV35)는 낸드 게이트(ND31)의 출력신호를 반전시켜서 내부 클럭 신호(YCLK1)를 출력한다. 인버터(IV36)는 내부 클럭 신호(YCLK1)를 반전시킨다. PMOS 트랜지스터 (MP33)는 일단이 전원전압(VDD)에 접속되고 다른 단이 노드 ND5에 접속되며 게이트로 인버터(IV36)의 출력신호를 입력받아 턴-온/오프된다. NMOS 트랜지스터(MN32)는 일단이 노드 ND5에 접속되고 다른 단이 접지전압(VSS)에 접속되며 게이트로 버스트 종료 신호(BEND)를 입력받아 턴-온/오프된다. 인버터 래치(31)는 노드 ND5의 신호를 래치시킨다. 노어 게이트(ND33)는 인버터 래치(30, 31)의 출력신호들과 칩 선택 신호(CSB4)를 반전 논리 합하여 노드 ND6로 출력한다. NMOS 트랜지스터(MN33)는 일단이 노드 ND5에 접속되고 다른 단이 접지전압(VSS)에 접속되며, 게이트로 PWRUP의 반전신호를 입력받아 턴-온/오프된다. 낸드 게이트(ND32)는 버스트 모드 신호(ADV)의 반전신호, CTDB의 반전신호, 및 노드 ND6의 신호를 반전 논리 곱한다. 인버터(IV38)는 낸드 게이트(ND32)의 출력신호를 반전시켜서 내부 클럭 신호(YCLK2)를 출력한다.
이하 , 도 5를 참조하면서 내부 클럭 발생기(200)의 동작을 설명한다.
먼저, 초기에는 파워-업 신호(PWRUP)에 의해서 PMOS 트랜지스터(MP32)와 NMOS 트랜지스터(MN33)가 턴-온되어 노드 ND4가 로직 하이가 되고, 노드 ND6가 로직 로우가 되어, 내부 클럭 신호(YCLK1, YCLK2)는 생성되지 않는다.
외부로부터 입력되는 클럭신호(EXCLK)가 토글할 때마다 버스트 모드 바 신호(ADVB)가 로직 로우일 때는 내부 클럭 신호(YCLK1)가 생성되고, 버스트 모드 바 신호(ADVB)가 로직 하이일 때는, 즉 버스트 모드일 때는 내부 클럭 신호(YCLK2)가 생성된다.
즉, 외부로부터 입력되는 클럭 신호(EXCLK)가 토글할 때마다 라이징 에지에 서 CTDB가 로우 펄스로 생성되는데, 이때, 버스트 모드 바 신호(ADVB)가 로직 로우가 되면 버스트 모드 신호(ADV)가 로직 하이가 되어, 내부 클럭 신호(YCLK1)가 하이 펄스로 생성된다. 내부 클럭 신호(YCLK1)가 생성된 후, 버스트 모드가 되어, 버스트 모드 바 신호(ADVB)가 로직 하이가 되면 버스트 모드 신호(ADV)가 로직 로우가 되어서 내부 클럭 시호(YCLK1)가 로직 로우가 된다. 내부 클럭 신호(YCLK1)가 하이 펄스인 동안에는 노드 ND6이 로직 하이가 되는데, 이때 CTDB가 로우 펄스로 되면, 내부 클럭 신호(YCLK2)가 하이 펄스가 된다. 이와 같이, 버스트 모드 시호(ADV)가 로직 로우인 경우에, 즉 버스트 모드인 경우에, 노드 ND6이 로직 하이이면 외부 클럭 신호(EXCLK)가 라이징 토글할 때 마다 CTDB가 로우 펄스로 생성되므로 내부 클럭 신호(YCLK2)가 계속 생성된다.
그러나, 버스트 종료(burst end) 상황, 즉 주어진 버스트 랭스만큼 데이터가 입력되거나 출력된 후에는 버스트 종료 상황을 알려주는 버스트 종료 신호(BEND)가 하이 펄스로 발생된다. 이렇게 되면, NMOS 트랜지스터(MN32)가 턴-온되어 노드 ND5가 로직 로우가 되고, 노어 게이트(NR33)로 로직 하이가 입력되어, 노드 ND6이 로직 로우가 되므로, 내부 클럭 신호(YCLK2)는 더 이상 생성되지 않는다.
또한, 버스트 모드 신호(ADV)가 로직 로우인 상태에서, 즉 버스트 모드인 경우에, 워드라인 변경 신호(YI255_DET)가 하이 펄스로 입력되면, NMOS 트랜지스터(MN31)가 턴-온되어 노드 ND3이 로직 로우가 되고, 노어 게이트(NR33)로 로직 하이가 입력되어 노드 ND6이 로직 로우가 되므로, 일정 클럭 동안은 내부 클럭 신호(YCLK2)가 생성되지 않는다. 그러다가, 버스트 모드 신호(ADV)가 로직 로우인 상태 에서, 레이턴시 카운터에 맞추어 클럭 발생 제어 신호(DET_RST)가 하이 펄스로 입력되면, PMOS 트랜지스터(MP31)가 턴-온되어 노드 ND3이 다시 로직 하이가 되고, 노어 게이트(NR33)로 로직 로우가 입력되어, 노드 ND6이 로직 하이가 되므로, 이때부터는 다시 CTDB가 토글할 때마다, 즉 로우 펄스로 입력될 때마다 내부 클럭 신호(YCLK2)가 생성된다.
상술한 바와 같이 워드라인 변경 신호(YI255_DET)에 의해 YCLK2가 몇 클럭 동안 생성되지 않다가 클럭 발생 제어신호(DET_RST)에 의해 다시 YCLK2가 생성되는 구간이 워드라인이 변경되는 상황에 해당한다.
도 6은 제2 내부 클럭 발생기(300)를 나타낸 것으로서, 버스트 모드 형태(burst mode type)에 따라서 내부 클럭 신호(YCLK2F)를 생성할 것인지 안할 것인지를 결정한다.
버스트 모드 형태는 리니어(linear) 또는 인터리브(interleave) 방식이 있는데 인터리브 방식일 때는 버스트 모드 형태를 알려주는 신호(BST_TYP)가 로직 하이가 되고, 내부 클럭 신호(YCLK2)는 생성되지 않는다. 이때, 랩(WRAP) 모드를 나타내는 신호(WRAP)가 로직 로우로 입력되고, 버스트 랭스4,8,16을 나타내는 신호(FP)도 로직 로우로 입력되므로 내부 클럭 신호(YCLK2F)는 생성되지 않는다.
만약, 랩 모드가 디스에이블되어, WRAP가 로직 하이, 버스트 형태가 리니어가 되어 BST_TYP가 로직 로우가 되면 YCLK2F는 내부 클럭 신호(YCLK2)와 동일한 위상을 갖는 신호로 생성된다.
연속 버스트 모드에서는 FP가 로직 하이로 입력되고, BST_TYP와 WRAP가 로직 로우로 입력되므로, 이때에도 YCLK2F는 내부 클럭 신호(YCLK2)와 동일한 위상을 갖는 신호로 생성된다.
상술한 바와 같이, 본 발명은, 워드라인이 변경된 경우에는 일시적으로 내부 클럭 신호의 발생을 막고, 레이턴시 카운터에 맞추어서, 즉 변경된 워드라인에 연결된 컬럼을 인에이블시키도록 내부 클럭 신호를 다시 발생시킴으로써 연속 버스트 모드를 가능하게 하는 이점이 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야에서 통상의 기술을 가진 자라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

Claims (8)

  1. 워드라인이 변경된 경우를 검출하여 워드라인 변경 신호를 발생시키는 워드라인 변경 검출부;
    연속 버스트 모드에서 상기 워드라인 변경 신호를 이용해서 클럭 발생 제어신호를 발생시키는 클럭 발생 제어부; 및
    상기 워드라인 변경신호에 응답하여 일시적으로 상기 내부 클럭 신호를 발생시키지 않고, 상기 변경된 워드라인에 연결된 컬럼을 인에이블시켜야 하는 상황이 되면 상기 클럭 발생 제어신호에 응답하여 외부로부터 입력되는 클럭 신호가 토글할 때마다 내부 클럭 신호를 발생시키는 내부 클럭 발생기를 포함하는 반도체 메모리 장치의 내부 클럭 발생회로.
  2. 제1 항에 있어서,
    상기 연속 버스트 모드가 종료되었다는 것을 알려 주기 위한 버스트 종료 신호를 발생시켜서, 상기 내부 클럭 신호의 발생을 중단시키는 버스트 종료 검출부를 더 포함하는 반도체 메모리 장치의 내부 클럭 발생회로.
  3. 제1 항에 있어서,
    상기 클럭 발생 제어부는, 상기 내부 클럭 신호가 발생되는 것을 일시적으로 중단하기 위해서 상기 클럭 발생 제어신호에 의해 리셋되는 반도체 메모리 장치의 내부 클럭 발생회로.
  4. 제1 항에 있어서,
    상기 클럭 발생 제어부는, 상기 연속 버스트 모드에서 상기 워드라인 변경신호가 인에이블되었을 때 입력신호를 시프트시켜서 출력하는 복수개의 시프트 레지스터;
    상기 복수개의 시프트 레지스터로부터 출력되는 신호들 중 하나를 전달하는 복수개의 전달 게이트; 및
    상기 전달 게이트로부터 전달되는 신호를 입력받아 상기 클럭 발생 제어신호를 발생시키는 펄스 발생기를 포함하는 반도체 메모리 장치의 내부 클럭 발생회로.
  5. 제1 항에 있어서,
    상기 내부 클럭 신호는 버스트 랭스와 관련된 컬럼 어드레스 카운터를 제어하는 반도체 메모리 장치의 내부 클럭 발생회로.
  6. 제1 항에 있어서,
    상기 내부 클럭 발생기는 상기 연속 버스트 모드가 아닌 경우에 로우 및 컬럼 어드레스 카운터를 제어하기 위한 내부 클럭 신호를 더 발생시키는 반도체 메모리 장치의 내부 클럭 발생회로.
  7. 제1 항에 있어서,
    상기 내부 클럭 발생기는, 상기 내부 클럭 신호를 일시적으로 발생시키지 않기 위해서 상기 연속 버스트 모드일 때 상기 워드라인 변경 신호에 응답하여 로직 로우를 제1 노드로 출력하고, 상기 내부 클럭 신호를 다시 발생시키기 위해서 상기 연속 버스트 모드일 때 상기 클럭 발생 제어신호에 응답하여 로직 하이를 상기 제1 노드로 출력하는 반도체 메모리 장치의 내부 클럭 발생회로.
  8. 제1 항에 있어서,
    버스트 모드 종류를 알려주는 신호와 상기 내부 클럭 신호를 이용해서 상기 버스트 모드 종류에 맞는 제1 내부 클럭 신호를 발생시키는 제1 내부 클럭 발생기를 더 포함하는 반도체 메모리 장치의 내부 클럭 발생회로.
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KR100826641B1 (ko) * 2006-03-21 2008-05-02 주식회사 하이닉스반도체 반도체 메모리 장치

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