JP3579270B2 - 半導体記憶装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に係り、詳しくは非同期のセルフフラッシュに関するものである。
【０００２】
【従来の技術】
従来、例えば動作クロック信号に同期して外部コマンドを取り込む半導体記憶装置（ＳＤＲＡＭ）が行うセルフリフレッシュには、通常のセルフリフレッシュと非同期のセルフリフレッシュがある。通常のセルフリフレッシュは、リフレッシュコマンドと同時にパワーダウン信号（クロックイネーブル信号）をＨレベルの状態（非パワーダウン状態）からＬレベルの状態（パワーダウン状態）にすると、セルフリフレッシュが直ちに開始される。これに対して、非同期のセルフフラッシュは、リフレッシュコマンドを取り込んでから、１００マイクロ秒以内にパワーダウン信号をＨレベルの状態からＬレベルの状態にするとセルフリフレッシュが開始される。
【０００３】
【発明が解決しようとする課題】
ところで、近年ＪＥＤＥＣにおいて、上記した非同期のセルフリフレッシュのエントリー方式について新たな標準化が進められている。その新たな非同期のセルフリフレッシュのエントリー方式は、リフレッシュコマンドを取り込んでからその取り込んだ動作クロック信号の予め定めたクロック数（例えば３クロック）以内にパワーダウン信号がＨレベルの状態からＬレベルの状態になった時、セルフリフレッシュがエントリーされることが提案されている。一方、リフレッシュコマンドを取り込んでから動作クロック信号の予め定めたクロック数（例えば４クロック）以降にパワーダウン信号がＨレベルの状態からＬレベルの状態になった時には、パワーダウン（スタンバイ）がエントリー、即ち低消費電力モードとなることが提案されている。
【０００４】
そして、この新たな非同期のセルフリフレッシュのエントリー方式に対応することができるＳＤＲＡＭが求められる。
本発明の目的は、リフレッシュコマンドを取り込んでから予め定められた動作クロック信号のクロック数以内にセルフリフレッシュを実行するか否かを決定する信号の状態を正確かつ確実に判定することができ、新たな非同期のセルフリフレッシュのエントリー方式に対応することができる半導体記憶装置を提供することにある。
【０００５】
【課題を解決するための手段】
請求項１に記載の発明によれば、保持回路部は、クロック信号に同期して取り込んだリフレッシュコマンドに基づくリフレッシュコマンド信号をラッチ情報としてラッチし、クロック計数回路部からの第１リセット信号に応答して前記ラッチしていたラッチ情報を消失させる。クロック計数回路部は、前記保持回路部のラッチ情報を入力した時からクロック信号を計数し、予め定めた数になった時、前記第１リセット信号を該保持回路部に出力する。判定回路部は、前記保持回路部がラッチ情報をラッチして消失されるまでの間に、パワーダウン信号がＨレベルからＬレベルになった時、セルフリフレッシュのエントリーを指示する判定信号を出力する。
【０００６】
従って、リフレッシュコマンドを取り込み予め定めた数のクロック数になるまでの間にパワーダウン信号がＨレベルからＬレベルになった時、セルフリフレッシュエントリーとなる新たな非同期のセルフリフレッシュのエントリー方式に対応することができる。
【０００７】
また、シフトレジスタは前記保持回路部からのラッチ情報を入力すると、クロック信号に応答してし、そのラッチ情報をシフトさせ、予め定めた数、即ちクロック数だけシフトさせ後、そのシフトさせたたラッチ情報を第１リセット信号として該保持回路部に出力する。
【０００８】
従って、セルフリフレッシュエントリーかどうかの判定のための第１リセット信号を、確実に生成し保持回路部に出力することができる。その結果、新たな非同期のセルフリフレッシュのエントリー方式に対応することができる。
【０００９】
また、リセット回路部により、常にクロック計数回路部は初期設定された状態でラッチ情報を入力した時からクロック信号を計数を開始することができる。
【００１０】
さらに、クロック計数回路部は外部装置からの外部クロック信号に基づいて半導体記憶装置内で生成した内部クロックを計数してリセット信号を生成する。そして、パワーダウン信号がＨレベルからＬレベルになると内部クロック信号が消失することから、クロック計数回路部は計数動作を停止する。つまり、クロック計数回路部は第１リセット信号を生成することができない。
【００１１】
従って、内部クロック信号はパワーダウン信号に基づいて生成されることから、判定回路部は保持回路部がラッチ情報をラッチして消失されるまでの間に、パワーダウン信号がＨレベルからＬレベルになった時、セルフリフレッシュをエントリーするための判定信号を確実に出力することができる。
【００１２】
そして、パルス生成回路部の第２リセット信号により、判定回路が出力したセルフリフレッシュのエントリーを指示する判定信号を予め定めた時間経過後に消失させることができる。そして、保持回路部もラッチ情報も消失することから、次の新たな判定動作に備えることができる。
【００１３】
【発明の実施の形態】
以下本発明をＤＤＲ ＳＤＲＡＭに具体化した一実施形態を図面に従って説明する。
図１は、ＤＤＲ ＳＤＲＡＭの概略を説明するためのブロック図である。
【００１４】
ＤＤＲ ＳＤＲＡＭは、クロックバッファ回路部１、コマンドデコーダ回路部２、アドレスバッファ回路部３、入出力データ回路部４、コントロール信号ラッチ回路部５、モードレジスタ回路部６、コラムアドレスカウンタ回路部７、ＤＬＬ回路部８及びＤＲＡＭコア回路部９等を有する。
【００１５】
クロックバッファ回路部１は、パワーダウン信号ＣＫＥ及び互いに位相が１８０度の位相差を有する外部クロック信号ＣＬＫＺ，ＣＬＫＸを外部装置から入力する。
クロックバッファ回路部１は、パワーダウン信号ＣＫＥがＨレベルの時（非パワーダウン状態）、図３及び図４に示すように、外部クロック信号ＣＬＫＺ，ＣＬＫＸをそれぞれ同相の内部クロックＣＬＫＩＮＺ，ＣＬＫＩＮＸとして出力する。又、クロックバッファ回路部１は、パワーダウン信号ＣＫＥがＬレベルの時（パワーダウン状態）、図３及び図４に示すように、外部クロック信号ＣＬＫＺ，ＣＬＫＸに基づく内部クロックＣＬＫＩＮＺ，ＣＬＫＩＮＸを出力しないようになっている。クロックバッファ回路部１は、パワーダウン信号ＣＫＥ及び内部クロック信号ＣＬＫＩＮＺ，ＣＬＫＩＮＸをコマンドデコーダ回路部２に出力するとともに、ＤＬＬ回路部８に出力する。
【００１６】
コマンドデコーダ回路部２は、クロックバッファ回路部１からの内部クロック信号ＣＬＫＩＮＺに応答して、外部装置から外部コマンドＣＯＭを入力する。外部コマンドＣＯＭは、本実施形態では、コラムアドレスストローブ信号ＣＡＳ、ライトイネーブル信号ＷＥ、チップセレクト信号ＣＳ、ロウアドレスストローブ信号ＲＡＳ及びオートプリチャージイネーブル信号ＡＰとから構成されている。そして、コマンドデコーダ回路部２は、パワーダウン信号ＣＫＥ及び内部クロック信号ＣＬＫＩＮＺに応答して、その時に外部コマンドＣＯＭ、即ち、各信号信号ＣＡＳ，ＷＥ，ＣＳ，ＲＡＳ，ＡＰの状態（Ｈレベル又はＬレベル）からライトコマンド、リードコマンド、リフレッシュコマンド等の各種のコマンドをデコードする。そして、コマンドデコーダ回路部２は外部コマンドＣＯＭからこれらデコードした各種コマンドを内部コマンド及びイネーブル信号等としてアドレスバッファ回路部３、入出力データ回路部４、コントロール信号ラッチ回路部５及びモードレジスタ回路部６に出力する。
【００１７】
アドレスバッファ回路部３は、コマンドデコーダ回路部２からの内部コマンドに基づいて外部装置からアドレス信号Ａ０〜Ａ１１とバンクアドレス信号ＢＡ０，ＢＡ１を入力する。アドレスバッファ回路部３は、入力したアドレス信号Ａ０〜Ａ１１及びバンクアドレス信号ＢＡ０，ＢＡ１に基づくアドレスデータをコントロール信号ラッチ回路部５、モードレジスタ回路部６及びコラムアドレスカウンタ回路部７に出力する。又、アドレスバッファ回路部３は、アドレス信号Ａ０〜Ａ１１に基づくロウアドレスデータをＤＲＡＭコア回路部９に出力する。
【００１８】
入出力データ回路部４は、コマンドデコーダ回路部２からのイネーブル信号に基づいて活性化され、外部装置からデータストローブ信号ＤＱＳ、ライトデータＤＱ０〜ＤＱ７、データマスク信号ＤＭを入力する。入出力データ回路部４は、データストローブ信号ＤＱＳの立ち上がりエッジ及び立ち下がりエッジに応答してライトデータＤＱ０〜ＤＱ７を入力しラッチする。
【００１９】
そして、ラッチしたライトデータＤＱ０〜ＤＱ７をＤＲＡＭコア回路部９に出力する。又、入出力データ回路部４は、コマンドデコーダ回路部２からの内部コマンドに基づいてＤＲＡＭコア回路部９からリードデータＤＱ０〜ＤＱ７を出力するようになっている。
【００２０】
コントロール信号ラッチ回路部５は、前記コマンドデコーダ回路部２からの内部コマンド及びアドレスバッファ回路部３からのアドレスデータを入力する。そして、コントロール信号ラッチ回路部５は、これら内部コマンド及びアドレスデータに基づいてＤＲＡＭコア回路部９に対してライトデータの書き込み、リードデータの読み出し、リフレッシュ、セルフリフレッシュ等の各種の処理動作のための制御信号を出力する。
【００２１】
モードレジスタ回路部６は、コマンドデコーダ回路部２からの内部コマンド及びアドレスバッファ回路部３からのアドレスデータを入力する。そして、モードレジスタ回路部６は、これら内部コマンド及びアドレスデータに基づいてＤＲＡＭコア回路部９に対して行う各種の処理動作のモードを保持するようになっている。
【００２２】
コラムアドレスカウンタ回路部７は、アドレスバッファ回路部３からアドレス信号Ａ０〜Ａ１１に基づくコラムアドレスデータを入力する。そして、コラムアドレスカウンタ回路部７は、モードレジスタ回路部６のモードに基づいてコラムアドレスデータをＤＲＡＭコア回路部９に出力する。
【００２３】
ＤＬＬ回路部８は、クロックバッファ回路部１からの内部クロック信号ＣＬＫＩＮＺ，ＣＬＫＩＮＸを入力し、種々の周波数のクロックを生成し、入出力データ回路部４等に出力するようになっている。
【００２４】
ＤＲＡＭコア回路部９は、アドレスバッファ回路部３からのロウアドレスデータ、コントロール信号ラッチ回路部５からの制御信号、コラムアドレスカウンタ回路部７からコラムアドレスデータを入力する。ＤＲＡＭコア回路部９は、制御信号及びアドレスデータに基づいて内蔵したメモリセルアレイに対してライトデータの書き込み、リードデータの読み出し、リフレッシュ、セルフリフレッシュ等の各種の処理動作を実行する。従って、ＤＲＡＭコア回路部９は、入出力データ回路部４から入力されたライトデータＤＱ０〜ＤＱ７を制御信号及びアドレスデータに基づいて所定のアドレスのメモリセルに書き込む。
【００２５】
次に、前記コマンドデコーダ回路部２に設けたセルフリフレッシュ判定回路部について説明する。
図２は前記コマンドデコーダ回路部２中のセルフリフレッシュ判定回路部１０を説明するための要部ブロック図を示す。セルフリフレッシュ判定回路部１０は、保持回路部としてのコマンドラッチ回路部１１、判定回路部１２、リセット回路部１３、クロック計数回路部としてのシフトレジスタ回路部１４、パルス生成回路部１５を有する。
【００２６】
コマンドラッチ回路部１１は、フリップフロップ回路（以下、ＦＦ回路という）２１と２個のインバータ回路２２，２３を備えている。ＦＦ回路２１は、２個のナンド回路２１ａ，２１ｂとから構成されている。ＦＦ回路２１において、セット側入力端子（ナンド回路２１ａの入力端子）にはインバータ回路２２を介してリフレッシュコマンド信号としてのリフレッシュコマンドパルス信号ＲＥＦＰＺが入力される。一方、ＦＦ回路２１において、リセット側入力端子（ナンド回路２１ｂの入力端子）にはインバータ回路２３を介してリセットパルス信号ＳＴＴＺが入力される。
【００２７】
リフレッシュコマンドパルス信号ＲＥＦＰＺは、前記コマンドデコーダ回路部２内において、外部装置から入力した外部コマンドＣＯＭ（各信号信号ＣＡＳ，ＷＥ，ＣＳ，ＲＡＳ，ＡＰの状態（Ｈレベル又はＬレベル））を内部クロック信号ＣＬＫＩＮＺで取り込んでデコードして該外部コマンドＣＯＭがリフレッシュコマンドと判定された時に、図３に示すようにその取り込んだ内部クロック信号ＣＬＫＩＮＺの立ち下がりで出力される１パルスの信号である。一方、リセットパルス信号ＳＴＴＺは、ＤＤＲ ＳＤＲＡＭの起動時に出力される１パルスのパルス信号である。
【００２８】
従って、ＦＦ回路２１は、起動時において、リセットパルス信号ＳＴＴＺが、インバータ回路２３を介してナンド回路２１ｂに入力されると、ＦＦ回路２１のセット側出力端子（ナンド回路２１ａの出力端子）がＨレベルからＬレベルに立ち下がってリセットされる。
【００２９】
そして、ＦＦ回路２１は、このリセット状態において、リフレッシュコマンドパルス信号ＲＥＦＰＺがインバータ回路２２を介してセット側ナンド回路２１ａに入力されると、そのセット側出力端子（ナンド回路２１ａの出力端子）がＬレベルからＨレベルに立ち上がってセットされるようになっている。即ち、ＦＦ回路２１は、リフレッシュコマンドパルス信号ＲＥＦＰＺをラッチ情報としてラッチする。
【００３０】
さらに、ＦＦ回路２１は、このセット状態において、リセット側入力端子（ナンド回路２１ｂの入力端子）に、シフトレジスタ回路部１４からＬレベルの第１リセット信号ＲＳＴ１又はパルス生成回路部１５からＬレベルの第２リセット信号ＲＳＴ２が入力されると、そのセット側出力端子（ナンド回路２１ａの出力端子）がＨレベルからＬレベルに立ち下がってリセットされるようになっている。即ち、ＦＦ回路２１は、ラッチ情報としてのリフレッシュコマンドパルス信号ＲＥＦＰＺを消失させる。
【００３１】
そして、このナンド回路２１ａから出力される出力信号をＦＦ回路２１は、リフレッシュ信号ＲＥＦＳＺ（ラッチ情報）として判定回路部１２とシフトレジスタ回路部１４とに出力する。
【００３２】
判定回路部１２は、ナンド回路２４と２個のインバータ回路２５，２６を備えている。ナンド回路２４は２入力端子のナンド回路であって、前記リフレッシュ信号ＲＥＦＳＺを入力するとともに、インバータ回路２５を介してパワーダウン信号ＣＫＥを入力する。そして、ナンド回路２４の出力はインバータ２６に出力され、同インバータ回路２６から出力される出力信号は判定信号ＳＲＥＦＺとしてコマンドデコーダ回路部２の内部回路とパルス生成回路１５に出力されるようになっている。
【００３３】
パワーダウン信号ＣＫＥは、判定回路部１２内においては、非同期のセルフリフレッシュをエントリーするかパワーダウン（スタンバイ）をエントリーかを決定する信号となり以下のように規定されて外部装置から出力される。パワーダウン信号ＣＫＥは、リフレッシュコマンドを取り込んだ時の内部クロック信号ＣＬＫＩＮＺから数えて３個目の内部クロック信号ＣＬＫＩＮＺが立ち下がるまでにパワーダウン信号ＣＫＥがＨレベルの状態（非パワーダウン状態）からＬレベルの状態（パワーダウン状態）になった時、セルフリフレッシュがエントリーされるようにしている。一方、リフレッシュコマンドを取り込んだ時の内部クロック信号ＣＬＫＩＮＺから数えて３個目の内部クロック信号ＣＬＫＩＮＺが立ち下がった後以降にパワーダウン信号ＣＫＥがＨレベルの状態からＬレベルの状態になった時には、パワーダウン（スタンバイ）がエントリーされようにしている。
【００３４】
つまり、Ｈレベルのリフレッシュ信号ＲＥＦＳＺを入力している状態で、パワーダウン信号ＣＫＥがＨレベルからＬレベルに立ち下がると、ナンド回路２４の出力信号はＨレベルからＬレベルに立ち下がる。やがて、リフレッシュ信号ＲＥＦＳＺがＨレベルからＬレベルに立ち下がると、ナンド回路２４の出力信号はＬレベルからＨレベルに立ち上がる。従って、図３に示すように、判定信号ＳＲＥＦＺはＬレベルからＨレベルに立ち上がり、再びＨレベルからＬレベルに立ち下がる（消失する）波形となる。
【００３５】
一方、パワーダウン信号ＣＫＥがＨレベルからＬレベルに立ち下がる前に、リフレッシュ信号ＲＥＦＳＺがＨレベルからＬレベルに立ち下がると、ナンド回路２４の出力信号はＨレベルのままとなる。従って、図４に示すように、判定信号ＳＲＥＦＺは終始Ｌレベルのままとなる。
【００３６】
リセット回路部１３は、ナンド回路２７を有している。ナンド回路２７は、前記インバータ回路２２を介してリフレッシュコマンドパルス信号ＲＥＦＰＺを入力するとともに、前記インバータ回路２３を介してリセットパルス信号ＳＴＴＺを入力する。そして、ナンド回路２７は、起動時においてリセットパルス信号ＳＴＴＺがインバータ回路２３を介して入力されると、ＬレベルからＨレベルに立ち上がる初期化信号ＲＳＴを出力する。又、ナンド回路２７は、リフレッシュコマンドパルス信号ＲＥＦＰＺがインバータ回路２２を介して入力されると、ＬレベルからＨレベルに立ち上がる初期化信号ＲＳＴを出力する。この初期化信号ＲＳＴは、シフトレジスタ回路部１４に出力される。
【００３７】
シフトレジスタ回路部１４は、３個のシフトレジスタ部３１，３２，３３を有している。第１シフトレジスタ部３１は、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタよりなる２個の第１及び第２トランスファーゲート回路３４ａ，３４ｂを備えている。
【００３８】
第１トランスファーゲート回路３４ａは、そのＰチャネルＭＯＳトランジスタのゲートに第１ゲート信号ＳＧ１が入力され、ＮチャネルＭＯＳトランジスタのゲートに第２ゲート信号ＳＧ２が入力される。一方、第２トランスファーゲート回路３４ｂは、そのＰチャネルＭＯＳトランジスタのゲートに第２ゲート信号ＳＧ２が入力され、ＮチャネルＭＯＳトランジスタのゲートに第１ゲート信号ＳＧ１が入力される。
【００３９】
この第１ゲート信号ＳＧ１は内部クロック信号ＣＬＫＩＮＺを２個のインバータ回路３５，３６を介して生成される信号であって、内部クロック信号ＣＬＫＩＮＺと同相の信号である。又、第２ゲート信号ＳＧ２は３個のインバータ回路３５，３６，３７を介して生成される信号であって、内部クロック信号ＣＬＫＩＮＺと逆相の信号である。従って、第１及び第２トランスファーゲート回路３４ａ，３４ｂは、第１及び第２ゲート信号ＳＧ１，ＳＧ２に基づいて交互にオン・オフされる。
【００４０】
第１トランスファーゲート回路３４ａの入力端子は、前記ＦＦ回路２１のセット側ナンド回路２１ａの出力端子に接続されてリフレッシュ信号ＲＥＦＳＺが入力される。
【００４１】
第１トランスファーゲート回路３４ａの出力端子と第２トランスファーゲート回路３４ｂとの間には、インバータ回路３８，３９にて構成される第１ラッチ回路４０が設けられ、その第１ラッチ回路４０は前記リフレッシュ信号ＲＥＦＳＺをラッチする。ラッチ回路４０の入力端子はＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタという）Ｑ１を介して接地されている。又、インバータ回路３９はＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタという）Ｑ２を介して駆動電源電圧Ｖｉｉが印加される。つまり、インバータ回路３９はＣＭＯＳトランジスタよりなり、そのＣＭＯＳトランジスタを構成するＰＭＯＳトランジスタがＰＭＯＳトランジスタＱ２を介して駆動電源電圧Ｖｉｉの電源線に接続されている。
【００４２】
前記ＮＭＯＳトランジスタＱ１及びＰＭＯＳトランジスタＱ２のゲートには、前記リセット回路部１３のナンド回路２７から初期化信号ＲＳＴが入力される。つまり、初期化信号ＲＳＴがＬレベルからＨレベルに立ち上がると、ＮＭＯＳトランジスタＱ１はオンし、ＰＭＯＳトランジスタＱ２はオフする。従って、第１ラッチ回路４０を構成するインバータ回路３８の出力はＨレベルとなり、インバータ回路３９は非活性となる。そして、初期化信号ＲＳＴが消失、即ちＨレベルからＬレベルに立ち下がると、ＮＭＯＳトランジスタＱ１はオフし、ＰＭＯＳトランジスタＱ２はオンする。従って、第１ラッチ回路４０を構成するインバータ回路３９は活性化し、インバータ回路３８のＨレベルの出力をラッチする。つまり、初期化信号ＲＳＴにより、第１ラッチ回路４０は初期設定される。
【００４３】
第２トランスファーゲート回路３４ｂの出力端子には、ノア回路４１とインバータ回路４２にて構成される第２ラッチ回路４３が接続されている。そして、この第２ラッチ回路４３は第２トランスファーゲート回路３４ｂがオン状態の時、前記第１ラッチ回路４０の出力信号をラッチする。
【００４４】
第２ラッチ回路４３を構成するノア回路４１は、２入力端子のノア回路であって、前記第１ラッチ回路４０の出力信号を入力するとともに、前記リセット回路部１３のナンド回路２７から初期化信号ＲＳＴが入力される。つまり、初期化信号ＲＳＴがＬレベルからＨレベルに立ち上がると、ノア回路４１の出力はＬレベルとなる。その結果、インバータ回路４２の出力はＨレベルとなる。そして、初期化信号ＲＳＴが消失、即ちＨレベルからＬレベルに立ち下がっても、第２ラッチ回路４３は、Ｈレベルの信号をラッチする。つまり、初期化信号ＲＳＴにより、第２ラッチ回路４３は初期設定される。
【００４５】
そして、ラッチ回路４０，４３が初期設定された状態で、第１トランスファーゲート回路３４ａがオンしてＦＦ回路２１のセット側ナンド回路２１ａからＨレベルのリフレッシュ信号ＲＥＦＳＺが入力されると、該リフレッシュ信号ＲＥＦＳＺを第１ラッチ回路４０はラッチし、同第１ラッチ回路４０の出力信号はＬレベルとなる。この時、第２トランスファーゲート回路３４ｂはオフ状態なので、この第１ラッチ回路４０のＬレベルの出力は、第２トランスファーゲート回路３４ｂを介して第２ラッチ回路４３に出力されることはない。
【００４６】
そして、第２トランスファーゲート回路３４ｂがオンすると、第２ラッチ回路４３に第１ラッチ回路４０のＬレベルの出力が入力される。その結果、第２ラッチ回路４３の出力はＬレベルからＨレベルとなる。つまり、第１ラッチ回路４０から第２ラッチ回路４３にリフレッシュ信号ＲＥＦＳＺがシフトしたことになる。そして、この第２ラッチ回路４３がラッチしたＨレベルのリフレッシュ信号ＲＥＦＳＺは、第２シフトレジスタ部３２に出力される。
【００４７】
第２シフトレジスタ部３２は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタよりなる２個の第３及び第４トランスファーゲート回路４４ａ，４４ｂを備えている。
【００４８】
第３トランスファーゲート回路４４ａは、そのＰＭＯＳトランジスタのゲートに第１ゲート信号ＳＧ１が入力され、ＮＭＯＳトランジスタのゲートに第２ゲート信号ＳＧ２が入力される。一方、第４トランスファーゲート回路４４ｂは、そのＰＭＯＳトランジスタのゲートに第２ゲート信号ＳＧ２が入力され、ＮＭＯＳトランジスタのゲートに第１ゲート信号ＳＧ１が入力される。従って、第３及び第４トランスファーゲート回路４４ａ，４４ｂは、第１及び第２ゲート信号ＳＧ１，ＳＧ２に基づいて交互にオン・オフされる。
【００４９】
第３トランスファーゲート回路４４ａの入力端子は、前記第２ラッチ回路４３の出力端子に接続されて、同第２ラッチ回路４３の出力信号（リフレッシュ信号ＲＥＦＳＺ）が入力される。
【００５０】
第３トランスファーゲート回路４４ａの出力端子と第４トランスファーゲート回路４４ｂとの間には、インバータ回路４５，４６にて構成される第３ラッチ回路４７が設けられ、その第３ラッチ回路４７は前記第２ラッチ回路４３の出力信号（リフレッシュ信号ＲＥＦＳＺ）をラッチする。第３ラッチ回路４７の入力端子はＮＭＯＳトランジスタＱ３を介して接地されている。又、前記第１ラッチ回路４０のインバータ回路３９と同様に、インバータ回路４６はＰＭＯＳトランジスタＱ４を介して駆動電源電圧Ｖｉｉが印加される。
【００５１】
前記ＮＭＯＳトランジスタＱ３及びＰＭＯＳトランジスタＱ４のゲートには、前記初期化信号ＲＳＴが入力される。つまり、初期化信号ＲＳＴがＬレベルからＨレベルに立ち上がると、第１ラッチ回路４０と同様に、出力がＨレベルとなるように第３ラッチ回路４７は初期設定される。
【００５２】
第４トランスファーゲート回路４４ｂの出力端子には、ノア回路４８とインバータ回路４９にて構成される第４ラッチ回路５０が接続されている。そして、この第４ラッチ回路５０は第４トランスファーゲート回路４４ｂがオン状態の時、前記第３ラッチ回路４７の出力信号をラッチする。
【００５３】
第４ラッチ回路５０を構成するノア回路４８は、２入力端子のノア回路であって、前記第３ラッチ回路４７の出力信号を入力するとともに、前記リセット回路部１３のナンド回路２７から初期化信号ＲＳＴが入力される。つまり、初期化信号ＲＳＴがＬレベルからＨレベルに立ち上がると、ノア回路４８の出力はＬレベルとなる。その結果、インバータ回路４９の出力はＨレベルとなる。そして、初期化信号ＲＳＴが消失、即ちＨレベルからＬレベルに立ち下がっても、第４ラッチ回路５０は、Ｈレベルの信号をラッチする。つまり、初期化信号ＲＳＴにより、出力がＬレベルとなるように第４ラッチ回路５０は初期設定される。
【００５４】
そして、第３、第４ラッチ回路４７，５０が初期設定された状態で、第３トランスファーゲート回路４４ａがオンして第２ラッチ回路４３からＬレベルの出力信号が入力される。この時、第３ラッチ回路４７は、初期設定でＬレベルの入力信号をラッチしているので、初期設定のままの状態となる。従って、続いて第４トランスファーゲート回路４４ｂがオンして、第４ラッチ回路５０に第３ラッチ回路４７のＨレベルの出力が入力されても、第４ラッチ回路５０は、初期設定でＨレベルの入力信号をラッチしているので、初期設定のままの状態となる。
【００５５】
やがて、第２ラッチ回路４３がＨレベルのリフレッシュ信号ＲＥＦＳＺをラッチして、第２ラッチ回路４３の出力がＬレベルからＨレベルとなる。そして、第３トランスファーゲート回路４４ａがオンすると、第３ラッチ回路４７に第２ラッチ回路４３のＨレベルの出力が入力される。その結果、第３ラッチ回路４７の出力はＨレベルからＬレベルとなる。この時、第４トランスファーゲート回路４４ｂはオフ状態なので、この第３ラッチ回路４７のＬレベルの出力は、第４トランスファーゲート回路４４ｂを介して第４ラッチ回路５０に出力されることはない。
【００５６】
そして、第４トランスファーゲート回路４４ｂがオンすると、第４ラッチ回路５０に第３ラッチ回路４７のＬレベルの出力が入力される。その結果、第４ラッチ回路５０の出力はＬレベルからＨレベルとなる。つまり、第１ラッチ回路４０から第４ラッチ回路５０にリフレッシュ信号ＲＥＦＳＺがシフトしたことになる。そして、この第４ラッチ回路５０がラッチしたＨレベルのリフレッシュ信号ＲＥＦＳＺは、第３シフトレジスタ部３３に出力される。
【００５７】
第３シフトレジスタ部３３は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタよりなる第５トランスファーゲート回路５１を備えている。第５トランスファーゲート回路５１は、そのＰＭＯＳトランジスタのゲートに第１ゲート信号ＳＧ１が入力され、ＮＭＯＳトランジスタのゲートに第２ゲート信号ＳＧ２が入力される。従って、第５トランスファーゲート回路５１は、第１及び第２ゲート信号ＳＧ１，ＳＧ２に基づいてオン・オフされる。
【００５８】
第５トランスファーゲート回路５１の入力端子は、前記第４ラッチ回路５０の出力端子に接続されて、同第４ラッチ回路５０の出力信号（リフレッシュ信号ＲＥＦＳＺ）が入力される。
【００５９】
第５トランスファーゲート回路５１の出力端子には、インバータ回路５２，５３にて構成される第５ラッチ回路５４が設けられ、その第５ラッチ回路５４は前記第４ラッチ回路５０の出力信号（リフレッシュ信号ＲＥＦＳＺ）をラッチする。第５ラッチ回路５４の入力端子はＮＭＯＳトランジスタＱ５を介して接地されている。又、前記第１ラッチ回路４０のインバータ回路３９と同様に、インバータ回路５３はＰＭＯＳトランジスタＱ６を介して駆動電源電圧Ｖｉｉが印加される。
【００６０】
前記ＮＭＯＳトランジスタＱ５及びＰＭＯＳトランジスタＱ６のゲートには、前記初期化信号ＲＳＴが入力される。つまり、初期化信号ＲＳＴがＬレベルからＨレベルに立ち上がると、第１ラッチ回路４０と同様に、出力がＨレベルとなるように第５ラッチ回路５４は初期設定される。
【００６１】
そして、前記リフレッシュ信号ＲＥＦＳＺをラッチして第４ラッチ回路５０の出力がＨレベルの状態のとき、第５トランスファーゲート回路５１がオンすると、第５ラッチ回路５４に第４ラッチ回路５０のＨレベルの出力が入力される。その結果、第５ラッチ回路５４の出力はＨレベルからＬレベルとなる。
【００６２】
第５ラッチ回路５４の出力端子は、前記コマンドラッチ回路部１１に設けたＦＦ回路２１のリセット側ナンド回路２１ｂの入力端子に接続されている。そして、この第５ラッチ回路５４のＨレベルからＬレベルとなる出力は第１リセット信号ＲＳＴ１としてナンド回路２１ｂの入力端子に出力される。
【００６３】
このように、シフトレジスタ回路部１４は、リセット回路部１３からリフレッシュコマンドパルス信号ＲＥＦＰＺに基づいて初期化信号ＲＳＴが出力された後、コマンドラッチ回路部１１からＨレベルのリフレッシュ信号ＲＥＦＳＺが入力されると、第１トランスファーゲート３４ａがオン（クロック信号ＣＬＫＺの立ち下がり）で第１ラッチ回路４０はＨレベルのリフレッシュ信号ＲＥＦＳＺをラッチする。
【００６４】
そして、シフトレジスタ回路部１４は、その第１トランスファーゲート３４ａがオンして第１ラッチ回路４０にてリフレッシュ信号ＲＥＦＳＺをラッチさせた内部クロック信号ＣＬＫＩＮＺから数えて３個目の内部クロック信号ＣＬＫＩＮＺの立ち下がりでＬレベルとなる出力を、第１リセット信号ＲＳＴ１としてナンド回路２１ｂに出力する。
【００６５】
つまり、コマンドラッチ回路部１１からＨレベルのリフレッシュ信号ＲＥＦＳＺが出力されてから、リフレッシュ信号ＲＥＦＳＺがシフトレジスタ回路部１４にて内部クロック信号ＣＬＫＩＮＺの立ち下がりでラッチされると、その内部クロック信号ＣＬＫＩＮＺから数えて３個目の内部クロック信号ＣＬＫＩＮＺの立ち下がりで、コマンドラッチ回路部１１にＬレベルの第１リセット信号ＲＳＴ１が入力される。
【００６６】
ところで、シフトレジスタ回路部１４の第１及び第２ゲート信号ＳＧ１，ＳＧ２は、内部クロック信号ＣＬＫＩＮＺに基づいて生成されている。
その内部クロック信号ＣＬＫＩＮＺは、前記したようにクロックバッファ回路部１にて生成される。そして、内部クロック信号ＣＬＫＩＮＺは、パワーダウン信号ＣＫＥがＨレベルからＬレベルに立ち下がると消失するようになっている。つまり、前記３個目の内部クロック信号ＣＬＫＩＮＺの立ち下がる前にパワーダウン信号ＣＫＥがＨレベルからＬレベルに立ち下がると、第１及び第２ゲート信号ＳＧ１，ＳＧ２が出力されなくなりシフトレジスタ回路部１４のシフト動作は停止される。その結果、シフトレジスタ回路部１４はＬレベルの第１リセット信号ＲＳＴ１を出力しなくなる。
【００６７】
従って、判定回路部１２の判定信号ＳＲＥＦＺは、コマンドラッチ回路部１１にＬレベルの第１リセット信号ＲＳＴ１が入力される前に、パワーダウン信号ＣＫＥがＨレベルからＬレベルに立ち下がると、Ｈレベルとなる。このＨレベルの判定信号ＳＲＥＦＺはパルス生成回路部１５に出力される。
【００６８】
パルス生成回路部１５は、ＣＭＯＳトランジスタ構造であって、そのＰＭＯＳトランジスタとＮＭＯＳトランジスタ間に放電用抵抗Ｒが接続された３個のインバータ回路５５〜５７と、そのインバータ回路５５〜５７の各抵抗Ｒとの間で充放電回路（遅延回路）を構成する容量Ｃと、２個のインバータ回路５８，５９とから構成されている。
【００６９】
インバータ回路５５は、Ｈレベルの判定信号ＳＲＥＦＺに応答して、抵抗Ｒと容量Ｃの時定数で決定される遅延時間で次段のインバータ回路５６にＬレベルの出力信号を出力する。インバータ回路５６は、インバータ回路５５のＬレベルの出力信号に応答して、抵抗Ｒと容量Ｃの時定数で決定される遅延時間で次段のインバータ回路５７にＨレベルの出力信号を出力する。インバータ回路５７は、インバータ回路５６のＨレベルの出力信号に応答して、抵抗Ｒと容量Ｃの時定数で決定される遅延時間で次段のインバータ回路５８にＬレベルの出力信号を出力する。
【００７０】
そして、インバータ回路５８に入力されたインバータ回路５７からのＬレベルの出力信号は、ＨレベルからＬレベルに立ち下がる第２リセット信号ＲＳＴ２となって次段のインバータ回路５９から出力される。つまり、パルス生成回路１５は、判定回路部１２からのＨレベルの判定信号ＳＲＥＦＺに応答して、各インバータ回路５５〜５７、抵抗Ｒ、容量Ｃにて決定される遅延時間経過後にＬレベルの第２リセット信号ＲＳＴ２をコマンドラッチ回路部１１（ＦＦ回路２１のリセット側ナンド回路２１ｂ）に出力する。
【００７１】
コマンドラッチ回路部１１は、Ｌレベルの第２リセット信号ＲＳＴ２に応答してＦＦ回路２１がリセットされ、Ｈレベルのリフレッシュ信号ＲＥＦＳＺがＬレベルに立ち下がる（消失する）。判定回路１２は、リフレッシュ信号ＲＥＦＳＺのＨレベルからＬレベルへの立ち下がりに応答して、Ｈレベルの判定信号ＳＲＥＦＺをＬレベルに立ち下げる（消失させる）。
【００７２】
つまり、判定回路部１２は、コマンドラッチ回路部１１からＨレベルのリフレッシュ信号ＲＥＦＳＺされた後であって第１リセット信号ＲＳＴ１が出力される前に、Ｌレベルのパワーダウン信号ＣＫＥが入力されると、Ｈレベルの判定信号ＳＲＥＦＺを出力する。そして、判定回路１１は、パルス発生回路１５からＬレベルの第２リセット信号ＲＳＴ２が出力されると、Ｈレベルの判定信号ＳＲＥＦＺをＬレベルに立ち下げる。
【００７３】
そして、ＬレベルからＨレベルに立ち上がり、続いてＨレベルからＬレベルに立ち下がる判定信号ＳＲＥＦＺは、コマンドデコーダ回路部２の内部回路に出力される。つまり、判定信号ＳＲＥＦＺはセルフリフレッシュのエントリーを示すコマンド信号として出力される。
【００７４】
尚、コマンドラッチ回路部１１からＨレベルのリフレッシュ信号ＲＥＦＳＺが出力された後であってＬレベルのパワーダウン信号ＣＫＥが入力される前に第１リセット信号ＲＳＴ１が出力されると、判定回路１２の出力（判定信号ＳＲＥＦＺ）は、Ｌレベルのままとなる。
【００７５】
つまり、Ｌレベルのままの判定信号ＳＲＥＦＺは、パワーダウン（スタンバイ）のエントリーを示すコマンド信号として出力される。
次に、上記のように構成したＤＤＲ ＳＤＲＡＭの特徴を以下に説明する。
【００７６】
（１）本実施形態によれば、リフレッシュコマンドパルスＲＥＦＰＺに応答してセットするコマンドラッチ回路部１１を設け、リフレッシュコマンドパルスＲＥＦＰＺに応答して初期設定され、３個目の内部クロック信号ＣＬＫＩＮＺが立ち下がるとコマンドラッチ回路部１１をリセットさせるための第１リセット信号ＲＳＴ１を出力するシフトレジスタ回路１４を設けた。そして、コマンドラッチ回路部１１がリフレッシュコマンドパルスＲＥＦＰＺに応答してセットされた時から、第１リセット信号ＲＳＴ１に応答してリセットされるまでの間に、パワーダウン信号ＣＫＥがＨレベルからＬレベルに立ち下がった時、セルフリフレッシュをエントリーするための判定信号ＳＲＥＦＺを、一方、第１リセット信号ＲＳＴ１に応答してリセットされた後に、パワーダウン信号ＣＫＥがＨレベルからＬレベルに立ち下がった時、パワーダウンをエントリーするための判定信号ＳＲＥＦＺを出力する判定回路部１２を設けた。
【００７７】
従って、リフレッシュコマンドを取り込み３個目の内部クロック信号ＣＬＫＩＮＺが立ち下がるまでの間にパワーダウン信号ＣＫＥがＬレベルに立ち下がった時、セルフリフレッシュエントリーとなり、３個目の内部クロック信号ＣＬＫＩＮＺが立ち下がるまでの間にパワーダウン信号ＣＫＥがＬレベルに立ち下がらなかった時にはパワーダウンエントリーとなる新たな非同期のセルフリフレッシュのエントリー方式に対応することができる。
【００７８】
（２）本実施形態では、コマンドラッチ回路部１１は、ナンド回路２１ａ，２１ｂよりなるＦＦ回路２１にて構成した。又、第１リセット信号ＲＳＴ１を生成するシフトレジスタ回路１４は３個のシフトレジスタ部３１〜３３とからなり、第１〜第５トランスファーゲート回路３４ａ，３４ｂ，４４ａ，４４ｂ，５１及び第１〜第５ラッチ回路４０，４３，４７，５０，５４にて構成した。さらに、判定回路部１２は、ナンド回路２４とインバータ回路２５，２６にて構成した。
【００７９】
つまり、セルフリフレッシュ判定回路部１０は、非常に簡単な回路で構成されたコマンドラッチ回路部１１、判定回路部１２、シフトレジスタ回路１４にて構成されている。
【００８０】
従って、ＤＤＲ ＳＤＲＡＭの回路規模を必要以上に大型化させることなく、ＤＤＲ ＳＤＲＡＭ内にセルフリフレッシュ判定回路部１０を形成することができる。
（３）本実施形態では、リセット回路部１３を設け、リフレッシュコマンドパルス信号ＲＥＦＰＺが出力される毎に、初期化信号ＲＳＴをシフトレジスタ回路部１４に出力して第１〜第５ラッチ回路４０，４３，４７，５０，５４を初期設定させるようにした。
【００８１】
従って、シフトレジスタ回路部１２は、常に初期設定の状態からラッチ情報としてのリフレッシュ信号ＲＥＦＳＺを内部クロック信号ＣＬＫＩＮＺに基づいて第１〜第５ラッチ回路４０，４３，４７，５０，５４にシフトさせて、３クロック目の内部クロック信号ＣＬＫＩＮＺで確実に第１リセット信号ＲＳＴ１を生成することができる。
【００８２】
（４）本実施形態によれば、シフトレジスタ回路部１２はパワーダウン信号が非パワーダウン状態からパワーダウン状態になると消失する内部クロック信号ＣＬＫＩＮＺを使用している。従って、最終段の第５ラッチ回路５４がリフレッシュ信号ＲＥＦＳＺを第１リセット信号ＲＳＴ１を出力する前にパワーダウン信号ＣＫＥがパワーダウン状態になると、シフトレジスタ回路部１２は、シフト動作を停止することから第１リセット信号ＲＳＴ１を出力することはない。
【００８３】
つまり、セルフリフレッシュを判定するためのパワーダウン信号ＣＫＥに基づいて第１リセット信号ＲＳＴ１の生成の有無が制御される。その結果、シフトレジスタ回路部１４から第１リセット信号ＲＳＴ１が出力される前に、パワーダウン信号ＣＫＥがＨレベルからＬレベルに立ち下がった時には、判定回路部１２は、確実にセルフリフレッシュをエントリーするための判定信号ＳＲＥＦＺを出力することができる。
【００８４】
（５）本実施形態では、判定回路部１２がセルフリフレッシュをエントリーするための判定信号ＳＲＥＦＺを出力したとき、パルス生成回路部１５から所定の時間後に第２リセット信号ＲＳＴ２にてその判定信号ＳＲＥＦＺを消失させることができる。
【００８５】
従って、コマンドラッチ回路部１１もリセットされて、次の新たなセルフリフレッシュの判定動作に備えることができる。
尚、発明の実施形態は上記実施形態に限定されるものではなく、以下のように実施してもよい。
【００８６】
・前記実施形態では、シフトレジスタ回路部１４は、内部クロック信号ＣＬＫＩＮＺを入力したが、外部クロック信号ＣＬＫＺを使用して実施してもよい。
・前記実施形態では、シフトレジスタ回路部１４は、３クロックで第１リセット信号ＲＳＴ１を出力すように設定したが、ＪＥＤＥＣの提案の変更に応じて適宜クロック数を変更して実施してもよい。
【００８７】
・前記実施形態では、ＤＤＲ ＳＤＲＡＭに具体化したが、前記ＪＥＤＥＣが提案する非同期のセルフリフレッシュエントリーに対応するＤＲＡＭであれば、その他の半導体記憶装置に応用してもよい。
【００８８】
【発明の効果】
請求項１に記載の発明によれば、リフレッシュコマンドを取り込み予め定めた数のクロック数になるまでの間にパワーダウン信号がＨレベルからＬレベルになった時、セルフリフレッシュエントリーとなる新たな非同期のセルフリフレッシュのエントリー方式に対応することができる。
【図面の簡単な説明】
【図１】ＤＤＲ ＳＤＲＡＭの概略を説明するためのブロック図
【図２】セルフリフレッシュ判定回路部を説明するための要部ブロック図
【図３】セルフリフレッシュエントリー時のセルフリフレッシュ判定回路部内の動作波形図
【図４】パワーダウンエントリー時のセルフリフレッシュ判定回路部内の動作波形図
【符号の説明】
１０ セルフリフレッシュ判定回路部
１１ コマンドラッチ回路部
１２ 判定回路部
１３ リセット回路部
１４ シフトレジスタ回路部
１５ パルス生成回路部
ＲＥＦＰＺ リフレッシュコマンドパルス信号
ＣＬＫＺ 外部クロック信号
ＣＬＫＩＮＺ 内部クロック信号
ＣＫＥ パワーダウン信号
ＲＳＴ 初期化信号
ＲＳＴ１ 第１リセット信号
ＲＳＴ２ 第２リセット信号
ＳＲＥＦＺ 判定信号

Claims (1)

1. クロック信号に同期して取り込んだリフレッシュコマンドに基づくリフレッシュコマンド信号をラッチ情報としてラッチするとともに、第１リセット信号に応答して前記ラッチしていたラッチ情報を消失させる保持回路部と、
   前記保持回路部からのラッチ情報を入力し、そのラッチ情報を入力した時から前記クロック信号を計数し、予め定めた数になった時、前記第１リセット信号を該保持回路部に出力するクロック計数回路部と、
   前記保持回路部のラッチ情報と、ＨレベルとＬレベルのいずれかを示すパワーダウン信号とを入力し、該保持回路部がラッチ情報をラッチして消失されるまでの間に、前記パワーダウン信号がＨレベルからＬレベルになった時、セルフリフレッシュのエントリーを指示する判定信号を出力する判定回路部と、
   前記判定回路部が前記判定信号を出力した時、予め定めた時間経過後に該判定信号を消失するために、前記保持回路部のラッチ情報を消失させる第２リセット信号を生成するパルス生成回路部と
   を備え、
   前記クロック計数回路部はシフトレジスタであって、前記ラッチ情報を前記クロック信号に応答してシフトさせ、予め定めた数だけシフトさせた後、そのシフトさせたたラッチ情報を前記第１リセット信号として該保持回路部に出力するとともに、リフレッシュコマンド信号及び起動信号に基づいてリセット回路部からの出力される初期化信号に基づいて初期設定され、
   前記クロック信号は、外部装置からの外部クロック信号に基づいて半導体記憶装置内で生成した内部クロック信号であって、前記パワーダウン信号がＨレベルからＬレベルになった時、前記外部クロック信号に関係なく消失することを特徴とする半導体記憶装置。

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