JP4427871B2

JP4427871B2 - 半導体装置

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Publication number: JP4427871B2
Application number: JP2000192137A
Authority: JP
Inventors: 吉郎利穂; 伊藤　　豊; 剛橋本; 記章久保田
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2000-06-27
Filing date: 2000-06-27
Publication date: 2010-03-10
Anticipated expiration: 2020-06-27
Also published as: JP2002015568A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置において外部電源電圧の投入に応答して動作電源電圧が所定のレベルに到達するのを検出する技術に関し、例えば高集積化のために動作電圧が低電圧化されたＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）若しくはＳＤＲＡＭ（シンクロナス・ダイナミック・ランダム・アクセス・メモリ）などに適用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体装置に電源電圧が投入されたとき、その電源電圧が一定電圧に到達するまで、内部回路の動作は安定しない。例えば、半導体メモリでは電源電圧投入の直後はチャージポンピング動作による基板バイアス電圧やワード線昇圧電圧などの内部電圧がまだ充分立ち上がらず、チップ内部が安定状態に達していない。このため、電源電圧が一定電圧に達した後に、内部回路を初期化して動作可能な状態にすることが必要になる。そこで、外部電源投入時に、動作電源電圧が所定電圧に到達したか否かを検出する電圧検出回路を採用することができる。従来の電圧検出回路は、容量回路が入力に接続され前記容量回路の初期状態に応答して非クランプ状態にされて動作電源電圧を出力可能なクランプ回路を有する。前記クランプ回路の入力側には、チャージトランジスタとディスチャージトランジスタが接続される。ディスチャージトランジスタは外部電源投入当初に非クランプ状態にされるところのクランプ回路の出力に応答してオフ状態を採る。動作電源電圧の上昇に比例してクランプ回路の入力はチャージトランジスタにより徐々にチャージされ、クランプ回路の入力がその論理閾値電圧を越えることによって当該クランプ回路はクランプ状態に反転され、これに応答して回路の接地電圧を出力する。クランプ回路の出力が動作電源電圧から回路の接地電圧へ変化するのに応答して、内部回路を初期化する。
【０００３】
なお、投入された電源電圧が安定するのを検出する回路について記載された文献の例として特開平８−３０７２２５号公報がある。
【０００４】
【発明が解決しようとする課題】
しかしながら、クランプ回路を用いた電圧検出回路では、電源ノイズの影響で半導体装置が初期化されず、不所望な動作モードに入ってしまう虞のあることが本発明者によって明らかにされた。例えば、動作電源が一旦立ち上がった後に、ノイズなどにより動作電源が低下して内部状態が一時的に不安定若しくは不確定な状態になり、そのまま動作電源電圧が回復したとき、前記クランプ回路が非クランプ状態に反転されなければ、内部回路は初期化されず、その不安定若しくは不確定な状態に起因して半導体装置がテストモードなどの不所望な動作モードに入ってしまう虞がある。この原因として、クランプ回路が非クランプ状態に初期化されるには、動作電源電圧が低下するだけでは済まず、当該クランプ回路の入力側に接続された容量回路が短時間に放電動作を完了しなければならない、ということが考えられる。
【０００５】
本発明の別の目的はノイズ等による不所望な動作電源電圧の変動によって不所望な動作モードに入り難い半導体装置を提供することにある。
【０００６】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【０００７】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００８】
すなわち、半導体装置は、動作電源電圧が所定のレベルに到達するのを検出して検出信号（ＰＵＰＢ）を反転させる電圧検出回路（３３）を有し、前記検出信号の前記反転動作に応答して内部回路を初期化する。前記電圧検出回路は、動作電源電圧（ＶＰＥＲＩ）を受けてレベル一定の基準電圧（ＶＲＥＦ）を生成しようとする基準電圧発生回路（３５）と、動作電源電圧を分圧して分圧電圧（ＶＳＥＮＳＥ）を形成し前記分圧電圧の立ち上がり速度が前記基準電圧の立ち上がり速度よりも遅くされる分圧回路（３７）と、前記分圧電圧と基準電圧とを入力し前記分圧電圧が基準電圧を超えるまで電源電圧のレベル上昇に応答して立ち上がり変化され前記分圧電圧が基準電圧を超えた状態を検出して前記検出信号を立ち下がり変化させる差動増幅回路（３６）とを有する。前記動作電源電圧は例えば外部電源電圧を降圧する降圧回路（３０）の出力電圧であり、前記内部回路は前記動作電源電圧を入力して動作される回路である。
【０００９】
電源電圧投入時、分圧回路による分圧電圧が動作電源電圧の立ち上がりに追従してレベル上昇される。基準電圧発生回路は、立ち上がり途上の動作電源電圧がある程度上昇したところで、一定の基準電圧を維持する。差動増幅回路は、基準電圧よりも遅い速度で立ち上がり変化される前記分圧電圧が基準電圧以上にされる状態を検出して出力を反転する。差動増幅回路の立ち下がり変化に応答して内部回路が初期化される。ノイズ等により動作電源電圧がレベル低下されると、このレベル低下に追従して先ず分圧電圧が徐々にレベル低下し、これに遅れて基準電圧のレベルが漸次低下される。動作電源電圧が回路の接地電圧に到達する前に動作電源電圧が再度レベル上昇に転じても、その上昇変化に追従して基準電圧は分圧電圧よりも比較的速くレベル上昇し、検出信号が立ち上がり変化を始め、途中で分圧電圧が基準電圧を超えたところで、再び検出信号が立ち下がり変化される。これにより、ノイズなどにより動作電源電圧が動作保証電圧を超えて不所望にレベル低下されたとき、動作電源電圧が再びレベル上昇に転じたときは内部回路の再初期化が行なわれ、半導体装置に不所望な動作モードが設定される事態を抑制することが可能になる。
【００１０】
前記分圧回路は、例えば、ゲート電極にドレイン電極を接続したダイオード接続ＭＯＳトランジスタの直列回路と、前記ＭＯＳトランジスタの直列接続点に接続されたＭＯＳ容量と、を有して構成することが可能である。前記ＭＯＳ容量は遅延成分として機能され、分圧動作速度を比較的遅くするように機能する。
【００１１】
また、前記分圧回路は、複数個の分圧素子の直列回路と、前記分圧素子の直列接続点に接続された容量素子と、所定の分圧素子に並列接続され前記検出信号の立ち下がりに応答してオン状態を採って分圧電圧をレベル上昇させるスイッチ素子（６３）と、を有して構成することが可能である。特にこれによれば、検出信号の反転後に分圧電圧がレベル上昇されるから、検出信号の反転直後における動作電源電圧の微小変動に対して検出信号の状態が特に安定化される。
【００１２】
【発明の実施の形態】
図１０には本発明に係る半導体装置の一例であるＳＤＲＡＭのブロック図が示される。同図に示されるＳＤＲＡＭ１は、特に制限されないが、公知の半導体集積回路製造技術によって単結晶シリコンのような一つの半導体基板に形成される。このＳＤＲＡＭ１は、バンクＡを構成するメモリアレイ１０ＡとバンクＢを構成するメモリアレイ１０Ｂを備える。夫々のメモリアレイ１０Ａ，１０Ｂは、マトリクス配置されたダイナミック型のメモリセルＭＣを備え、図に従えば、同一列に配置されたメモリセルＭＣの選択端子は列毎のワード線ＷＬに結合され、同一行に配置されたメモリセルのデータ入出力端子は行毎に相補データ線ＢＬ，ＢＬｂに結合される。同図にはワード線と相補データ線は一部だけが代表的に示されているが、実際にはマトリクス状に多数配置されている。
【００１３】
上記メモリアレイ１０Ａのワード線ＷＬはロウデコーダ１１Ａによるロウアドレス信号のデコード結果に従って選ばれた１本がワードドライバ１２Ａによって選択レベルに駆動される。
【００１４】
メモリアレイ１０Ａの相補データ線はセンスアンプ及びカラム選択回路１３Ａに結合される。センスアンプ及びカラム選択回路１３Ａにおけるセンスアンプは、メモリセルＭＣからのデータ読出しによって夫々の相補データ線に現れる微小電位差を検出して増幅する増幅回路である。それにおけるカラムスイッチ回路は、相補データ線を各別に選択して相補共通データ線１４に導通させるためのスイッチ回路である。カラムスイッチ回路はカラムデコーダ１５Ａによるカラムアドレス信号のデコード結果に従って選択動作される。メモリアレイ１０Ｂ側にも同様にロウデコーダ１１Ｂ、ワードドライバ１２Ｂ、センスアンプ及びカラム選択回路１３Ｂ、そしてカラムデコーダ１５Ｂが設けられている。上記相補共通データ線１４はデータ入力バッファ１６の出力端子及びデータ出力バッファ１７の入力端子に接続される。データ入力バッファ１６の入力端子及びデータ出力バッファ１７の出力端子は１６ビットのデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ１５に接続される。
【００１５】
アドレス入力端子Ａ０〜Ａ９から供給されるロウアドレス信号とカラムアドレス信号はカラムアドレスバッファ２０とロウアドレスバッファ２１にアドレスマルチプレクス形式で取り込まれる。供給されたアドレス信号は夫々のバッファが保持する。ロウアドレスバッファ２１は、リフレッシュ動作モードではリフレッシュカウンタ２２から出力されるリフレッシュアドレス信号をロウアドレス信号として取り込む。カラムアドレスバッファ２０の出力はカラムアドレスカウンタ２３のプリセットデータとして供給され、カラムアドレスカウンタ２３は後述のコマンドなどで指定される動作モードに応じて、上記プリセットデータとしてのカラムアドレス信号、又はそのカラムアドレス信号を順次インクリメントした値を、カラムデコーダ１５Ａ，１５Ｂに向けて出力する。
【００１６】
コントローラ２５は、特に制限されないが、外部制御信号として、クロック信号ＣＬＫ、クロックイネーブル信号ＣＫＥ、チップセレクト信号ＣＳｂ（サフィックスｂはそれが付された信号がローイネーブルの信号であることを意味する）、カラムアドレスストローブ信号ＣＡＳｂ、ロウアドレスストローブ信号ＲＡＳｂ、及びライトイネーブル信号ＷＥｂ、及びデータイネーブル信号ＤＱＭＬ，ＤＱＭＵを制御信号バッファ２７を介して入力する。更に、コントローラ２５には図示を省略する信号経路を介してアドレス入力端子Ａ０〜Ａ９から制御データが供給される。コントローラ２５は、それら信号のレベルや変化のタイミングなどに基づいてＳＤＲＡＭの動作モード及び上記回路ブロックの動作を制御するための内部タイミング信号を形成するものであり、そのためのコントロールロジック（図示せず）とモードレジスタ２６を備える。
【００１７】
クロック信号ＣＬＫはＳＤＲＡＭ１のマスタクロックとされ、その他の外部入力信号は当該クロック信号ＣＬＫの立ち上がりエッジに同期して有意とされる。
【００１８】
チップセレクト信号ＣＳｂはそのローレベルによってコマンド入力サイクルの開始を指示する。チップセレクト信号がハイレベルのとき（チップ非選択状態）その他の入力は意味を持たない。但し、後述するメモリバンクの選択状態やバースト動作などの内部動作はチップ非選択状態への変化によって影響されない。
【００１９】
ＲＡＳｂ，ＣＡＳｂ，ＷＥｂの各信号は通常のＤＲＡＭにおける対応信号とは機能が相違され、後述するコマンドサイクルを定義するときに有意の信号とされる。
【００２０】
クロックイネーブル信号ＣＫＥは次のクロック信号の有効性を指示する信号であり、当該信号ＣＫＥがハイレベルであれば次のクロック信号ＣＬＫの立ち上がりエッジが有効とされ、ローレベルのときは無効とされる。
【００２１】
前記データイネーブル信号ＤＱＭＬ，ＤＱＭＵは、例えばリードモードにおいてデータ出力バッファ１７に対するアウトプットイネーブルの制御を行う。その信号ＤＱＭＬ，ＤＱＭＵがハイレベルのとき、データ出力バッファ１７は端子Ｉ／Ｏ０〜Ｉ／Ｏ１５の全てを高出力インピーダンス状態にする。
【００２２】
上記ロウアドレス信号は、クロック信号ＣＬＫの立ち上がりエッジに同期する後述のロウアドレスストローブ・バンクアクティブコマンドサイクルにおけるＡ０〜Ａ８のレベルによって定義される。
【００２３】
Ａ９からの入力は、上記ロウアドレスストローブ・バンクアクティブコマンドサイクルにおいてバンク選択信号とみなされる。即ち、Ａ９の入力がローレベルの時はメモリバンクＡが選択され、ハイレベルの時はメモリバンクＢが選択される。メモリバンクの選択制御は、特に制限されないが、選択メモリバンク側のロウデコーダのみの活性化、非選択メモリバンク側のカラムスイッチ回路の全非選択、選択メモリバンク側のみのデータ入力バッファ１６及びデータ出力バッファ１７への接続などの処理によって行うことができる。
【００２４】
上記カラムアドレス信号は、クロック信号ＣＬＫの立ち上がりエッジに同期するリード又はライトコマンド（カラムアドレス・リードコマンド、カラムアドレス・ライトコマンド）サイクルにおけるＡ０〜Ａ７のレベルによって定義される。そして、この様にして定義されたカラムアドレスはバーストアクセスのスタートアドレスとされる。
【００２５】
次に、ＳＤＲＡＭ１のコマンドを簡単に説明する。〔１〕モードレジスタセットコマンドは、上記モードレジスタ２６をセットするためのコマンドである。このコマンドは、ＣＳｂ，ＲＡＳｂ，ＣＡＳｂ，ＷＥｂ＝ローレベルによって当該コマンドが指定され、セットすべきデータ（レジスタセットデータ）はＡ０〜Ａ９を介して与えられる（Ａ０〜Ａ９がコントローラ２１２へ伝達される経路は図示を省略してある）。レジスタセットデータは、特に制限されないが、バーストレングス、ＣＡＳレイテンシー、ライトモードなどとされる。〔２〕ロウアドレスストローブ・バンクアクティブコマンは、ロウアドレスストローブの指示とＡ９によるメモリバンクの選択を有効にするコマンドであり、ＣＳｂ，ＲＡＳｂ＝ローレベル、ＣＡＳｂ，ＷＥｂ＝ハイレベルによって指示され、このときＡ０〜Ａ８に供給されるアドレスがロウアドレス信号として取り込まれ、Ａ９に供給される信号がメモリバンクの選択信号として取り込まれる。取り込動作は上述のようにクロック信号ＣＬＫの立ち上がりエッジに同期して行われる。〔３〕カラムアドレス・リードコマンは、バーストリード動作を開始するために必要なコマンドであると共に、カラムアドレスストローブの指示を与えるコマンドであり、ＣＳｂ，ＣＡＳｂ，＝ロウレベル、ＲＡＳｂ，ＷＥｂ＝ハイレベルによって指示され、このときＡ０〜Ａ７に供給されるアドレスがカラムアドレス信号として取り込まれる。これによって取り込まれたカラムアドレス信号はバーストスタートアドレスとしてカラムアドレスカウンタ２３に供給される。これによって指示されたバーストリード動作においては、その前にロウアドレスストローブ・バンクアクティブコマンドサイクルでメモリバンクとそれにおけるワード線の選択が行われており、当該選択ワード線のメモリセルが、クロック信号ＣＬＫに同期してカラムアドレスカウンタ２３から出力されるアドレス信号に従って順次選択されて、データが連続的に読出される。連続的に読出されるデータ数は上記バーストレングスによって指定された個数とされる。その他に、カラムアドレス・ライトコマンド、プリチャージコマンド、オートリフレッシュコマンド等があるが、ここではその説明を省略する。
【００２６】
図１０に示されたＳＤＲＡＭは、３．３Ｖのような外部電源電圧ＶＤＤを外部電源端子より受けるが、記憶容量増大のためにメモリアレイ１０Ａ，１０ＢにおけるＭＯＳトランジスタは小型化され、それによって、それらＭＯＳトランジスタのゲート長の縮小化、ゲート酸化膜が薄膜化されているので、メモリアレイ１０Ａ，１０Ｂにおける内部動作電圧は低電圧化され、例えば２．０Ｖのような降圧電圧ＶＤＬを動作電源とする。降圧電圧ＶＤＬは外部電源電圧ＶＤＤを降圧回路３０で降圧して形成される。また、前記降圧回路３０ではカラムアドレスデコーダ２３、ロウデコーダ１１Ａ，１１Ｂ及びコントローラ２５等の周辺回路の動作電源ＶＰＥＲＩも同様に降圧して形成する。動作電源ＶＰＥＲＩは例えば２．５Ｖとされる。また、メモリセルから電荷信号の読み出し量を多くするため、ワード線の選択レベルは昇圧電圧ＶＰＰとされる。昇圧電圧ＶＰＰは、特に制限されないが、昇圧回路３１で外部電源電圧ＶＤＤを昇圧して形成される。また、昇圧回路３１は負の基板バイアス電圧ＶＢＢも形成する。
【００２７】
前記ＳＤＲＡＭ１において、外部電源電圧ＶＤＤ投入の直後では、基板バイアス電圧ＶＢＢ及びワード線昇圧電圧ＶＰＰがまだ充分立ち上がらず、同様に、前記内部動作電圧ＶＤＬ，ＶＰＥＲＩのレベルも充分に立ち上がらない。このため、外部電源電圧ＶＤＤが投入されて動作電源ＶＰＥＲＩなどが一定電圧に達する前はメモリ回路の動作を開始させないようにする工夫を行なって、誤動作防止が図られている。以下、外部電源電圧ＶＤＤが投入された時、それが実用レベルにパワーアップされるまでの制御について説明する。
【００２８】
図１０においてＳＤＲＡＭ１は動作電源電圧検出回路３３を有する。この動作電源電圧検出回路３３はパワーアップ検出信号ＰＵＰＢを出力する。詳細は後述するが、パワーアップ検出信号ＰＵＰＢは、外部電源電圧ＶＤＤが投入されてから動作電源電圧ＶＰＥＲＩが所定のレベルに到達するまでの期間に応ずる１ショットパルス信号とされる。以下の例では、動作電源電圧検出回路３３が検出対象とする動作電源電圧は電圧ＶＰＥＲＩを一例としている。パワーアップ検出信号ＰＵＰＢは制御信号バッファ２７及びコントローラ２５に供給され、パワーアップ検出信号ＰＵＰＢの１回のパルス変化、換言すれば、立ち下がり変化に応答して、制御信号バッファ２７及びコントローラ２５を初期化し、それ以前の信号入力状態を全てキャンセルする。これにより、ＳＤＲＡＭ１の動作モードは、初期化後の制御信号バッファ２７及びコントローラ２５への入力状態によって決定される。
【００２９】
図１には動作電源電圧検出回路（以下電圧検出回路とも記す）３３の一例が示される。動作電圧検出回路３３は、回路の接地電圧ＶＳＳに対する前記電源ＶＰＥＲＩを動作電源とし、基準電圧発生回路３５、差動増幅回路３６、分圧回路３７、及び容量回路３８から成る。
【００３０】
基準電圧発生回路３５はゲート・ドレインが結合されたｐチャネル型の所謂ダイオード接続ＭＯＳトランジスタ４０、抵抗素子４１、及びベース・エミッタが結合されたｎｐｎ型バイポーラトランジスタ４２の直列回路によって構成され、電源ＶＰＥＲＩが安定化したときバイポーラトランジスタ４２のベース・エミッタ間電圧０．６Ｖを基準電圧ＶＲＥＦとして出力する。
【００３１】
分圧回路３７はゲート・ドレインが結合された所謂ダイオード接続ＭＯＳトランジスタ４３，４４，４５の直列回路によって構成される。
【００３２】
容量回路３８はＭＯＳ容量素子４６，４７によって構成される。ＭＯＳ容量素子４６，４７は、ゲートを一方の容量電極とし、ドレイン及びソースを他方の容量電極として構成され、前記ＭＯＳトランジスタ４３，４４，４５の直列接続点にＭＯＳ容量素子４６，４７のゲートが接続される。ＭＯＳ容量素子４６，４７は分圧回路３７にとって遅延成分を構成し、動作電源電圧ＶＰＥＲＩが上昇されるとき、分圧回路３７による分圧電圧ＶＳＥＮＳＥの立ち上がり速度が前記基準電圧ＶＲＥＦの立ち上がり速度よりも遅くされるようになている。
【００３３】
前記差動増幅回路３６は、ｐチャンネル型差動入力ＭＯＳトランジスタ４８，４９に、ｎチャネル型ＭＯＳトランジスタ５０，５１によるカレントミラー負荷が接続され、それらにｐチャンネル型定電流源ＭＯＳトランジスタ５２を介して動作電流が供給されるように構成される。ＭＯＳトランジスタ４９，５１のコモンドレインには直列２段のＣＭＯＳインバータ５３，５４が接続され、ＣＭＯＳインバータ５４の出力が検出信号ＰＵＰＢとされる。差動増幅回路３６は、前記分圧電圧ＶＳＥＶＳＥと基準電圧ＶＲＥＦとを入力し、前記分圧電圧ＶＳＥＮＳＥが基準電圧ＶＲＥＦを超えるまで電源電圧ＶＰＥＲＩのレベル上昇に応答して立ち上がり変化され前記分圧電圧ＶＳＥＮＳＥが基準電圧ＶＲＥＦを超えた状態を検出して前記検出信号ＰＵＰＢを立ち下がり変化させる。
【００３４】
図２には図１の電圧検出回路３３の等価回路が示される。抵抗分圧回路３８は抵抗素子Ｒ１とＲ２の直列回路で構成され、基準電圧発生回路３５は電流源ＩｓとダイオードＤｏｄの直列回路で構成される。容量回路３８には容量素子Ｃ１が設けられている。
【００３５】
図３には電圧検出回路３３におけるＶＰＥＲＩ，ＶＳＥＮＳＥ，ＶＲＥＦＦ，ＰＵＰＢの各波形図が例示される。
【００３６】
時刻ｔ０に外部電源電圧ＶＤＤが投入されると、これを受けて降圧回路３０が降圧動作を開始し、昇圧回路３１が昇圧動作を開始する。降圧回路３０から出力される動作電圧ＶＰＥＲＩは動作電源電圧検出回路３３に供給され、分圧回路３７による分圧電圧ＶＳＥＮＳＥが動作電源電圧ＶＰＥＲＩの立ち上がりに比例してレベル上昇される。基準電圧発生回路３５は、立ち上がり途上の動作電源電圧ＶＰＥＲＩがある程度上昇したところで、基準電圧ＶＲＥＦを一定電圧（０．６Ｖ）に維持する（時刻ｔ１）。差動増幅回路３６は、基準電圧ＶＲＥＦよりも遅い速度で立ち上がり変化される前記分圧電圧ＶＳＥＶＳＥが基準電圧ＶＲＥＦに到達するまでの間、動作電圧ＶＰＥＲＩの上昇に比例して検出信号ＰＵＰＢのレベルを上昇させる。そして差動増幅回路３６は、基準電圧ＶＲＥＦよりも遅い速度で立ち上がり変化される前記分圧電圧ＶＳＥＶＳＥが基準電圧ＶＲＥＦ以上にされる状態を検出すると、検出信号ＰＵＰＢをローレベルに反転する（時刻ｔ２）。このようにして検出信号ＰＵＰＢは１ショットパルス変化される。検出信号ＰＵＰＢを受ける制御信号バッファ２７及びコントローラ２５は、検出信号ＰＵＰＢの立ち下がり変化に応答して初期化される。制御信号バッファ２７はその後におけるＣＫＥなどの外部入力信号の状態をコントローラ２５に取り込んで、ＳＤＲＡＭの動作モードを決定させる。したがって、外部電源電圧ＶＤＤの投入直後に、動作電源電圧ＶＰＥＲＩが不安定な段階におけるＳＤＲＡＭの状態はキャンセルされ、電源が安定化した状態で動作を開始することができる。
【００３７】
時刻ｔ３から始る波形で例示されるように、ノイズ等により動作電源電圧ＶＰＥＲＩがレベル低下され、例えば数ｍ秒程度の比較的短い時間に０Ｖにされることを想定する。時刻ｔ３から始るようにノイズなどにより動作電源電圧ＶＰＥＲＩがレベル低下されると、このレベル低下に追従して先ず分圧電圧ＶＳＥＮＳＥが徐々にレベル低下し、これに遅れて基準電圧ＶＲＥＦのレベルが漸次低下される。動作電源電圧ＶＰＥＲＩが回路の接地電圧ＶＳＳに到達した後、時刻ｔ４から動作電源電圧が再度レベル上昇に転ずると、前記時刻ｔ０からの動作波形と同じように、その上昇変化に追従して基準電圧ＶＲＥＦは分圧電圧ＶＳＥＮＳＥよりも比較的速くレベル上昇し、検出信号ＰＵＰＢが立ち上がり変化を始め、途中で分圧電圧ＶＳＥＮＳＥが基準電圧ＶＲＥＦを超えたところで、再び検出信号ＰＵＰＢが立ち下がり変化される。特に図示はしないが、動作電源電圧ＶＰＥＲＩが回路の接地電圧ＶＳＳに到達する前に動作電源電圧ＶＰＥＲＩが再度レベル上昇に転じても、その上昇変化に追従して基準電圧ＶＲＥＦは分圧電圧ＶＳＥＮＳＥよりも比較的速くレベル上昇し、検出信号ＰＵＰＢが立ち上がり変化を始め、途中で分圧電圧ＶＳＥＮＳＥが基準電圧ＶＲＥＦを超えたところで、再び検出信号ＰＵＰＢが立ち下がり変化される。
【００３８】
これにより、ノイズなどにより動作電源電圧ＶＰＥＲＩが動作保証電圧を超えて不所望にレベル低下されたとき、動作電源電圧ＶＰＥＲＩが再びレベル上昇に転じたときは制御信号バッファ２７及びコントローラ２５の再初期化が行なわれ、半導体装置に不所望な動作モードが設定される事態を抑制することが可能になる。
【００３９】
図４乃至図６には電圧検出回路３３におけるＶＰＥＲＩ，ＶＳＥＮＳＥ，ＶＲＥＦＦ，ＰＵＰＢのシミュレーション波形が例示される。動作電源電圧ＶＰＥＲＩの不所望なレベル低下の度合いは図４、図５、図６に順に小さくなっている。図４において動作電源電圧ＶＰＥＲＩが０Ｖ近辺まで低下してもＶＳＥＮＳＥ、ＶＲＥＦは０Ｖに達しておらず、図３の波形とは相違されているが、これは図４におけるＶＰＥＲＩのレベル低下時間が図３に比べて極めて短い為であり、電圧検出回路３３にけるＭＯＳトランジスタの寄生容量成分等による影響と理解されたい。動作電圧ＶＰＥＲＩの変動幅が比較的小さい場合には図６に例示されるように検出信号ＰＵＰＢに１ショットパルス変化を生じない。
【００４０】
図７には電圧検出回路３３の別の例が示される。図１との相違点は、分圧回路３７を抵抗素子６０，６１の直列回路で構成し、直列接続点にＭＯＳ容量素子６２を接続してある。その他の構成は図１と同じであり、その詳細な説明は省略する。図７の構成によっても上記同様、外部電源電圧ＶＤＤの投入直後の動作電源電圧ＶＰＥＲＩが不安定な段階におけるＳＤＲＡＭの状態をキャンセル（コントローラ２５及び制御信号バッファ２７を初期化）して、電源が安定化した状態で動作を開始させることができ、テストモード等の不所望な動作モードが設定されることもない。そして、ノイズなどにより動作電源電圧ＶＰＥＲＩが動作保証電圧を超えて不所望にレベル低下されたとき、動作電源電圧ＶＰＥＲＩが再びレベル上昇に転じたときは同じく、ＳＤＲＡＭ１の再初期化が行なわれ、ＳＤＲＡＭ１にテストモード等の不所望な動作モードが設定される事態を抑制することが可能になる。
【００４１】
図８には電圧検出回路３３の更に別の例が示される。図１との相違点は、所定のダイオード接続ＭＯＳトランジスタ４３に並列接続され前記検出信号ＰＵＰＢの立ち下がりに応答してオン状態を採って分圧電圧ＶＳＥＮＳＥをレベル上昇させるｐチャネル型スイッチＭＯＳトランジスタ６３を追加した点である。特にこれによれば、図９の波形図に例示されるように、検出信号ＰＵＰＢの反転後に分圧電圧ＶＳＥＮＳＥがレベル上昇されるから、検出信号ＰＵＰＢのローレベルへの反転直後における動作電源電圧ＶＰＥＲＩの微小変動に対して検出信号ＰＵＰＢの状態を特に安定化させることが可能になる。この構成においても、図１と同様に、ＳＤＲＡＭ１に対して動作電源ＶＰＥＲＩが安定化した状態で動作を開始させることができ、また、ノイズなどにより動作電源電圧ＶＰＥＲＩが動作保証電圧を超えて不所望にレベル低下されたときにも制御信号バッファ２７及びコントローラ２５が再初期化され、ＳＤＲＡＭ１に不所望にテストモード等が設定されることも抑制することが可能である。
【００４２】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００４３】
例えば、基準電圧発生回路はバイポーラトランジスタのベース・エミッタ電圧を利用する回路形式に限定されず、ｐチャンネル型ＭＯＳトランジスタとｎチャンネル型ＭＯＳトランジスタとの閾値電圧の差を利用する回路形式など、その他の回路構成を採用してよい。また、差動増幅回路はｎチャネル型差動入力ＭＯＳトランジスタを備える回路構成など、その他各種の回路を採用してよい。また、動作電源電圧は降圧電圧に限定されず、外部電源電圧それ自体、或いは外部電源電圧の昇圧電圧であってもよい。また、動作電圧検出回路による検出信号を受ける内部回路はコントローラ及び制御信号バッファに限定されず、初期化を要するその他適宜の回路であってよい。本発明はＳＤＲＡＭやＤＲＡＭのようなメモリＬＳＩ（半導体装置）だけでなく、フラッシュメモリなどの電気的に書換え可能なメモリＬＳＩ、マイクロプロセッサやマイクロコンピュータなどのロジックＬＳＩ等の種種の半導体装置に適用することが可能である。
【００４４】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００４５】
すなわち、外部電源電圧の投入直後の動作電源電圧が不安定な段階における半導体装置の状態をキャンセルして、電源が安定化した状態で動作を開始させることができ、また、ノイズなどにより動作電源電圧が動作保証電圧を超えて不所望にレベル低下されたとき、動作電源電圧が再びレベル上昇に転じたときは内部回路の再初期化が行なわれ、半導体装置に不所望な動作モードが設定される事態を抑制することが可能である。
【図面の簡単な説明】
【図１】本発明に係る半導体装置が備える動作電源電圧検出回路の一例を示す回路図である。
【図２】図１の動作電源電圧検出回路の等価回路である。
【図３】図１の動作電源電圧検出回路におけるＶＰＥＲＩ，ＶＳＥＮＳＥ，ＶＲＥＦＦ，ＰＵＰＢの波形図である。
【図４】動作電源電圧検出回路におけるＶＰＥＲＩ，ＶＳＥＮＳＥ，ＶＲＥＦＦ，ＰＵＰＢのシミュレーション波形を示す第１の波形図である。
【図５】動作電源電圧検出回路におけるＶＰＥＲＩ，ＶＳＥＮＳＥ，ＶＲＥＦＦ，ＰＵＰＢのシミュレーション波形を示す第２の波形図である。
【図６】動作電源電圧検出回路におけるＶＰＥＲＩ，ＶＳＥＮＳＥ，ＶＲＥＦＦ，ＰＵＰＢのシミュレーション波形を示す第３の波形図である。
【図７】動作電源電圧検出回路として分圧回路に抵抗素子を用いた別の例を示す回路図である。
【図８】動作電源電圧検出回路として分圧比変更可能な分圧回路を用いた別の例を示す回路図である。
【図９】図８の動作電源電圧検出回路におけるＶＰＥＲＩ，ＶＳＥＮＳＥ，ＶＲＥＦＦ，ＰＵＰＢの波形図である。
【図１０】本発明に係る半導体装置の一例であるＳＤＲＡＭのブロック図である。
【符号の説明】
１ＳＤＲＡＭ
２５コントローラ
２７制御信号バッファ
３３動作電源電圧検出回路
ＰＵＰＢ検出信号
ＶＰＥＲＩ動作電源電圧
ＶＲＥＦ基準電圧
ＶＳＥＮＳＥ分圧電圧
ＶＤＤ外部電源電圧
ＶＳＳ接地電圧
３５基準電圧発生回路
３６差動増幅回路
３７分圧回路
３８容量回路
４６，４７容量素子
６３スイッチＭＯＳトランジスタ

Claims

動作電源電圧が所定のレベルに到達するのを検出して検出信号を反転させる電圧検出回路を有し、前記検出信号の前記反転動作に応答して内部回路を初期化する半導体装置であって、
前記電圧検出回路は、前記動作電源電圧を受けて閾値電圧に対応したレベル一定の基準電圧を生成しようとするトランジスタを含む基準電圧発生回路と、前記動作電源電圧を分圧して前記基準電圧の生成後に前記基準電圧よりも高い分圧電圧を形成し、前記分圧電圧の立ち上がり速度が前記基準電圧の立ち上がり速度よりも遅くされる分圧回路と、前記分圧電圧と基準電圧とを入力し前記分圧電圧が基準電圧を超えるまで電源電圧のレベル上昇に応答して立ち上がり変化され前記分圧電圧が基準電圧を超えた状態を検出して前記検出信号を立ち下がり変化させる前記差動増幅回路と、を有し、
前記分圧回路は、ゲート電極にドレイン電極を接続したダイオード接続ＭＯＳトランジスタの直列回路と、前記ＭＯＳトランジスタの直列接続点に接続されたＭＯＳ容量と、を有して成るものであることを特徴とする半導体装置。
前記分圧回路は、複数個の分圧素子の直列回路と、前記分圧素子の直列接続点に接続された容量素子と、所定の分圧素子に並列接続され前記検出信号の立ち下がりに応答してオン状態を採って分圧電圧をレベル上昇させるスイッチ素子と、を有して成るものであることを特徴とする請求項１記載の半導体装置。
前記動作電源は外部電源電圧を降圧する降圧回路の出力電圧であり、前記内部回路は前記動作電源を入力して動作される回路であることを特徴とする請求項１または請求項２記載の半導体装置。