JP3242564B2 - 昇圧回路を有する記憶装置及び昇圧回路制御方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＤＲＡＭ（Ｄｙｎａ
ｍｉｃ Ｒａｎｄｕｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）
等の半導体記憶装置に係り、特に、ワード線の選択レベ
ルを供給する昇圧回路を有する記憶装置及び昇圧回路の
制御方法に関する。

【０００２】

【従来の技術】従来におけるＤＲＡＭ等の半導体記憶装
置は、ワード線とビット線との交差部に１個の選択トラ
ンジスタと記憶情報を蓄積するキャパシタとからなるメ
モリセルを設け、選択されたワード線を例えば高いレベ
ルの選択レベルに立ち上げ、選択トランジスタをオンさ
せ、キャパシタに電荷が蓄積されているかいないかに従
ってビット線のレベルを変化させ、その微小な変化をビ
ット線に接続したセンスアンプ回路で増幅して読みだし
ている。

【０００３】そして、ＤＲＡＭの場合の通常の動作で
は、ビット線のレベル等をあらかじめプリチャードする
プリチャージ期間と、上記の如くワード線を立ち上げて
メモリセルの情報を読みだすアクティブ期間とが交互に
繰り返されるようになっている。

【０００４】記憶装置の大容量化に伴い、メモリセルの
キャパシタに蓄積される電荷の量がビット線の容量に比
較して少なくなり、よる確実に読み出しを行なうため
に、選択されたワード線の選択レベルを電源電圧値より
も高い電圧値にすることが行なわれている。その為に、
ワード線に接続されるワード線ドライバ回路に電源電圧
より高い電圧値を供給する昇圧回路を設けている。

【０００５】図６は、この昇圧回路の動作を説明するた
めのＤＲＡＭのタイミングチャート図である。昇圧回路
は、一般的には、リングオシレータ等の発振回路からの
ポンピング用のパルス（昇圧パルス）をキャパシタの一
方の電極に印加し、他方の電極側の出力電圧を昇圧する
ようにしている。そして、消費電力を節約するために、
ワード線が立ち上がるアクティブ期間のみ昇圧パルスを
供給して昇圧動作を行なっている。通常、アクティブ期
間は、ＲＡＳ（ＲｏｗＡｄｄｒｅｓｓ Ｓｔｒｏｂｅ）
信号の反転信号である／ＲＡＳ（ＲＡＳバー）によって
制御されている。即ち、有効なＲｏｗアドレス信号が供
給される／ＲＡＳ信号が低レベルの期間がアクティブ期
間で、高いレベルの期間がプリチャージ期間である。

【０００６】図６に示される様に、ワード線ＷＬの選択
立ち上がりに伴い昇圧レベルの電圧Ｖｐｐは一旦低下し
た後、昇圧パルスによって昇圧レベルＶｐｐを元のレベ
ルまで戻すよう動作し、次のアクティブ期間に備える様
にしている。

【０００７】

【発明が解決しようとする課題】しかしながら、近年の
メモリの大容量化に伴い１本のワード線に接続されるメ
モリセルの数が多くなり、また、ワード線自体の微細化
により、ワード線の寄生容量が高くなってきている。そ
の為、昇圧回路から選択ワード線に供給される昇圧レベ
ルの電圧Ｖｐｐの低下が大きくなる傾向にあり（図中の
Ｖｐｐ２）、昇圧の負担が重くなる傾向にある。また、
メモリのより高速化に伴いサイクル時間を短くすること
が要請され、その為アクティブ期間が短くなってきてい
る。その結果、従来の如くアクティブ期間だけの昇圧動
作では、そのレベルＶｐｐ３は最初のレベルＶｐｐ１ま
で戻ることができず、次のサイクルのアクティブ期間で
は、選択ワード線に供給できる電圧レベルがＶｐｐ４と
低くなり、メモリセルの情報を十分に読みだすことがで
きなくなるという問題を招くことになる。

【０００８】これを解決するために、昇圧回路の出力部
の安定化キャパシタの容量を大きくしたり、昇圧回路の
キャパシタの容量を大きくして、昇圧回路の能力を上げ
ることも考えられるが、そのようなことは両キャパシタ
の面積を大きくすることになり、半導体メモリの大容量
化、高集積化の目的に反することになり好ましくない。

【０００９】そこで、本発明の目的は、選択ワード線に
供給される昇圧電圧のレベルが十分に回復できる昇圧回
路を有する記憶装置を提供することにある。

【００１０】また本発明の他の目的は、大容量化の目的
に反することなく、昇圧回路の動作を改良して、選択ワ
ード線のレベルを情報の読みだしに必要十分な高さにす
ることができる記憶装置を提供することにある。

【００１１】更に、本発明の他の目的は、消費電力を大
幅に増やすことなく、昇圧回路の昇圧動作を補強するこ
とにより、選択ワード線の電圧レベルの低下を防止する
ことができる記憶装置を提供することにある。

【００１２】

【課題を解決するための手段】上記の目的は、本発明に
よれば、内部動作のアクティブ期間と非アクティブ期間
とを制御するアクティブ期間制御信号を内部に有する記
憶装置において、複数のワード線と、複数のビット線
と、前記ワード線とビット線の交差部に設けられたメモ
リセルと、出力端子を有し、電源電圧よりも高い電圧を
該出力端子に出力する昇圧回路と、前記複数のワード線
それぞれに接続され、前記アクティブ期間中に入力され
るワード選択信号に応答して、前記昇圧回路の出力端子
を当該対応するワード線に接続するワードドライバと、
前記アクティブ期間制御信号に応答して、前記アクティ
ブ期間より長く前記昇圧回路の昇圧動作をさせる昇圧動
作制御信号を該昇圧回路に供給する昇圧動作制御信号発
生手段とを有することを特徴とする記憶装置を提供する
ことにより達成される。

【００１３】アクティブ期間が終了してプリチャージ期
間である非アクティブ期間になっても、昇圧動作を継続
させることにより、昇圧回路の出力電圧を十分高いレベ
ルまで戻すことができる。

【００１４】ここで、アクティブ期間制御信号は、例え
ばメモリの／ＲＡＳ信号等が利用される。

【００１５】

【発明の実施の形態】以下、本発明の実施の形態を図面
を引用しながら説明する。しかしながら、本発明の技術
的範囲は、以下に説明する実施の形態の回路例等に限定
されるものではないことは明らかである。

【００１６】［記憶装置の回路構成］図１は記憶装置の
全体回路図である。記憶装置は、複数のワード線ＷＬ0
−ＷＬ3 と、それと交差して配置された複数のビット線
ＢＬ0 −ＢＬ3 と、その交差部に設けられたメモリセル
ＭＣ00−ＭＣ33がその基本的構成である。ワード線ＷＬ
は、例えばＰチャネル型トランジスタＱp0とＮチャネル
型トランジスタＱn0とからなるＣＭＯＳインバータから
構成されるワードドライバＷＤ0 −ＷＤ3 に接続されて
いる。また、ビット線ＢＬは、それぞれセンスアンプ回
路ＳＡ1,ＳＡ2に接続されている。

【００１７】ワードドライバＷＤ0-3 は、ワードデコー
ダＷＤＥＣ0-3 からのＬレベルに立ち下がる選択信号Ｗ
Ｄを受信した時に、Ｐチャネル側のトランジスタをオン
させて、昇圧回路２からの昇圧電圧Ｖｐｐをワード線Ｗ
Ｌに供給するようにしている。各ワードデコーダＷＤＥ
Ｃは、アドレスバッファ回路（図示せず）からの反転、
非反転のアドレス信号Ａ0,Ａ1 に所定の組み合わせで接
続され入力信号としている。

【００１８】メモリ装置の全体の動作は、前記の通りプ
リチャージ期間とアクティブ期間とで管理されている。
そして、それらの期間は、／ＲＡＳ信号に従って管理さ
れる。図１に示した本発明の実施の形態では、昇圧回路
２をアクティブ状態にする制御信号を、従来のように／
ＲＡＳ信号ではなく、それを遅延させた昇圧動作制御信
号Ａにしている。具体的には、後述する通り、昇圧動作
制御信号Ａは／ＲＡＳ信号の立ち上がりのタイミングの
みを遅延させた信号であり、それにより、昇圧回路２の
アクティブ状態をメモリ全体のアクティブ期間より長く
することができる。図示される通り、昇圧動作制御信号
Ａを発生する手段３は、基本的には遅延回路から構成さ
れる。

【００１９】図２は、図１の全体回路の一部と昇圧回路
２の概略構成を示す図である。昇圧回路２内には、基本
的には、制御信号Ａにより発振動作を行なう発振器２１
と、その発振器２１の出力の昇圧パルスＰＰＰによりノ
ードＮ１を昇圧するキャパシタ２２と、そのノードＮ１
の電圧を出力するダイオード回路２３と、出力Ｖｐｐに
接続された安定化キャパシタ２４が設けられている。勿
論、これは基本的な構成であり、これを変形したもので
も良いことは言うまでもない。

【００２０】［動作説明］次に、図１あるいは図２に示
した記憶装置の動作について、図３のタイミングチャー
ト図に従って説明する。

【００２１】先ず、前述の通り、／ＲＡＳ信号によっ
て、メモリ動作全体のアクティブ期間とプリチャージ期
間とが制御されている。一方、昇圧回路２に対する制御
信号Ａは、／ＲＡＳ信号の立ち上がりエッジを遅延させ
る回路であり、図３に示される通り、制御信号Ａは、／
ＲＡＳ信号の立ち下がりにほとんど遅延することなくほ
ぼ同期して立ち下がり、／ＲＡＳ信号の立ち上がりより
所定時間遅延して立ち上がる。即ち、制御信号ＡのＬレ
ベルの期間ｔppは、アクティブ期間よりも長くなってい
る。

【００２２】仮に、ワード線ＷＬ0 とビット線ＢＬ0 に
接続されたメモリセルＭＣ00が選択された場合で動作を
説明する。アクティブ期間では、最初に／ＲＡＳ信号の
立ち下がりに応答して選択されたワードデコーダＷＤＥ
Ｃ１からワード線選択信号ＷＤが立ち下がる。これに応
答して、ワードドライバＷＤ0 のＰチャネルトランジス
タＱp0がオンすることになる。一方、／ＲＡＳ信号の立
ち下がりは殆ど遅延することなく制御信号Ａに伝えられ
る。そのため発振回路２１が発振動作を行い昇圧パルス
ＰＰＰを出力する。そして、ワードドライバＷＤ0 のＰ
チャネルトランジスタを介して、昇圧回路２の出力Ｖｐ
ｐが選択されたワード線ＷＬ0 に接続される。

【００２３】その結果、選択ワード線ＷＬ0 の電位が立
ち上がる。同時に、昇圧レベルＶｐｐは、昇圧回路２内
の安定化キャパシタ２４とワード線ＷＬの寄生容量ＣWL
との比に応じたレベルに低下する。即ち、図中のＶpp2
のレベルまで低下する。ワード線ＷＬの立ち上がりに従
って、メモリセルＭＣ00のトランジスタＱm がオンし
て、キャパシタＣm 内の電荷蓄積状態をビットＢＬに伝
える。従って、メモリセル内のキャパシタＣm の電荷蓄
積状態に応じて、ビット線ＢＬの電位が上昇または下降
する。この上昇または下降は非常に微小なレベルである
ため、その後、センスアンプＳＡ1 にラッチ信号ＬＥ1
を与えることにより、センスアンプＳＡ1をアクティブ
状態にして、微小なビット線ＢＬのレベルを増幅する。
センスアンプで増幅された信号は読み出し信号ＯＵＴと
して外部に出力バッファ（図示せず）を介して出力され
る。また、同時に増幅されたビット線ＢＬのレベルに従
って、メモリセルＭＣ00への再書き込みが行なわれる。

【００２４】次に、アクティブ期間の終了となる／ＲＡ
Ｓ信号の立ち上がりに同期して、ワードデコーダＷＤＥ
Ｃからのワード線選択信号ＷＤが非選択状態のＨレベル
に立ち上がる。その結果、ワードドライバＷＤ0 のＮチ
ャネル側のトランジスタＱn0がオンして、ワード線ＷＬ
の電位は、グランド電位Ｖｓｓまで下がる。同時に、ワ
ードドライバＷＤ0 のＰチャネルトランジスタＱp0はオ
フとなり、昇圧回路２の出力Ｖｐｐは選択ワード線から
分離される。そして、プリチャージ期間中に、ビット線
ＢＬの電位は中間レベルにプリチャージされ、次のアク
ティブ期間まで待機することになる。

【００２５】本発明によれば、／ＲＡＳ信号の立ち上が
りのタイミングを遅延させた昇圧動作制御信号Ａにより
昇圧回路２の発振器２１が制御されている。従って、／
ＲＡＳ信号が立ち上がってプリチャージ期間になって
も、発振器２１は昇圧パルスＰＰＰを出力し続けること
になる。その為、プリチャージ期間に入ってしばらくの
間は、昇圧回路２の出力Ｖｐｐは上昇し続けて、元のレ
ベルＶｐｐ１と同じレベルＶｐｐ３まで回復することに
なる。従って、次のアクティブ期間でも、十分に高い昇
圧レベルを選択ワード線に供給することができる。その
結果、ワード線に接続された時に低下する昇圧レベルＶ
ｐｐ（これは選択ワード線ＷＬの電位）は、図示される
通りＶｐｐ４と十分にメモリセルの情報を読みだすこと
ができる電位になる。特に、プリチャージ期間に入って
から、Ｐチャネルトランジスタがオフして、選択されて
いたワード線が昇圧回路２の出力から切り離された後
に、昇圧回路２が昇圧動作を続けることになり、その間
の昇圧動作では出力の容量が少なくなるため、昇圧のス
ピードが速まることになる。

【００２６】本発明の実施の形態によれば、昇圧回路２
内のキャパシタ２２、２４の容量を特に大きくすること
なく、発振器２１の動作期間を長くすることで、昇圧回
路２自体の能力を上げている。消費電力を節約する為
に、昇圧回路２の動作期間は出来るだけ短くすることが
望ましい。従って、メモリ装置が保証している最短のサ
イクルで動作した時の昇圧レベルＶｐｐが読み取り動作
不能になるまで下がらない程度の期間だけ、昇圧回路２
のアクティブ期間を長くしてやれば良い。そして、その
期間が過ぎれば、直ちに動作を停止して、無用に電力を
消費することがないようにしている。

【００２７】上記の様に、制御信号Ａの立ち上がりのタ
イミングは、／ＲＡＳ信号に対して必要最小限の遅延を
有していれば良い。従って、例えば、メモリ装置全体の
サイクルタイムが長い場合には、メモリのアクティブ期
間も長いので、昇圧回路２の制御信号Ａの遅延の程度は
少なくてよいが、サイクルタイムが短くなった場合に
は、メモリのアクティブ期間が短くなるので、制御信号
Ａの遅延の程度を大きくすることにより、最低の消費電
力で従来の問題点を解決することができる。この様に、
アクティブ期間の長さに応じて必要な期間だけ制御信号
Ａの立ち上がりを遅延させることになる。また、特殊な
場合として、一つのメモリ装置でもサイクルタイムが短
く動作する時と長く動作する時がある場合は、入力され
る／ＲＡＳ信号のＬレベル期間の長さに応じて、制御信
号Ａの立ち上がりの遅延の程度をダイナミックに変える
ことも考えられる。

【００２８】［昇圧回路と昇圧動作制御信号発生手段］
図４は本発明の実施の形態にかかる昇圧動作制御信号発
生手段である遅延回路３の例である。この回路例では、
立ち上がりと立ち下がりにヒステリシス特性を有するゲ
ートＧ1 −Ｇ6 を直列に接続している。各ゲートは、Ｐ
チャネルトランジスタとＮチャネルトランジスタからな
るＣＭＯＳインバータ回路で構成されていて、抵抗ｒ
１，ｒ２とキャパシタＣ１とを図４の通り配置すること
で、奇数段目のゲート回路Ｇ1,Ｇ3,Ｇ5 は、入力信号の
立ち上がりに対する出力信号の立ち下がりは遅く、入力
信号の立ち下がりに対する出力信号の立ち上がりは遅延
が殆どない動作になる。また、偶数段目のゲート回路Ｇ
２，Ｇ４，Ｇ６はその逆の動作になる。従って、／ＲＡ
Ｓ信号の立ち下がりに対しては、殆ど遅延することなく
制御信号Ａが立ち下がり、／ＲＡＳ信号の立ち上がりに
対しては、所定の遅延をして制御信号Ａが立ち上がる。

【００２９】尚、図中の抵抗ｒ１及びキャパシタＣ１
は、半導体回路として半導体デバイス内に種々の態様で
作り込むことができるのは明白である。例えば、抵抗ｒ
１は、ＮチャネルトランジスタＱ2,Ｑ6,Ｑ10のチャネル
幅を短くしたり、チャネル長を長くしたり、或いはその
閾値を高く設定する等によっても実現できる。抵抗ｒ２
についても同様にＰチャネルトランジスタの構造を変更
することによって実現できる。従って、遅延回路３を設
けたことによる集積回路上での面積の増大はほとんどな
い。

【００３０】以上の構成にすることにより、図３に示し
た通り、制御信号Ａの立ち上がりエッジのみを／ＲＡＳ
信号から遅延させることができる。遅延の程度は、例え
ば遅延回路のゲート数、または抵抗ｒ１，ｒ２やキャパ
シタＣ１の値等によって最適値に設定することができ
る。

【００３１】図５は、昇圧回路の回路例である。この回
路例は、昇圧回路２内の発振器２１が省略されている。
図に示される通り、６つのＮチャネルトランジスタＱ21
−Ｑ26と、ポンピング用のキャパシタ２２１，２２２及
び安定化キャパシタ２４とから構成されている。そし
て、図示しない発振器２１から逆相の昇圧パルス信号φ
１とφ２がインバータ２５，２６を介してノードＮ１と
Ｎ２に接続されるポンピングキャパシタ２２１，２２２
に供給される。

【００３２】この回路の動作は、次の通りである。最初
の状態では、ノードＮ１，Ｎ２は、トランジスタＱ21，
Ｑ25により、電源電圧Ｖｃｃからトランジスタの閾値電
圧分低い電位になっている。そこで、例えば仮に、昇圧
パルス信号φ１が立ち下がったとすると、インバータ２
５の出力がＬからＨレベルに立ち上がり、ノードＮ１は
Ｖｃｃより高いＶｐｐまで上昇する。その結果、トラン
ジスタＱ24のゲート電位も電源電圧Ｖｃｃ以上になり、
それに従ってノードＮ２は電源電圧Ｖｃｃレベルまで上
昇することになる。次に、今度は逆相側の昇圧パルスφ
２が立ち下がると、インバータ回路２６の出力が立ち上
がり、キャパシタ２２２を介してノードＮ２のレベルが
電源電圧Ｖｃｃレベルから更に高いＶｐｐレベルまで上
昇することになる。その結果、トランジスタＱ22を介し
てノードＮ１の電位も電源電圧Ｖｃｃまで上昇する。そ
して、次の昇圧パルスφ１の立ち下がりで、ノードＮ１
はＶｐｐレベルまで上昇することになる。

【００３３】このようにして電源電圧Ｖｃｃよりも高い
Ｖｐｐのレベルに上昇したノードＮ１，Ｎ２の電位は、
それぞれのダイオードＱ23，Ｑ26を介して、安定化キャ
パシタ２４を充電し、昇圧回路２の出力の電位Ｖｐｐを
電源電位Ｖｃｃよりも高くする。

【００３４】

【発明の効果】以上説明した通り、本発明によれば、昇
圧回路の昇圧動作をアクティブ期間よりも長い期間行な
うようにしたので、短いサイクルタイムで動作した場合
でも、十分にワード線に読み出しに必要な高いレベルの
電圧を供給することができ、メモリの信頼性を向上させ
ることができる。

【図面の簡単な説明】

【図１】記憶装置の全体回路図である。

【図２】昇圧回路の概略内部構成を示す図である。

【図３】タイミングチャート図である。

【図４】昇圧動作制御信号発生手段の例である。

【図５】昇圧回路の例である。

【図６】従来例のタイミングチャート図である。

【符号の説明】

ＷＬ0-3 ワード線 ＢＬ0-3 ビット線 ＭＣ00-33 メモリセル ＷＤ0-3 ワードドライバ ＷＤ ワード選択信号 １ 記憶装置 ２ 昇圧回路 ３ 昇圧動作制御信号発生手段 ／ＲＡＳ アクティブ期間制御信号 Ｖｐｐ 昇圧電圧 Ａ 昇圧動作制御信号

Claims (10)

(57)【特許請求の範囲】
1. 【請求項１】アクティブ期間か非アクティブ期間かを示
   すアクティブ期間制御信号を有する記憶装置において、前記アクティブ期間制御信号が入力され、前記アクティ
   ブ期間より長いパルス幅を有する昇圧動作制御信号を生
   成する昇圧動作制御信号発生手段と、 前記昇圧動作制御信号に応答して前記アクティブ期間よ
   りも長い期間選択的にパルス信号を出力する発振器と、
   一方の電極に該パルス信号が供給される昇圧キャパシタ
   を有し、該昇圧キャパシタの他方の電極に電源電圧より
   も高い昇圧電圧を生成するする昇圧回路、 を有することを特徴とする記憶装置。
2. 【請求項２】請求項１において、前記昇圧回路は、前記
   アクティブ期間と非アクティブ期間にまたがって昇圧動
   作することを特徴とする記憶装置。
3. 【請求項３】請求項１において、 前記昇圧動作制御信号は、前記アクティブ期間制御信号
   の前記アクティブ期間開始を示す第１の変化に応答して
   第１のレベルから第２のレベルに変化し、前記アクティ
   ブ期間制御信号の前記アクティブ期間の終了を示す第２
   の変化から遅延して前記第２のレベルから前記第１のレ
   ベルに変化することを特徴とする記憶装置。
4. 【請求項４】請求項３において、 前記遅延の長さは前記アクティブ期間が長い場合は短
   く、前記アクティブ期間が短い場合は長く設定すること
   を特徴とする記憶装置の遅延時間設定方法。
5. 【請求項５】請求項１において、 前記昇圧動作制御信号発生手段は、出力の立上り時間と
   立下り時間とが異なる２種類のインバータ回路を交互に
   複数段接続して構成されていることを特徴とする記憶装
   置。
6. 【請求項６】請求項５において、 前記２種類のインバータ回路の各々は、高電位電源線と
   低電位電源線との間に直列接続されたＰＭＯＳトランジ
   スタ及びＮＭＯＳトランジスタを有し、該ＰＭＯＳトラ
   ンジスタとＮＭＯＳトランジスタの結節点が出力ノード
   となるように構成され、前記高電位 電源線と前記出力
   ノード間の第１の抵抗値と、前記出力ノードと前記低電
   位電源線間の第２の抵抗値とは不均等であることを特徴
   とする記憶装置。
7. 【請求項７】請求項６において、 前記２種類のインバータ回路の各々において、前記ＰＭ
   ＯＳトランジスタの内部抵抗と前記ＮＭＯＳトランジス
   タの抵抗値とが不均等であることを特徴とする記憶装
   置。
8. 【請求項８】請求項１において、 それぞれメモリセルが接続された複数のワード線と、 ワード線選択信号に応答して、前記昇圧電圧を選択され
   たワード線に接続するワードドライバをさらに有するこ
   とを特徴とする記憶装置。
9. 【請求項９】請求項８において、 前記アクティブ期間制御信号の第１の変化に応答して前
   記ワード線選択信号が前記ワードドライバに供給され、
   前記アクティブ期間制御信号の第２の変化に応答して前
   記選択されたワード線を前記昇圧電圧から分離すること
   を特徴とする記憶装置。
10. 【請求項１０】請求項８又は９において、 前記ワードドライバは、ＰチャネルトランジスタとＮチ
    ャネルトランジスタを接続したＣＭＯＳインバータ回路
    を有し、該両トランジスタのゲート電極に前記ワード線
    選択信号が供給され、該両トランジスタの一方側の電極
    の接続点に前記ワード線が接続され、該Ｐチャンネルト
    ランジスタの他方側の電極に前記昇圧電圧が供給されて
    いることを特徴とする記憶装置。