JPH09147558A - 昇圧回路を有する記憶装置及び昇圧回路制御方法 - Google Patents
昇圧回路を有する記憶装置及び昇圧回路制御方法Info
- Publication number
- JPH09147558A JPH09147558A JP7310206A JP31020695A JPH09147558A JP H09147558 A JPH09147558 A JP H09147558A JP 7310206 A JP7310206 A JP 7310206A JP 31020695 A JP31020695 A JP 31020695A JP H09147558 A JPH09147558 A JP H09147558A
- Authority
- JP
- Japan
- Prior art keywords
- control signal
- active period
- booster circuit
- word
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
み出しが正常に行なわれないのを防止する。 【解決手段】内部動作のアクティブ期間と非アクティブ
期間とを制御するアクティブ期間制御信号を内部に有す
る記憶装置において、複数のワード線と、複数のビット
線と、前記ワード線とビット線の交差部に設けられたメ
モリセルと、出力端子を有し、電源電圧よりも高い電圧
を該出力端子に出力する昇圧回路と、前記複数のワード
線それぞれに接続され、前記アクティブ期間中に入力さ
れるワード選択信号に応答して、前記昇圧回路の出力端
子を当該対応するワード線に接続するワードドライバ
と、前記アクティブ期間制御信号に応答して、前記アク
ティブ期間より長く前記昇圧回路の昇圧動作をさせる昇
圧動作制御信号を該昇圧回路に供給する昇圧動作制御信
号発生手段とを有する。
Description
mic Randum Access Memory)
等の半導体記憶装置に係り、特に、ワード線の選択レベ
ルを供給する昇圧回路を有する記憶装置及び昇圧回路の
制御方法に関する。
置は、ワード線とビット線との交差部に1個の選択トラ
ンジスタと記憶情報を蓄積するキャパシタとからなるメ
モリセルを設け、選択されたワード線を例えば高いレベ
ルの選択レベルに立ち上げ、選択トランジスタをオンさ
せ、キャパシタに電荷が蓄積されているかいないかに従
ってビット線のレベルを変化させ、その微小な変化をビ
ット線に接続したセンスアンプ回路で増幅して読みだし
ている。
は、ビット線のレベル等をあらかじめプリチャードする
プリチャージ期間と、上記の如くワード線を立ち上げて
メモリセルの情報を読みだすアクティブ期間とが交互に
繰り返されるようになっている。
キャパシタに蓄積される電荷の量がビット線の容量に比
較して少なくなり、よる確実に読み出しを行なうため
に、選択されたワード線の選択レベルを電源電圧値より
も高い電圧値にすることが行なわれている。その為に、
ワード線に接続されるワード線ドライバ回路に電源電圧
より高い電圧値を供給する昇圧回路を設けている。
めのDRAMのタイミングチャート図である。昇圧回路
は、一般的には、リングオシレータ等の発振回路からの
ポンピング用のパルス(昇圧パルス)をキャパシタの一
方の電極に印加し、他方の電極側の出力電圧を昇圧する
ようにしている。そして、消費電力を節約するために、
ワード線が立ち上がるアクティブ期間のみ昇圧パルスを
供給して昇圧動作を行なっている。通常、アクティブ期
間は、RAS(RowAddress Strobe)
信号の反転信号である/RAS(RASバー)によって
制御されている。即ち、有効なRowアドレス信号が供
給される/RAS信号が低レベルの期間がアクティブ期
間で、高いレベルの期間がプリチャージ期間である。
立ち上がりに伴い昇圧レベルの電圧Vppは一旦低下し
た後、昇圧パルスによって昇圧レベルVppを元のレベ
ルまで戻すよう動作し、次のアクティブ期間に備える様
にしている。
メモリの大容量化に伴い1本のワード線に接続されるメ
モリセルの数が多くなり、また、ワード線自体の微細化
により、ワード線の寄生容量が高くなってきている。そ
の為、昇圧回路から選択ワード線に供給される昇圧レベ
ルの電圧Vppの低下が大きくなる傾向にあり(図中の
Vpp2)、昇圧の負担が重くなる傾向にある。また、
メモリのより高速化に伴いサイクル時間を短くすること
が要請され、その為アクティブ期間が短くなってきてい
る。その結果、従来の如くアクティブ期間だけの昇圧動
作では、そのレベルVpp3は最初のレベルVpp1ま
で戻ることができず、次のサイクルのアクティブ期間で
は、選択ワード線に供給できる電圧レベルがVpp4と
低くなり、メモリセルの情報を十分に読みだすことがで
きなくなるという問題を招くことになる。
の安定化キャパシタの容量を大きくしたり、昇圧回路の
キャパシタの容量を大きくして、昇圧回路の能力を上げ
ることも考えられるが、そのようなことは両キャパシタ
の面積を大きくすることになり、半導体メモリの大容量
化、高集積化の目的に反することになり好ましくない。
供給される昇圧電圧のレベルが十分に回復できる昇圧回
路を有する記憶装置を提供することにある。
に反することなく、昇圧回路の動作を改良して、選択ワ
ード線のレベルを情報の読みだしに必要十分な高さにす
ることができる記憶装置を提供することにある。
幅に増やすことなく、昇圧回路の昇圧動作を補強するこ
とにより、選択ワード線の電圧レベルの低下を防止する
ことができる記憶装置を提供することにある。
よれば、内部動作のアクティブ期間と非アクティブ期間
とを制御するアクティブ期間制御信号を内部に有する記
憶装置において、複数のワード線と、複数のビット線
と、前記ワード線とビット線の交差部に設けられたメモ
リセルと、出力端子を有し、電源電圧よりも高い電圧を
該出力端子に出力する昇圧回路と、前記複数のワード線
それぞれに接続され、前記アクティブ期間中に入力され
るワード選択信号に応答して、前記昇圧回路の出力端子
を当該対応するワード線に接続するワードドライバと、
前記アクティブ期間制御信号に応答して、前記アクティ
ブ期間より長く前記昇圧回路の昇圧動作をさせる昇圧動
作制御信号を該昇圧回路に供給する昇圧動作制御信号発
生手段とを有することを特徴とする記憶装置を提供する
ことにより達成される。
間である非アクティブ期間になっても、昇圧動作を継続
させることにより、昇圧回路の出力電圧を十分高いレベ
ルまで戻すことができる。
ばメモリの/RAS信号等が利用される。
を引用しながら説明する。しかしながら、本発明の技術
的範囲は、以下に説明する実施の形態の回路例等に限定
されるものではないことは明らかである。
全体回路図である。記憶装置は、複数のワード線WL0
−WL3 と、それと交差して配置された複数のビット線
BL0 −BL3 と、その交差部に設けられたメモリセル
MC00−MC33がその基本的構成である。ワード線WL
は、例えばPチャネル型トランジスタQp0とNチャネル
型トランジスタQn0とからなるCMOSインバータから
構成されるワードドライバWD0 −WD3 に接続されて
いる。また、ビット線BLは、それぞれセンスアンプ回
路SA1,SA2に接続されている。
ダWDEC0-3 からのLレベルに立ち下がる選択信号W
Dを受信した時に、Pチャネル側のトランジスタをオン
させて、昇圧回路2からの昇圧電圧Vppをワード線W
Lに供給するようにしている。各ワードデコーダWDE
Cは、アドレスバッファ回路(図示せず)からの反転、
非反転のアドレス信号A0,A1 に所定の組み合わせで接
続され入力信号としている。
リチャージ期間とアクティブ期間とで管理されている。
そして、それらの期間は、/RAS信号に従って管理さ
れる。図1に示した本発明の実施の形態では、昇圧回路
2をアクティブ状態にする制御信号を、従来のように/
RAS信号ではなく、それを遅延させた昇圧動作制御信
号Aにしている。具体的には、後述する通り、昇圧動作
制御信号Aは/RAS信号の立ち上がりのタイミングの
みを遅延させた信号であり、それにより、昇圧回路2の
アクティブ状態をメモリ全体のアクティブ期間より長く
することができる。図示される通り、昇圧動作制御信号
Aを発生する手段3は、基本的には遅延回路から構成さ
れる。
2の概略構成を示す図である。昇圧回路2内には、基本
的には、制御信号Aにより発振動作を行なう発振器21
と、その発振器21の出力の昇圧パルスPPPによりノ
ードN1を昇圧するキャパシタ22と、そのノードN1
の電圧を出力するダイオード回路23と、出力Vppに
接続された安定化キャパシタ24が設けられている。勿
論、これは基本的な構成であり、これを変形したもので
も良いことは言うまでもない。
した記憶装置の動作について、図3のタイミングチャー
ト図に従って説明する。
て、メモリ動作全体のアクティブ期間とプリチャージ期
間とが制御されている。一方、昇圧回路2に対する制御
信号Aは、/RAS信号の立ち上がりエッジを遅延させ
る回路であり、図3に示される通り、制御信号Aは、/
RAS信号の立ち下がりにほとんど遅延することなくほ
ぼ同期して立ち下がり、/RAS信号の立ち上がりより
所定時間遅延して立ち上がる。即ち、制御信号AのLレ
ベルの期間tppは、アクティブ期間よりも長くなってい
る。
接続されたメモリセルMC00が選択された場合で動作を
説明する。アクティブ期間では、最初に/RAS信号の
立ち下がりに応答して選択されたワードデコーダWDE
C1からワード線選択信号WDが立ち下がる。これに応
答して、ワードドライバWD0 のPチャネルトランジス
タQp0がオンすることになる。一方、/RAS信号の立
ち下がりは殆ど遅延することなく制御信号Aに伝えられ
る。そのため発振回路21が発振動作を行い昇圧パルス
PPPを出力する。そして、ワードドライバWD0 のP
チャネルトランジスタを介して、昇圧回路2の出力Vp
pが選択されたワード線WL0 に接続される。
ち上がる。同時に、昇圧レベルVppは、昇圧回路2内
の安定化キャパシタ24とワード線WLの寄生容量CWL
との比に応じたレベルに低下する。即ち、図中のVpp2
のレベルまで低下する。ワード線WLの立ち上がりに従
って、メモリセルMC00のトランジスタQm がオンし
て、キャパシタCm 内の電荷蓄積状態をビットBLに伝
える。従って、メモリセル内のキャパシタCm の電荷蓄
積状態に応じて、ビット線BLの電位が上昇または下降
する。この上昇または下降は非常に微小なレベルである
ため、その後、センスアンプSA1 にラッチ信号LE1
を与えることにより、センスアンプSA1をアクティブ
状態にして、微小なビット線BLのレベルを増幅する。
センスアンプで増幅された信号は読み出し信号OUTと
して外部に出力バッファ(図示せず)を介して出力され
る。また、同時に増幅されたビット線BLのレベルに従
って、メモリセルMC00への再書き込みが行なわれる。
S信号の立ち上がりに同期して、ワードデコーダWDE
Cからのワード線選択信号WDが非選択状態のHレベル
に立ち上がる。その結果、ワードドライバWD0 のNチ
ャネル側のトランジスタQn0がオンして、ワード線WL
の電位は、グランド電位Vssまで下がる。同時に、ワ
ードドライバWD0 のPチャネルトランジスタQp0はオ
フとなり、昇圧回路2の出力Vppは選択ワード線から
分離される。そして、プリチャージ期間中に、ビット線
BLの電位は中間レベルにプリチャージされ、次のアク
ティブ期間まで待機することになる。
りのタイミングを遅延させた昇圧動作制御信号Aにより
昇圧回路2の発振器21が制御されている。従って、/
RAS信号が立ち上がってプリチャージ期間になって
も、発振器21は昇圧パルスPPPを出力し続けること
になる。その為、プリチャージ期間に入ってしばらくの
間は、昇圧回路2の出力Vppは上昇し続けて、元のレ
ベルVpp1と同じレベルVpp3まで回復することに
なる。従って、次のアクティブ期間でも、十分に高い昇
圧レベルを選択ワード線に供給することができる。その
結果、ワード線に接続された時に低下する昇圧レベルV
pp(これは選択ワード線WLの電位)は、図示される
通りVpp4と十分にメモリセルの情報を読みだすこと
ができる電位になる。特に、プリチャージ期間に入って
から、Pチャネルトランジスタがオフして、選択されて
いたワード線が昇圧回路2の出力から切り離された後
に、昇圧回路2が昇圧動作を続けることになり、その間
の昇圧動作では出力の容量が少なくなるため、昇圧のス
ピードが速まることになる。
内のキャパシタ22、24の容量を特に大きくすること
なく、発振器21の動作期間を長くすることで、昇圧回
路2自体の能力を上げている。消費電力を節約する為
に、昇圧回路2の動作期間は出来るだけ短くすることが
望ましい。従って、メモリ装置が保証している最短のサ
イクルで動作した時の昇圧レベルVppが読み取り動作
不能になるまで下がらない程度の期間だけ、昇圧回路2
のアクティブ期間を長くしてやれば良い。そして、その
期間が過ぎれば、直ちに動作を停止して、無用に電力を
消費することがないようにしている。
イミングは、/RAS信号に対して必要最小限の遅延を
有していれば良い。従って、例えば、メモリ装置全体の
サイクルタイムが長い場合には、メモリのアクティブ期
間も長いので、昇圧回路2の制御信号Aの遅延の程度は
少なくてよいが、サイクルタイムが短くなった場合に
は、メモリのアクティブ期間が短くなるので、制御信号
Aの遅延の程度を大きくすることにより、最低の消費電
力で従来の問題点を解決することができる。この様に、
アクティブ期間の長さに応じて必要な期間だけ制御信号
Aの立ち上がりを遅延させることになる。また、特殊な
場合として、一つのメモリ装置でもサイクルタイムが短
く動作する時と長く動作する時がある場合は、入力され
る/RAS信号のLレベル期間の長さに応じて、制御信
号Aの立ち上がりの遅延の程度をダイナミックに変える
ことも考えられる。
図4は本発明の実施の形態にかかる昇圧動作制御信号発
生手段である遅延回路3の例である。この回路例では、
立ち上がりと立ち下がりにヒステリシス特性を有するゲ
ートG1 −G6 を直列に接続している。各ゲートは、P
チャネルトランジスタとNチャネルトランジスタからな
るCMOSインバータ回路で構成されていて、抵抗r
1,r2とキャパシタC1とを図4の通り配置すること
で、奇数段目のゲート回路G1,G3,G5 は、入力信号の
立ち上がりに対する出力信号の立ち下がりは遅く、入力
信号の立ち下がりに対する出力信号の立ち上がりは遅延
が殆どない動作になる。また、偶数段目のゲート回路G
2,G4,G6はその逆の動作になる。従って、/RA
S信号の立ち下がりに対しては、殆ど遅延することなく
制御信号Aが立ち下がり、/RAS信号の立ち上がりに
対しては、所定の遅延をして制御信号Aが立ち上がる。
は、半導体回路として半導体デバイス内に種々の態様で
作り込むことができるのは明白である。例えば、抵抗r
1は、NチャネルトランジスタQ2,Q6,Q10のチャネル
幅を短くしたり、チャネル長を長くしたり、或いはその
閾値を高く設定する等によっても実現できる。抵抗r2
についても同様にPチャネルトランジスタの構造を変更
することによって実現できる。従って、遅延回路3を設
けたことによる集積回路上での面積の増大はほとんどな
い。
た通り、制御信号Aの立ち上がりエッジのみを/RAS
信号から遅延させることができる。遅延の程度は、例え
ば遅延回路のゲート数、または抵抗r1,r2やキャパ
シタC1の値等によって最適値に設定することができ
る。
路例は、昇圧回路2内の発振器21が省略されている。
図に示される通り、6つのNチャネルトランジスタQ21
−Q26と、ポンピング用のキャパシタ221,222及
び安定化キャパシタ24とから構成されている。そし
て、図示しない発振器21から逆相の昇圧パルス信号φ
1とφ2がインバータ25,26を介してノードN1と
N2に接続されるポンピングキャパシタ221,222
に供給される。
の状態では、ノードN1,N2は、トランジスタQ21,
Q25により、電源電圧Vccからトランジスタの閾値電
圧分低い電位になっている。そこで、例えば仮に、昇圧
パルス信号φ1が立ち下がったとすると、インバータ2
5の出力がLからHレベルに立ち上がり、ノードN1は
Vccより高いVppまで上昇する。その結果、トラン
ジスタQ24のゲート電位も電源電圧Vcc以上になり、
それに従ってノードN2は電源電圧Vccレベルまで上
昇することになる。次に、今度は逆相側の昇圧パルスφ
2が立ち下がると、インバータ回路26の出力が立ち上
がり、キャパシタ222を介してノードN2のレベルが
電源電圧Vccレベルから更に高いVppレベルまで上
昇することになる。その結果、トランジスタQ22を介し
てノードN1の電位も電源電圧Vccまで上昇する。そ
して、次の昇圧パルスφ1の立ち下がりで、ノードN1
はVppレベルまで上昇することになる。
Vppのレベルに上昇したノードN1,N2の電位は、
それぞれのダイオードQ23,Q26を介して、安定化キャ
パシタ24を充電し、昇圧回路2の出力の電位Vppを
電源電位Vccよりも高くする。
圧回路の昇圧動作をアクティブ期間よりも長い期間行な
うようにしたので、短いサイクルタイムで動作した場合
でも、十分にワード線に読み出しに必要な高いレベルの
電圧を供給することができ、メモリの信頼性を向上させ
ることができる。
Claims (8)
- 【請求項1】内部動作のアクティブ期間と非アクティブ
期間とを制御するアクティブ期間制御信号を内部に有す
る記憶装置において、 複数のワード線と、 複数のビット線と、 前記ワード線とビット線の交差部に設けられたメモリセ
ルと、 出力端子を有し、電源電圧よりも高い電圧を該出力端子
に出力する昇圧回路と、 前記複数のワード線それぞれに接続され、前記アクティ
ブ期間中に入力されるワード選択信号に応答して、前記
昇圧回路の出力端子を当該対応するワード線に接続する
ワードドライバと、 前記アクティブ期間制御信号に応答して、前記アクティ
ブ期間より長く前記昇圧回路の昇圧動作をさせる昇圧動
作制御信号を該昇圧回路に供給する昇圧動作制御信号発
生手段とを有することを特徴とする記憶装置。 - 【請求項2】請求項1において、 前記昇圧回路は、前記昇圧動作制御信号に応答してパル
ス信号を出力する発振器と、該パルス信号が一方の電極
に供給され他方の電極に前記出力端子が接続される昇圧
キャパシタとを有することを特徴とする記憶装置。 - 【請求項3】請求項1または2において、 前記昇圧動作制御信号は、前記アクティブ期間制御信号
の前記アクティブ期間開始を制御する第一の変化に応答
して前記昇圧動作をさせる第一のレベルに変化し、前記
アクティブ期間制御信号の前記アクティブ期間の終了を
制御する第二の変化から遅延して前記昇圧動作を停止す
る第二のレベルに変化することを特徴とする記憶装置。 - 【請求項4】請求項3において、 前記アクティブ期間制御信号の第一の変化に応答して、
前記ワード選択信号が前記ワードドライバに供給され、
前記アクティブ期間制御信号の第二の変化に応答して、
前記選択されたワード線が前記昇圧回路の出力端子から
分離されることを特徴とする記憶装置。 - 【請求項5】請求項1乃至4の何れかの請求項におい
て、 前記昇圧動作制御信号発生手段は、出力の立ち上がり時
間と立ち下がり時間とが異なる2種類のインバータ回路
を交互に複数段接続して構成したことを特徴とする記憶
装置。 - 【請求項6】請求項1乃至4の何れかの請求項におい
て、 前記ワードドライバは、PチャネルトランジスタとNチ
ャネルトランジスタを接続したCMOSインバータ回路
を有し、該両トランジスタのゲート電極に前記ワード選
択信号が供給され、該両トランジスタの一方側の電極の
接続点に前記ワード線が接続され、該Pチャネルトラン
ジスタの他方側の電極に前記昇圧回路の出力端子が接続
されていることを特徴とする記憶装置。 - 【請求項7】内部動作のアクティブ期間と非アクティブ
期間とを制御するアクティブ期間制御信号を内部に有
し、 複数のワード線と、 複数のビット線と、 前記ワード線とビット線の交差部に設けられたメモリセ
ルと、 出力端子を有し、電源電圧よりも高い電圧を該出力端子
に出力する昇圧回路と、 前記複数のワード線それぞれに接続され、前記アクティ
ブ期間中に入力されるワード選択信号に応答して、前記
昇圧回路の出力端子を当該対応するワード線に接続する
ワードドライバとを有する記憶装置において、 前記アクティブ期間制御信号に応答して、前記アクティ
ブ期間より長く前記昇圧回路の昇圧動作をさせることを
特徴とする昇圧回路制御方法。 - 【請求項8】請求項7において、 前記アクティブ期間制御信号の前記アクティブ期間開始
を制御する第一の変化に応答して前記昇圧動作をさせる
第一のステップと、 前記アクティブ期間制御信号の前記アクティブ期間の終
了を制御する第二の変化から遅延して前記昇圧動作を停
止する第二のステップとを有することを特徴とする昇圧
回路制御方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31020695A JP3242564B2 (ja) | 1995-11-29 | 1995-11-29 | 昇圧回路を有する記憶装置及び昇圧回路制御方法 |
US08/655,915 US5610863A (en) | 1995-11-29 | 1996-05-31 | Memory device having a booster circuit and a booster circuit control method |
KR1019960056020A KR100216647B1 (ko) | 1995-11-29 | 1996-11-21 | 승압회로를 갖는 기억장치 및 승압회로제어방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31020695A JP3242564B2 (ja) | 1995-11-29 | 1995-11-29 | 昇圧回路を有する記憶装置及び昇圧回路制御方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09147558A true JPH09147558A (ja) | 1997-06-06 |
JP3242564B2 JP3242564B2 (ja) | 2001-12-25 |
Family
ID=18002472
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31020695A Expired - Lifetime JP3242564B2 (ja) | 1995-11-29 | 1995-11-29 | 昇圧回路を有する記憶装置及び昇圧回路制御方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5610863A (ja) |
JP (1) | JP3242564B2 (ja) |
KR (1) | KR100216647B1 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5777926A (en) * | 1996-10-24 | 1998-07-07 | Programmable Microelectronics Corporation | Row decoder circuit for PMOS non-volatile memory cell which uses channel hot electrons for programming |
US6215708B1 (en) * | 1998-09-30 | 2001-04-10 | Integrated Device Technology, Inc. | Charge pump for improving memory cell low VCC performance without increasing gate oxide thickness |
JP3303823B2 (ja) * | 1999-02-23 | 2002-07-22 | 日本電気株式会社 | 電源回路 |
KR100391152B1 (ko) | 2000-11-23 | 2003-07-12 | 삼성전자주식회사 | 조기동작 고전압 발생기를 가지는 반도체 장치 및 그에따른 고전압 공급방법 |
KR20180132996A (ko) | 2003-06-19 | 2018-12-12 | 가부시키가이샤 니콘 | 노광 장치 및 디바이스 제조방법 |
US7116587B2 (en) * | 2004-06-16 | 2006-10-03 | Kam-Fai Tang | Charge pump for programmable semiconductor memory |
KR100776762B1 (ko) * | 2006-08-11 | 2007-11-19 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4673829A (en) * | 1982-02-08 | 1987-06-16 | Seeq Technology, Inc. | Charge pump for providing programming voltage to the word lines in a semiconductor memory array |
-
1995
- 1995-11-29 JP JP31020695A patent/JP3242564B2/ja not_active Expired - Lifetime
-
1996
- 1996-05-31 US US08/655,915 patent/US5610863A/en not_active Expired - Lifetime
- 1996-11-21 KR KR1019960056020A patent/KR100216647B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
JP3242564B2 (ja) | 2001-12-25 |
US5610863A (en) | 1997-03-11 |
KR100216647B1 (ko) | 1999-09-01 |
KR970029837A (ko) | 1997-06-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6226215B1 (en) | Semiconductor memory device having reduced data access time and improve speed | |
JP4229674B2 (ja) | 半導体記憶装置及びその制御方法 | |
KR100223990B1 (ko) | 반도체 기억장치 | |
US6021082A (en) | Semiconductor memory device including an internal power supply circuit having standby and activation mode | |
JP4339532B2 (ja) | セルフタイミング回路を有するスタティックメモリ | |
US6504783B2 (en) | Semiconductor device having early operation high voltage generator and high voltage supplying method therefor | |
US5699303A (en) | Semiconductor memory device having controllable supplying capability of internal voltage | |
US6542426B2 (en) | Cell data protection circuit in semiconductor memory device and method of driving refresh mode | |
US5719814A (en) | Semiconductor memory device capable of storing high potential level of data | |
JP4118364B2 (ja) | 半導体記憶装置 | |
US5280452A (en) | Power saving semsing circuits for dynamic random access memory | |
US6510072B2 (en) | Nonvolatile ferroelectric memory device and method for detecting weak cell using the same | |
US6795372B2 (en) | Bit line sense amplifier driving control circuits and methods for synchronous drams that selectively supply and suspend supply of operating voltages | |
US6947345B2 (en) | Semiconductor memory device | |
US6894942B2 (en) | Refresh control circuit and method for semiconductor memory device | |
JPH07141868A (ja) | 半導体装置 | |
EP1143453B1 (en) | Semiconductor memory device | |
JP3242564B2 (ja) | 昇圧回路を有する記憶装置及び昇圧回路制御方法 | |
JP2002269977A (ja) | 半導体集積回路 | |
JPH0522316B2 (ja) | ||
JP2718577B2 (ja) | ダイナミックram | |
US5812464A (en) | Column select signal control circuits and methods for integrated circuit memory devices | |
US20040240303A1 (en) | Method of reading memory device in page mode and row decoder control circuit using the same | |
KR19990014107A (ko) | 스텝업 전압을 버스트 액세스용 출력회로에 독점적으로 공급하는 부스터를 갖는 반도체 메모리장치 | |
JP2001035164A (ja) | 半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20011009 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071019 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081019 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081019 Year of fee payment: 7 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081019 Year of fee payment: 7 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081019 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091019 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091019 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101019 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101019 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111019 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111019 Year of fee payment: 10 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111019 Year of fee payment: 10 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111019 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121019 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121019 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131019 Year of fee payment: 12 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
EXPY | Cancellation because of completion of term |