KR100216647B1 - 승압회로를 갖는 기억장치 및 승압회로제어방법 - Google Patents

승압회로를 갖는 기억장치 및 승압회로제어방법 Download PDF

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Abstract

본 발명은 내부동작의 액티브기간과 비액티브기간을 제어하는 액티브기간 제어신호를 내부에 갖는 기억장치에 관한 것이다. 상기 기억장치는 복수의 워드선과 복수의 비트선과 : 워드선과 비트선의 내부 교차점에 구비된 메모리셀과 : 출력단자를 갖고, 전원전압 보다 더 높은 전압을 상기 출력단자에 출력하기 위한 승압회로와 : 상기 복수의 워드선 각각에 접속되고, 상기 액티브기간중에 공급되는 워드선택신호에 응답하여 상기 승압회로의 출력단자를 대응하는워드선에 접속하기 위한 워드드라이버를 구비한다. 또, 상기 기억장치는 상기 액티브기간 제어 신호에 응답하여 상기 액티브기간 보다 긴 상기 승압회로의 승압동작을 계속하기 위해서 상기 승압동작제어신호를 승압회로에 공급하기 위한 승압동작제어신호 발생수단을 갖는다. 승압회로의 출력은 액티브기간의 정지후에 적절한 전압레벨로 복귀 할 수 있어, 에러판독 동작을 피할 수 있다.

Description

승압회로를 갖는 기억장치 및 승압회로제어방법
본 발명은 DRAM(dynamic random access memory)등의 반도체장치에 관한 것으로, 특히 워드선의 선택레벨을 공급하는 승압회로를 갖는 기억장치 및 승압회로의 제어방법에 관한 것이다.
종래의 DRAM 등의 반도체기억장치는 워드선과 비트선의 각 교차부에 1개의 선택 트랜지스터와 기억데이터를 축적하는 캐패시터로 된 메모리셀을 구비한다. 선택된 워드선을 선택된 고레벨로 활성화시키고, 선택된 트랜지스터를 온 시켜, 캐패시터에 전하가 축적 되어 있는지의 여부에 따라서 비트선의 레벨을 변화시켜 그 미소한 변화를 비트선에 접속된 센스증폭기 회로로 증폭시켜 판독하도록 한다.
DRAM의 경우 정상동작시에는 비트선의 레벨 등을 미리 프리챠지하는 프리챠지기간과, 상기한 바와같이 워드선을 활성화시켜 메모리셀 정보를 판독하는 액티브기간을 교호로 반복하도록 되어 있다.
기억장치의 용량의 증대에 따라서 메모리셀의 캐패시터에 축적된 전하량이 비트선의 용량에 비해서 감소되어 데이터를 더 확실히 판독하기 위해서 선택된 워드선의 선택레벨을 전원전압 보다 더 높게 설정되어 있다. 따라서 워드선에 접속되는 워드선 드라이브회로에 전원전압보다 높은 전압을 공급하는 승압회로를 구비하고 있다.
제6도는 이러한 승압회로의 동작을 설명하기 위한 DRAM의 타이밍챠트도이다. 이 승압회로는 일반적으로 링 오실레이터 등의 발진회로로부터의 펌핑용 펄스(승압펄스)를 캐패시터의 전극중 하나에 인가하여 다른쪽 전극의 출력전압을 상승시키도록 하고 있다. 또, 소비전력을 절약하기 위해서 워드선이 활성화 되는 액티브기간 동안만 승압펄스를 공급하여 승압동작을 하게 한다. 통상 액티브 기간은 RAS(Row Address strobe)신호의 반전신호인/RAS(RAS바)에 의해서 제어된다. 즉, 유효한 Row어드레스 신호가 공급되는 /RAS신호가 낮은 레벨기간이 액티브 기간이고, 높은 레벨기간이 프리챠지 기간이다.
제6도에 나타낸 바와같이, 선택된 워드선(WL)의 상승에 따라 승압레벨의 전압(Vpp)이 일단 하강하고, 그 후 승압펄스에 의해서 승압레벨(Vpp)를 원래 레벨까지 복귀되도록 동작하여 다음의 액티브 기간을 준비하도록 되어 있다.
그러나 최근의 메모리의 대용량화에 따라서 1개의 워드선에 접속되는 메모리셀의 수는 증가되고, 또한 워드선이 미세화 됨에 따라서, 각 워드선의 기생용량이 더 커지게 된다. 따라서 승압회로로부터 선택워드선으로 공급되는 승압레벨의 전압(Vpp)의 저하가 커지는 경향이 있고(제6도의 Vpp2), 승압부담이 증가되는 경향이 있다. 또, 메모리의 더 고속화에 따라 더 짧은 사이클이 요구되고, 이 때문에 액티브기간이 더 짧아진다. 그 결과, 종래방법과 같이 액티브기간동안만의 승압동작에서는 레벨(Vpp3)은 최초의 레벨(Vpp1)까지 복귀할 수 없고, 다음 사이클의 액티브기간에서는 선택워드선에 공급할 수 있는 전압레벨이 Vpp4로 감소되어 메모리셀의 정보를 충분히 판독할 수 없게 된다. 이러한 단점을 해결하기 위해서, 승압회로의 출력부의 안정화 캐패시터의 용량을 크게 하거나, 승압회로의 캐패시터의 용량을 크게 하여 승압회로의 능력을 향상시킴도 고려할 수 있다. 이와같이 하면 양 캐패시터 면적을 더 크게 해야하므로, 반도체메모리의 대용량화, 고집적화의 요구에 맞지 않게 되어 바람직하지 않다.
따라서, 본 발명의 목적은 선택워드선에 공급된 승압전압의 레벨을 완전히 회복할 수 있는 승압회로를 갖는 기억장치를 제공하는데 있다.
본 발명의 또 다른 목적은 대용량화의 목적에 반하지 않고, 승압회로의 동작을 개량하여 선택된 워드선의 레벨을 정보 판독에 충분하도록 높게 유지할 수 있는 기억 장치를 제공하는데 있다.
본 발명의 또 다른 목적은 소비전력을 대폭적으로 증가하지 않고 승압회로의 승압동작을 보강함으로서 선택워드선의 전압레벨의 저하를 방지할 수 있는 기억장치를 제공하는데 있다.
제1도는 기억장치의 전체회로도.
제2도는 승압회로의 내부구조를 나타낸 개략도.
제3도는 타이밍챠트도.
제4도는 승압동작제어신호 발생수단의 예를 나타낸 도면.
제5도는 승압회로의 예.
제6도는 종래의 타이밍챠트도.
상기한 목적은 본 발명에 의하면 내부동작의 액티브 기간과 비액티브 기간을 제어하는 액티브기간 제어신호를 내부에 갖는 기억장치에 있어서, 복수의 워드선과, 복수의 비트선과, 워드선과 비트선의 교차점에 구비한 메모리셀과, 출력단자를 갖고, 전원전압 보다 높은 전압을 상기 출력단자에 출력하기위한 승압회로와, 상기 복수의 워드선 각각에 접속되고, 상기 액티브기간중에 입력되는 워드선택신호에 응답하여 상기 승압회로의 출력단자를 대응하는 워드선에 접속하는 워드드라이버, 및 상기 액티브기간 제어신호에 응답하여 상기 액티브기간 보다 긴 상기 승압회로의 승압동작을 계속시키는 승압동작제어신호를 승압회로에 제공하는 승압동작제어신호 발생수단을 갖는 것을 특징으로 하는 기억장치를 제공함으로서 달성할 수 있다. 액티브기간이 종료하여 프리챠지 기간인 시작되는 비액티브기간에서도 승압동작을 계속할 수 있으므로, 승압회로의 출력전압을 충분히 고레벨로 복귀시킬 수 있다.
여기서 액티브 기간 제어신호는 예를 들어 메모리의 /RAS 신호 등을 이용할 수 있다.
이하 본 발명의 양호한 실시예를 첨부한 도면을 참조하여 구체적으로 설명한다. 그러나 본 발명의 기술적 범위는 본 실시예의 실시형태에 한정되지는 않는다.
[기억장치의 회로구성]
제1도는 기억장치의 설명하는 전체회로도이다. 복수의 워드선(WL0WL3)과, 워드선(WL)과 교차하여 배치된 복수의 비트선(BL0BL3)과, 이들 교차부에 구비된 메모리셀(MC00MC33)이 기억장치의 기본구성이다. 워드선(WL)은 예를들어 P-채널형 트랜지스터(Qp0)와 N-채널형 트랜지스터 (Qn0)로 되는 CMOS 인버터로 구성되는 워드드라이버(WD0WD3)에 접속 되어 있다. 또 비트선 (BL)은 각각 센스증폭회로(SA1,SA1)에 접속되어 있다.
워드 드라이버(WD0WD3)는 워드디코더(WDEC0WDEC3)로부터 L레벨로 하강하는 선택신호(WD)를 수신할 때, P채널측 트랜지스터를 온 시키고, 승압회로(2)로부터의 승압전압(Vpp)을 워드선(WL)에 공급한다. 각 워드디코더(WDEC)는 어드레스 버퍼회로(도시하지 않음)로 부터의 반전, 비반전의 어드레스신호선(A0, A1)에 소정 조합으로 접속되어 있고, 입력신호로서 조합된 반전, 비반전신호를 수신한다.
메모리장치의 전동작은 상기한 바와같이 프리챠지기간과 액티브기간으로 관리한다. 이들 기간은 /RAS 신호에 따라 관리된다. 제1도에 도시한 본 발명의 실시예에서는 승압회로(2)를 액티브상태로 하는 제어신호는 종래와 같이 /RAS신호가 아니고, /RAS신호를 지연시킨 승압동작 제어신호(A)이다. 구체적으로는 이후에 기술한 바와 같이 승압동작 제어신호(A)는 /RAS 신호의 상승 타이밍만을 지연시켜 얻은 신호이고,이에 의하여 승압회로(2)의 액티브상태를 상기 메모리 전체의 액티브기간 보다 더 길게 할 수 있다. 도시한 바와 같이 승압동작제어 신호(A)를 발생시키기 위한 수단(3)은 기본적으로 지연회로로 구성되어 있다.
제2도는 제1도의 전체회로의 일부와 승압회로(2)의 개략구성을 나타낸 도면이다. 승압회로(2) 내에는 기본적으로 제어신호(A)에 의하여 발진을 행하는 발진기(21)와, 상기 발진기(21) 출력의 승압펄스(PPP)에 의해 노드(N1)를 승압하는 캐패시터(22)와, 상기 노드(N1)의 전압을 출력하는 다이오드회로(23)와, 출력(Vpp)에 접속된 안정화 캐패시터(24)가 설비되어 있다. 물론 이것은 기본적인 구성으로서 이 구성을 변형한 것도 적용할 수 있다.
[동작설명]
제1도 또는 제2도에 나타낸 기억장치의 동작을 제3도의 타이밍챠트를 참조하여 설명한다.
먼저 상술한 바와같이 /RAS신호에 의해서 메모리 동작전체의 액티브기간과 프리챠지기간이 제어된다. 한편 승압회로(2)에 대한 제어신호(A)는 /RAS신호의 상승에지를 지연하여 얻은 신호이다. 제3도에 나타낸 바와같이 제어신호(A)는 /RAS신호와 동기하여 하강을 지연시키지 않고 하강하고, /RAS신호의 상승보다 소정시간 후에 상승이 일어난다. 즉, 제어신호(A)의 L레벨기간(tpp)은 액티브기간 보다 길어지게 되어 있다.
워드선(WL0)과 비트선(BL0)에 접속된 메모리셀(MC00)이 선택된 경우의 동작에 대해서 설명한다. 액티브 기간동안에 먼저 /RAS신호의 하강에 응답하여 선택된 워드디코더(WDEC1)로부터 워드선 선택신호(WD)가 하강한다. 이것에 응답하여 워드드라이버(WD0)의 P-채널 트랜지스터(Qp0)를 온 하게 된다. 한편 /RAS신호의 하강은 거의 지연없이 제어신호(A)로 전송된다. 이 때문에 발진회로(21)가 발진동작을 행하여 승압펄스(PPP)를 출력한다. 워드드라이버(WD0)의 P-채널 트랜지스터를 거쳐서 승압회로(2)의 출력(Vpp)이 선택된 워드선(WL0)으로 전송된다.
그 결과 선택된 워드선(WL0)의 전위가 상승한다. 동시에 승압레벨(Vpp)이 승압회로(2)내의 안정화 캐패시터(24)와 워드선(WL)의 기생용량(CWL)의 비에 따른 레벨로 저하한다. 즉, 제3도의 Vpp2 레벨로 저하한다. 워드선(WL)의 전위가 상승함에 따라, 메모리셀(MC00)의 트랜지스터(Qm)가 온되고, 캐패시터(Cm)내의 전하축적상태를 비트(BL)로 전송한다. 따라서, 메모리셀내의 캐패시터(Cm)의 전하축적 상태에 따라서 비트선(BL)의 전위가 상승 또는 하강한다. 상승 또는 하강레벨은 매우 미세하기 때문에, 그후 센스증폭기(SA1)에 래치신호(LE1)를 공급함으로서 센스증폭기(SA1)가 액티브상태로 되어 미소한 비트선(BL)의 레벨을 증폭한다. 센스증폭기(SA1)로 증폭한 신호는 판독신호(OUT)로서 외부로 출력버퍼(도시하지 않음)를 거쳐 출력된다. 동시에 증폭된 비트선(BL)의 레벨에 따라서 메모리셀(MC00)로의 제기입이 행해진다.
이어서 액티브기간의 종료를 나타내는 /RAS신호의 상승에 동기하여 워드디코더(WDE)로 부터의 워드선 선택신호(WD)가 비선택상태를 나타내는 H레벨로 상승한다. 그 결과, 워드드라이버(WD0)의 N-채널트랜지스터(Qn0)가 온 되고, 워드선(WL)의 전위가 그라운드전위(Vss)로 내려간다. 동시에 워드드라이버(WD0)의 P-채널트랜지스터(Qn0)가 오프로 되어, 승압회로(2)의 출력(Vpp)이 선택워드선으로부터 분리된다. 비트선(BL)의 전위가 프리챠지기간 동안 중간레벨로 프리챠지 되고, 비트선(BL)은 다음 액티브기간까지 대기한다.
본 발명에 의하면 /RAS 신호의 상승 타이밍을 지연 시킨 승압동작제어신호(A)에 의해서 승압회로(2)의 발진기(21)가 제어된다. 따라서 /RAS 신호가 상승하고 프리챠지기간이 되어도, 발진기(21)는 승압펄스(PPP)를 연속해서 출력한다. 이 때문에 승압회로의 출력(Vpp)이 예비챠지 기간이 시작된 직후 동안 상승을 계속하고, 원래의 레벨(Vpp1)과 동일한 레벨(Vpp3)로 회복된다. 다음의 액티브기간에도 충분한 고승압레벨이 선택워드선에 공급된다. 그결과 워드선에 접속 될 때에 저하하는 승압레벨(Vpp)(이것은 선택된 워드선(WL)의 전위)은 제3도에 도시한 바와같이 Vpp4로 충분히 메모리셀의 정보를 판독할 수 있는 전위가 된다. 특히 프리챠지기간이 시작될 경우, P-채널트랜지스터가 오프되어 선택된 워드선이 승압회로(2)의 출력으로부터 분리된 후, 승압회로(2)가 승압동작을 계속하여 그기간의 승압동작에서는 출력 용량이 감소되어 승압속도가 더 빨라지게 된다.
본 발명의 실시예에서 승압회로(2)내의 캐패시터(22,24)의 용량증가없이 발진기(21)의 동작기간만 길게 할 수 있으므로, 승압회로(2)의 능력을 증가시킬 수 있다. 소비전력을 절약하기 위해서 승압회로(2)의 동작기간을 단축하는 것이 바람직하다. 따라서 메모리 장치가 보증하고 있는 최단 사이클에서 동작할 때의 승압레벨(Vpp)이 판독동작 불가능으로 될 때까지 감소하는 기간만 승압회로(2)의 액티브 기간을 길게하면 된다. 이 기간이 경과하면 즉시 동작을 정지시켜 전력의 낭비를 방지하도록 한다.
상기한 바와같이 제어신호(A)의 상승타이밍은 /RAS신호에 대해서 필요한 최소한의 지연이면 된다. 메모리장치 전체의 사이클타임이 길어진 경우에는 메모리의 액티브기간도 역시 길어지므로, 승압회로(2)의 제어신호(A)의 지연의 정도는 작은 것이 좋으나, 사이클타임이 짧아진 경우에는 메모리의 액티브기간이 짧으므로, 제어신호(A)의 지연의 정도를 크게 함으로서 최소의 소비전력으로 종래 문제를 해소할 수 있다. 이와같이 액티브기간의 길이에 따라서 필요한 기간만 신호(A)의 상승을 지연시킬 수 있다. 또 특수한 경우로 하나의 메모리장치에서도 사이클 타임이 짧게 동작하는 때와 길게 동작하는 경우에 입력되는 /RAS신호의 L-레벨의 길이에 따라서 제어신호(A)의 상승의 지연정도를 동적으로 변경할 수 있다.
[승압회로와 승압제어신호발생수단]
제4도는 본 발명의 실시예에 의한 승압동작제어신호 발생수단인 지연회로(3)의 도면이다. 본 회로예에서는 상승과 하강에서 히스테리시스 특성을 갖는 게이트(G1G6)가 직렬로 접속 되어 있다. 각 게이트 P-트랜지스터와 N-채널트랜지스터로 된 CMOS 인버터회로로 구성되어 있다. 저항(r1, r2)과 캐패시터(C1)는 제4도에 도시한 바와 같이 배치되어 있고, 기수단째의 게이트회로(G1, G3, G5)는 입력신호의 상승에 대한 출력신호의 하강이 지연되고, 입력신호의 하강에 대한 출력신호의 상승은 거의 지연없이 동작된다. 우수단째의 게이트 회로(G2, G4, G6)의 동작은 반대이다. 따라서 /RAS 신호의 하강에 대해서 거의 지연이 없고, /RAS 신호의 상승에 대해서는 소정지연으로 제어신호(A)가 상승한다.
제4도에 있어서, 저항(r1)과 캐패시터(C1)가 반도체장치내에 반도체회로로서 다양한 방법으로 조립되어 있다. 예를들어 저항(r1)은 N-채널트랜지스터(Q2, Q6, Q10)의 채널폭을 짧게하거나 채널길이를 길게 한다던지 또는 임계치를 높게 설정하는 등에 의하여 실현할 수 있다. 저항(Rr)도 마찬가지로 P-채널 트랜지스터의 구조를 변경함으로서 실현할 수 있다. 따라서 지연회로(3)를 구비함으로서 집적회로의 면적은 실제로 거의 증가되지 않는다.
상기한 구성에 의하여 제3도에 나타낸 바와 같이 제어신호(A)의 상승 에지만을 /RAS 신호로부터 지연시킬 수 있다. 지연정도는 예를들어 지연회로의 게이트 수, 저항(r1, r2)과 캐패시터(C1)의 값에 따라 최적치로 설정할 수 있다.
제5도는 승압회로(2)의 예를 나타낸 회로도이다. 승압회로(2)내의 발진기(21)는 이 회로예에서는 도시하지 않았다. 제5도에 도시한 바와 같이 승압회로는 6개의 N-채널트랜지스터(Q21Q26)와 펌핑캐패시터(221,222)와 안정화 캐패시터(24)로 구성되어 있다. 발진기(21)(도시하지 않음)로부터 역상의 승압펄스신호(Φ1, Φ2)가 인버터(25, 26)를 거쳐서, 노드(N1, N2)에 접속되어 있는 펌핑캐패시터(221, 222)로 공급된다.
이 회로의 동작은 다음과 같다. 최초의 상태에서는 상기 노드(N1, N2)는 트랜지스터(Q21, Q22)에 의하여 전원전압(Vcc)에서 트랜지스터 임계치 전압만큼 낮은 전위로 된다. 승압펄스 신호(Φ1)가 하강하는 것으로 가정하면 인버터(25)의 출력이 레벨(L)로부터 레벨(H)로 상승하고, 상기 노드(N1)는 Vcc 보다 높은 Vpp까지 상승한다. 그 결과 트랜지스터(Q24)의 게이트전위도 전원전압(Vcc)이상으로 상승하고, 노드(N2)는 전원전압(Vcc)레벨까지 상승한다. 다음에 역상측의 승압펄스신호(Φ2)가 하강하면 인버터(26)의 출력레벨이 상승하고, 캐패시터(222)를 거쳐서 노드(N2)의 레벨이 전원전압(Vcc) 레벨로부터 더 높은 Vpp까지 상승한다. 그 결과(Q22)를 거쳐서 노드(N1)의 전위도 전원전압(Vc)까지 상승된다. 다음의 승압펄스신호(Φ1)의 하강으로 노드(N1)는 Vpp레벨까지 상승된다.
이와같이 해서 전원전압(Vcc)보다 높은 Vpp의 레벨로 상승한 상기 노드(N1, N2)의 전위는 각각 다이오드(Q23, Q26)을 거쳐서 안정화 캐패시터(24)를 충전하여 승압회로(2)의 출력 전위(Vpp)를 전원전압 보다 높게 한다.
상기한 바와 같이 본 발명에 의하면 승압회로(2)의 승압동작을 액티브기간 보다 더 장시간 수행되므로 짧은 사이클타임에서 동작하는 경우에도, 충분히 워드선으로 판독에 필요한 높은 레벨의 전압을 공급할 수 있어, 메모리의 신뢰성을 향상시킬 수 있다.

Claims (8)

  1. 내부동작의 액티브기간과 비액티브기간을 제어하는 액티브기간 제어신호를 내부에 갖는 기억장치에 있어서, 복수의 워드선과, 복수의 비트선과, 워드선과 비트선의 교차점에 구비한 메모리셀과, 출력단자를 갖고, 전원전압 보다 더 높은 전압을 상기 출력단자에 출력하기 위한 승압회로와, 상기 복수의 워드선 각각에 접속되고, 상기 액티브기간중에 공급되는 워드선택신호에 응답하여 상기 승압회로의 출력단자를 대응하는 워드선에 접속하는 워드드라이버와, 상기 액티브기간 제어신호를 응답하여 상기 액티브기간 보다 길게 상기 승압회로의 승압동작을 하는 승압동작 제어신호를 승압회로에 공급하는 승압동작제어신호 발생수단을 갖는 것이 특징인 기억장치.
  2. 제1항에 있어서, 상기 승압회로는 상기 승압동작 제어신호에 응답하여 펄스신호를 출력하는 발진기와 상기 펄스신호가 한쪽의 전극에 공급되고 다른 쪽의 전극에 상기 출력단자가 접속되는 승압캐패시터를 갖는 것이 특징인 기억장치.
  3. 제1항 또는 제2항에 있어서, 상기 승압동작제어신호는 액티브기간 제어신호의 상기 액티브기간 개시를 제어하는 제1변화에 응답하여 상기 승압동작을 하는 제1레벨로 변화하고, 상기 액티브기간 제어신호의 액티브기간의 종료를 제어하는 제2변화보다 지연시켜 승압동작을 정지시키는 제2레벨로 변화하는 것이 특징인 기억장치.
  4. 제3항에 있어서, 상기 액티브기간제어 신호의 제1변화에 응답하여 상기 워드선택신호가 상기 워드드라이버에 공급되고, 상기 액티브기간 제어신호의 제2변화에 응답하여 선택된 워드선이 상기 승압회로의 출력 단자로부터 분리되는 것이 특징인 기억장치.
  5. 제1항 내지 제4항중 어느한 항에 있어서, 상기 승압동작제어신호 발생수단은 출력의 상승시간과 하강시간이 다른 2종류의 인버터 회로를 교호로 복수단 접속시켜 구성한 것이 특징인 기억장치.
  6. 제1항 내지 제4항중 어느 한 항에 있어서, 워드 드라이버는 P-채널 트랜지스터와 N-채널 트랜지스터를 접속한 CMOS 인버터를 갖고, 상기 양 트랜지스터의 게이트전극에 상기 워드선택신호가 공급되고, 상기 양트랜지스터의 한쪽 전극의 접속점에 상기 워드선이 접속되고, 상기 P-채널 트랜지스터의 다른쪽 전극에 상기 승압 회로의 출력단자가 접속된 것이 특징인 기억장치.
  7. 내부동작의 액티브기간과 비액티브기간을 제어하는 액티브기간 제어신호를 내부에 갖고, 복수의 워드선과 복수의 비트선과, 워드선과 비트선의 교차점에 구비한 메모리셀과, 출력단자를 갖고, 전원전압 보다 높은 전압을 상기 출력단자에 출력하는 승압회로와, 상기 복수의 워드선 각각에 접속되고, 상기 액티브기간중에 입력되는 워드선택신호에 응답하여 상기 승압회로의 출력단자를 대응하는 워드선에 접속하는 워드드라이버를 갖는 기억장치에 있어서, 상기 액티브기간 제어신호를 응답하여 상기 액티브기간보다 길게 상기 승압회로의 승압동작을 행하는 것이 특징인 승압회로의 제어방법.
  8. 제7항에 있어서, 상기 승압동작스텝은 액티브기간의 제어신호의 액티브기간 개시를 제어하는 제1변화에 응답하여 승압동작을 하는 제1스텝과, 액티브기간 제어신호의 액티브기간 종료를 제어하는 제2변화보다 지연시켜 승압동작을 정지하는 제2스텝을 포함하는 것이 특징인 승압회로 제어방법.
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