KR100343646B1

KR100343646B1 - 반도체메모리

Info

Publication number: KR100343646B1
Application number: KR1019940031265A
Authority: KR
Inventors: 다케우치칸; 호리구치마사시; 아오키마사카즈; 마츠노카츠미; 사카타타케시; 에토쥰
Original assignee: 가부시끼가이샤 히다치 세이사꾸쇼
Priority date: 1993-12-22
Filing date: 1994-11-25
Publication date: 2002-12-02
Also published as: TW271008B; CN1112716A; JP3279025B2; KR950020705A; JPH07182872A; CN1047249C

Abstract

DRAM과 강유전체 메모리와의 내부에서의 전환을 의식하지 않고 DRAM과 동일한 취급방법. 동일한 핀 배치이며 동시에 불휘발인 메모리를 얻는다. 게다가, 통상 DRAM으로 동작시키는 것에 의해 정보 리이드시의 분극반전이 없고 막피로와 리이드 속도의 열화가 없는 고신뢰성, 고속의 메모리가 얻어진다.

적어도 1개의 트랜지스터와 1개의 강유전체 캐패시터를 메모리셀의 구성요소로 하고, 통상은 DRAM, 전원온시는 강유전체 메모리로서 이용한다. 전원온에 따라 강유전체 메모리모드를 지시하는 신호를 내부에서 발생하고, 불휘발정보에서 휘발정보로의 변환동작이 종료하면 DRAM 모드를 지시하는 신호를 발생한다.

Description

반도체 메모리

본 발명은 분극반전피로에 의한 속도열화가 없고 더우기 DRAM과 같은 취급이 가능하며 불휘발메모리가 얻어지는 강유전체를 이용한 반도체메모리에 관한 것이다.

강유전체를 이용한 메모리, 훼로일렉트릭 랜덤액세스메모리(FERAM : 이하 강유전체 메모리라 한다)는 강유전체의 분극방향으로 기억을 행하는 불휘발메모리이다.

그리나, 판독(리이드)과 기록(라이트)을 행하던 분극이 반전하여 분극반전피로가 일어남과 함께 속도열화가 생기고 있었다.

한편 종래, 강유전체 메모리와 DRAM(다이나믹랜덤액세스메모리)을 공용하는 장치가 있다. 이것은 전원이 온시점에서 FERAM이고, 중간시점에서 DRAM으로 된 후,전원이 오프시점에서 FERAM으로 하는 것이었다. DRAM으로 사용하고 있을 때에는 리이드와 라이트를 행해도 분극반전을 행하지 않기 때문에, 피로가 없고 사용이 완료한 때에 FERAM으로 돌아오는 것에 의해 불휘발메모리로 하고 있었다. 그러나, 이 장치에 있어서는 DRAM으로 사용하고 있는 도중에 전원이 절단되는 등, FERAM으로 돌아오지 않는 사이에 종료하던 기억정보가 완전히 소멸한다고 하는 결점이 있었다.

제15도는 종래의 강유전체, DRAM 공용메모리의 일예를 표시하는 도이다.

예를 들면 특개평 3-283176호 공보에 기재되어 있는 FERAM/DRAM 공용 메모리의 어레이 구성은 제15도에 나타낸 것과 같은 구성이다. 이것은 종래의 DRAM가 마찬가지로 메모리셀은 1트랜지스터 1캐패시터로 이루어진다. 소망의 셀에 불휘발정보를 라이트하는 데에는 트랜지스터를 선택적으로 온상태로 하고 소망의 캐패시터의 한쪽의 전극을 데이터선에 접속한 후 데이터선을 OV 혹은 Vcc로 하면 좋다.

한편, 제15도에 표시한 바와 같이, 강유전체 메모리의 경우에는 플레이트선은 Vcc/2의 전위에 있기 때문에 소망의 강유전체 캐패시터에 선택적으로 전계가 걸리고 불휘발정보에 대응하는 분극이 생긴다. 이 분극방향은 강유전체의 특성으로 전원을 끊어도 상실되지 않는다. 여기서 셀의 불휘발정보를 리이드하는데에는 데이터선을 OV로 충전한 후 플로팅상태로 하고 그 후 트랜지스터를 선택적으로 온 상태로 한다. 그 결과 플레이트선은 Vcc/2이 전위에 있기 때문에 선택된 강유전체 캐패시터에 전계가 걸린다.

이 전계는 항상 일정 방향이고 불휘발정보에 대응하여 강유전체의 분극방향을 그대로 유지하는 경우와 반전시키는 경우가 있다. 그래서 분극이 반전하는 경우에는 메모리셀로의 큰 전류의 흐름이 있다. 이 흘러들어가는 전류는, 예를 들면 상기 공보에 기술되어 있는 방법으로 검지하면 불휘발정보를 판독할 수 있다.

그런데, 상기 설명에서 밝혀진 것처럼 불휘발정보를 리이드할 때에 강유전체의 분극방향은 한방향으로 배열되기 때문에 정보를 다시 라이트할 필요가 있다. 그리고 분극이 반전하는 방향의 기억상태에 있는 경우, 리이드동작 때에 2회의 분극반전을 반드시 거칠 필요가 있다. 한편, 강유전체 캐패시터는 분극반전 때에 열화해가고 최후에는 전압이 인가되지 않는 때에 분극을 유지할 수가 없게 되는 것이 알려져 있다. 따라서 강유전체메모리가 고신뢰성의 불휘발메모리이기 위해서는 분극반전의 횟수는 가능한 한 적은 편이 좋다. 또한 별개의 문제로서 분극의 반전에는 일정한 시간이 필요하기 때문에 그 만큼 리이드속도가 늦어지는 문제도 있다.

분극반전에 따른 강유전체막의 열화 및 리이드속도의 저하문제를 해결하는 방법으로, 상기 특개평 3-283176호 공보에는 다음의 방법이 제안되어 있다. 즉, 통상의 동작시에는 플레이트선을 예를 들면 Vcc로 하여 DRAM으로 이용하고 전원을 오프하기 전에 상기 강유전체 메모리로서의 라이트동작에 의해 불휘발정보로 격납한다. 플레이트선을 Vcc로 하면 축적부의 전위 0 혹은 Vcc에 대해 어느 경우에도 정보가 반전하지 않고, 따라서 강유전체 캐패시터의 열화문제를 회피할 수 있고, 리이드속도의 저하도 없다. 다음에 전원을 온할 때에 상기 강유전체 메모리 동작에 의해 불휘발정보를 리이드하면 실효적으로 불휘발메모리로서 기능을 할 수 있다.

그런데 상술한 종래의 DRAM 강유전체메모리 양용방식에서는 전원온(ON)시에강유전체 메모리로 하고 다음에 DRAM으로 하여 리이드 라이트를 행하며 종료 후는 다시 강유전체 메모리로 되돌릴 필요가 있기 때문에 메모리 사용자에 있어서 DRAM과 강유전체메모리와의 모드전환을 의식하여 사용할 필요가 있고 또한 핀배치에서는 여분의 F/D핀이 필요로 되는 등 그만큼 시스템이 복잡화하는 문제가 있다. 사용자에 있어서는 내부에서의 복잡한 모드전환을 의식하지 않고 DRAM과 동일한 취급방법 및 핀배치로 또 불휘발이라고 하는 부가가치를 갖는 메모리가 바람직하다는 것이 명백하다.

본 발명의 목적은 이와 같은 종래의 과제를 해결하고 DRAM과 동일한 취급방법, 핀배치로 또한 불휘발의 메모리를 제공하는 것이 가능한 반도체 메모리를 제공하는 것에 있다.

또한 본 발명의 다른 목적은 강유전체 캐패시터를 메모리셀의 구성요소로 하면서 정보 리이드시의 분극반전이 없고 그것에 따라 강유전체 캐패시터의 막열화가 적으며 분극반전에 따른 리이드 속도열화도 없는 반도체 메모리를 제공하는 것에 있다.

더욱이 본 발명의 다른 목적은 불의의 사고에 의해 전원이 오프한 경우에도 최후의 정보가 불휘발정보로 유지되고 고신뢰성이며 동시에 고속동작의 불휘발의 반도체 메모리를 제공하는 것이다.

상기 각 목적을 달성하기 위해, 본 발명의 반도체 메모리는 적어도 1개의 트랜지스터와 1개의 강유전체 캐패시터로 구성된 메모리셀을 복수개 가지는 메모리에 있어서, 통상은 휘발메모리 즉 DRAM으로 리이드 라이트 동작을 행한다. 단, 플레이트전위는 Vcc/2로하고 리이드시의 데이터선 프리차지 전위도 동일하게 Vcc/2로 한다. 한편, 전원온시에 한하여 강유전체 캐패시터의 분극방향을 검지하고 캐패시터노드의 전위로 변환하는 동작을 행한다. 즉, 불휘발정보에서 휘발정보로의 변환모드(강유전체 메모리모드)로 동작시킨다. DRAM 모드와 강유전체 메모리 모드와의 전환은 내부에서 생성하는 강유전체메모리 DRAM 전환 신호에 의해 행한다. 즉, 전원 온시에는 이것을 검지하고 상기 전환신호를 강유전체메모리모드인 것을 표시하는 레벨, 예를 들면 로우레벨로한다. 한편 불휘발정보에서 휘발정보로의 변환동작이 전부의 메모리셀에 관하여 종료하면 이것을 검지하여 상기 전환신호를 DRAM 모드인 것을 표시하는 레벨, 예를들면 하이레벨로 한다.

바꾸어 말하면, 본 발명에서는 핀배치는 DRAM과 동일하게 F/D핀은 필요없고 전원온과 동시에 강유전체 메모리로 되며, 이대로의 상태에서는 리이드라이트를 행하면 분극반전을 일으키지만 내부의 전환신호 발생회로의 제어에 의해 자동적으로 DRAM 모드로 변환된다. DRAM 모드시에는 라이드동작에서 분극비반전, 라이트동작에서 분극반전한다. 그리고 DRAM 모드로 사용중에 만일 전원이 절단되어도 그 시점에서의 강유전체의 캐패시터막 분극방향에 대응한 OV 혹은 Vcc의 불휘발정보가 유지된다.

본 발명에서는 통상은 DRAM모드로 동작시키기 때문에 정보리이드시의 분극반전이 없고, 그 결과 강유전체막의 열화 및 리이드속도 저하의 문제가 없다. 특히 플레이트 전위 및 데이터선 프리차지 전위를 Vcc/2로 설정하고 있기 때문에 정보 리이드시에는 상기 효과가 얻어지는 한편, 정보재기록시에는 캐패시터 전위로서의휘발정보와 강유전체막의 분극 방향으로서의 불휘발정보가 항상 대응하여 재기록된다. 이 결과 본 메모리의 사용자는 강유전체메모리단위와 DRAM 모드와의 전환을 의식하지 않고 전원을 오프한 시점의 정보를 메모리에 유지할 수 있다. 한편, 전원온시에는 내부에서 발생한 신호에 의해 우선 강유전체메모리로서 기둥하고 불휘발정보에서 휘발정보로의 변환이 자동적으로 행해지며 변환동작 종료후 내부에서 발생한 신호에 의해 DRAM모드로 된다. 따라서 사용자는 전원온시에도 양 모드의 전환을 위식할 필요는 없다. 즉 본 발명에 의하면 DRAM과 동일한 취급방법, 핀배치로 정보리이드 횟수, 정보리이드속도는 DRAM과 거의 동등하며, 게다가 불휘발의 메모리가 얻어진다. 바꾸어 말하면 본 발명에서는 고집적 고신뢰성 고속동작이며, 동시에 사용하기 편리한 극히 좋은 불휘발메모리를 제공할 수 있다. 또한, 재기록 동작시에는 분극반전을 수반하지만 그 재기록횟수의 제한은 예를 들면 일렉트리칼이레이사블 프로그래머블리이드온리 메모리(EEPROM)에서 고려되는 제한, 10⁶회보다 매우 큰 10¹¹회 이상이라고 예상되기 때문에 많은 시스템에 문제없이 작용될 수 있다.

[실 시 예]

제1도는 본 발명에서의 강유전체메모리모드 DRAM모드 전환신호 발생방법의 제1실시예를 나타내는 도면이다.

제1도에 표시한 바와 같이, 전원온시에는 강유전체메모리모드 DRAM모드 전환신호발생회로(F/DSig. GEN)는 모드전환신호(F/DSIg)를 예를들면 로우레벨로하여 강유전체메모리모드로 동작시키는 것을 표시한다.

이 경우, 강유전체메모리 DRAM양용메모리의 메모리셀을 순차 액세스하고 강유전체 캐패시터막의 분극방향으로 기억된 불휘발정보에서 캐패시터 노드전위로서의 휘발정보로의 변환, 즉 리콜동작을 행한다. 상기 리콜동작이 종료하면 모드전환신호(F/DSig)를 예를 들면 하이레벨로 하여 DRAM모드로서 동작시키는 것을 표시한다. DRAM모드로의 변환은 리콜동작종료에 대응하여 내부의 제어회로에서 발생하는 신호에 의해 행한다. 본 실시예에 의하면, 본 메모리사용자가 강유전체메모리모드 DRAM모드의 전환을 의식하지 않고, DRAM과 동일한 취급과 동시에 불휘발메모리를 얻을 수 있는 효과가 있다. 게다가 통상 DRAM으로 이용하기 때문에 강유전체막의 열화나, 정보 리이드속도의 열화가 없고, 고신뢰성, 고속의 불휘발메모리가 얻어진다고 하는 효과가 있다.

제2도는 본 발명에서의 강유전체메모리모드 DRAM모드전환신호발생방법의 제2실시예를 나타내는 도면이다.

기본적으로는 제1도와 마찬가지지만, 제2도에는 DRAM 제어부의 일부를 이용하여 DRAM 모드로의 이행신호를 발생하는 방법이 나타나 있다. 즉, 강유전체메모리모드에서의 상기 리콜동작시의 메모리셀의 액세스는, 예를 들면 DRAM에서의 오토리프레쉬동작과 동일한 방법으로 클럭제너레이터(CLKG)의 클럭에 기초하여 로우어드레스를 내부어드레스카운타(AC)에 의해 순차 카운트업하여 가는 것에 의해 행한다. 어드레스카운타(AC)는 DRAM 모드에서의 오토리프레쉬동작시에 이용되는 어드레스카운타와 겸용할 수 있다. 리콜동작 종료시에는 AC의 최상위에서 자리올림 신호가 출력되므로 상기 전환회로는 해당 자리올림신호를 받고 모드전환신호(F/DSig)로 하여DRAM 모드로서 동작시키는 것을 표시하는 출력, 예를 들면 하이레벨을 발생한다. 다른 방법으로서는 어드레스카운타(AC)가 최대치로 된 것을 검지하여 DRAM 모드로의 이행을 행해도 좋다.

또, 전부의 메모리셀의 리콜동작이 완료하지 않은 중에 DRAM 모드로 이행하는 오동작을 방지하기 위해, 리콜동작의 최초 어드레스가 가장 낮은 다음의 어드레스가 되도록 전원온과 함께 어드레스카운타를 0으로 리세트하는 것은 당연하다.

본 실시예에 의하면 본 메모리 사용자는 내부에서의 강유전체 메모리모드와 DRAM코드와의 전환을 의식하지 않고, 불휘발이며 동시에 DRAM과 동일한 취급이 가능한 메모리가 얻어지는 효과가 있다. 게다가. 통상은 DRAM모드로서 동작시키기 때문에 항상 강유전체 메모리모드로 하여 정보리이드때에 강유전체 캐패시터막의 분극을 반전시키는 경우에 비하여, 강유전체 캐패시터막의 피로가 적고, 고신뢰성의 메모리가 얻어지는 효과가 있다.

제3도는 본 발명에서의 강유전체 메모리모드 DRAM모드 전환신호 발생방법의 제3실시예를 표시한 도면이다.

제3도에는 DRAM모드로의 이행을 지시하는 신호발생방법이 어드레스카운타(AC)에서 직접 지시신호를 송출하지 않고, 그것을 해독하는 디코더(Dec)에서 지시신호를 전환신호 발생회로에 송출하는 점에서 제2도와 다르다. 예를 들면, 새롭게 더미로우어드레스(DRA)를 설치해 놓고 전원온시에 제2도와 마찬가지로 행하는 리콜동작의 최후의 로우어드레스의 다음에, 이 더미로우어드레스(DRA)가 발생하도록 설정해둔다. 예를 들면, 리콜동작시에는클럭제너레이터(CLKG)에서의 클럭에 의해 어드레스카운타(AC)를 동작시킴으로써, 카운타출력을 로우어드레스디코더(RADec)로 로우어드레스로 해독하고 그 로우어드레스에 대응하는 하나 내지 수개의 워드드라이바(WD)를 활성화한다. 그러나 더미로우어드레스(DRA)가 발생한 경우에는 F/DSig·GEN 으로 출력되고 리콜동작이 완료한 것을 알린다.

또한, 통상 DRAM으로서 정보리이드 라이트를 행하는 경우에는 스위치를 전환하여 로우어드레스 버퍼(RAB)의 외부어드레스를 취하여 행한다.

본 실시예에 의하며, 본 메모리 사용자는 내부에서의 강유전체 메모리모드와 DRAM 모드와의 전환을 의식하지 않고, 불휘발이며 동시에 DRAM과 동일한 취급이 가능한 메모리가 얻어지는 효과가 있다. 게다가, 통상은 DRAM 모드로 동작시키기 때문에 항상 강유전체 메모리모드로서 정보리이드때에 강유전체 캐패시터막의 분극을 반전시키는 경우에 비해 강유전체 캐패시터막의 피로가 적고 고신뢰성의 메모리가 얻어지는 효과가 있다.

제4도는 본 발명에서의 강유전체 메모리모드·DRAM 모드 전환신호 발생방법의 제4실시예를 나타내는 도면이다.

제4도에는 DRAM 모드로의 이행을 지시하는 신호발생방법이 제2도, 제3도와는 다르다. 우선 제1도와 마찬가지로 전원온을 검지하여 F/DSig신호를 강유전체메모리모드로 한다. 이것과 동시에, 메모리내장의 타이마를 동작시킨다. 이 타이마는 예를 들면 의사스태틱 랜덤액세스메모리(SRAM)에 이용되고 있는 것과 동일한 회로를 이용하여 구성할 수 있다. 리콜동작에 요하는 시간은 미리 판단하고 있기 때문에이 시간에 마진을 더한 시간이 경과한 후 타이마에서의 신호로 F/DSig·GEN에 리콜동작의 종료를 알린다. 이것을 받아 F/DSig·GEN은 DRAM 모드를 나타내는 신호를 발생한다. 사용자는 이 타이머로 결정된 시간내에 신호 RFSH에 의해 리콜동작을 종료하는 것 및, 이 시간내에는 정보리이드, 라이트동작은 행하지 않는 것 등이 스펙으로서 주어진다. 또, 신호 RFSH는 내부에서 자동 생성하도록 해두어도 좋고, 이 경우는 리콜동작에 요하는 시간은 사용자의 의도와는 관계없이 회로설계시에 결정되기 때문에 이것에 기초하여 타이마에서 DRAM 모드 지정신호를 발생하는 타이밍을 정하면 된다. 본 발명의 실시예에 의하면, 제2도 및 제3도에 기술한 것과 동일한 효과가 얻어진다.

제5도는 제2도의 실시예에 있어서 전원온시에 불휘발정보에서 휘발정보로의 변환, 즉 리콜동작을 행하기 위해 외부에서 주어져야하는 신호를 표시하는 타임챠트이다.

전원온시에는 칩비선택신호를 하이레벨로 한다. 전원온후, 메모리내부전압이 정상상태에 달하기까지의 시간 T(wait)동안 만큼 대기한다. 이 사이에 F/DSig는 안정하여 로우레벨, 즉 강유전체 메모리모드를 주는 상태로 되고, 플레이트 전위, 워드선전위, 데이터선 전위등도 각각에 결정된 초기상태로 된다. 시간 T(wait)가 경과하였다면 리프레쉬동작신호(RFSH)를 N(row)회 입력한다. 단 F/DSig가 로우레벨로 되어 있는 것에 대응하여 RFSH는 리콜동작신호로 작용한다. 여기서 N(row)은 전부의 메모리셀을 액세스하는 데 요하는 횟수이다. RFSH는 외부에서 주어져도 좋고, 혹은 내부에서 만들어도 좋다. N회째의 RFSH신호 폴링은 어드레스카운타를 최대치에서 0으로 되돌리고 자리올림신호를 발생한다. 제2도에 설명한 바와 같이 이 자리올림신호는 리콜동작의 종료를 표시하는 신호로 되고, F/DSig는 하이레벨로 변한다. 이 일련의 리콜동작에 요하는 시간 T(start)후에는를 로우레벨로 하여 DRAM과 완전히 동일한 방법으로 정보의 리이드 라이트를 행하는 것이 허용된다.

정보의 리이드 라이트가 금지된 시간 T(strat)는 스펙으로서 사용자에 주어져도 좋지만, F/DSig가 DRAM모드를 지시하고 있는 경우에 한하고 사용자가 본 메모리에 액세스할 수 있도록 해도 좋다. 즉, 강유전체 메모리모드에 있어서는, 예를 들면 본 메모리의 어느 핀에서 메모리 사용금지의 플래그를 출력하도록 한다. 한편 전원온의 사이는 통상의 DRAM과 마찬가지로 리프레쉬동작을 행할 필요가 있다. 이것은 상기 RFSH신호를 입력하는 것에 의해 행해지고 F/DSig가 하이레벨로 되어 있는 것에 대응하여 RFSH는 리프레쉬신호로 작용한다. 또한, 의사 SRAM과 마찬가지로 메모리내부에서 일정시간마다 리프레쉬동작을 행하도록 하고 사용자로서는 완전히 불휘발메모리로서 봐도 좋다. 또한 F/DSig의 로우레벨에서 하이레벨로의 변화는 N(row)+1회째의 RFSH신호에 대응하여 행하도록 해도 좋다.

또한, 다른 방법으로서 제4도에서 설명한 것처럼 타이마를 이용하여 일정시간후 자동적으로 F/DSig가 변화하도록 해도 좋다. 본 실시예에 의하면, 본 메모리의 사용자는 DRAM에서의 오토리프레쉬동작과 동일한 신호입력을 전원온시에 행하는 것만으로 DRAM과 동양의 취급이 가능하고, 동시에 불휘발의 메모리가 얻어지는 효과가 있다. 또한 RFSH신호를 메모리내부에서 발생하는 F/DSig신호에 대응하여 리프레쉬동작신호와 리콜동작신호와의 양방에 이용하는 것이 가능하기 때문에, DRAM과 동일한 핀 배치이며 DRAM과 동일한 취급방법의 불휘발메모리가 얻어지는 효과가 있다. 또, 정보 리이드때에 강유전체 캐패시터막의 분극을 반전시킬 필요가 없고, 막 피로가 적은 고신뢰성의 불휘발메모리가 얻어진다.

제6도는 본 발명의 일실시예를 표시하는 강유전체 메모리모드·DRAM모드 전환회로의 구성도이고, 제7도는 제6도에서의 전원전압검지회로의 출력특성도이고, 제8도는 제6도에서의 전원전압검지회로의 상세구성도이다.

제6도에서의 모드전환회로(F/DSig·GEN)는 전원전압검지회로(VCCDet)를 포함하고, 또한 전원전압검지회로(VCCDet)는 제7도에 표시한 출력특성을 가진다. 전원전압검지회로(VCCDet)의 출력은 전원전압이 일정치에 달하기까지는 거의 0이고 일정치 이상에서 전원전압에 일치한다. 이 일정치는 메모리회로가 안정하게 동작하는데 필요한 최저전압정도로 한다.

제8도에는 전원전압(Vcc)의 아래에 접속된 고정저항과 노드(VN8)와 3개의 직렬접속된 n채널 전계효과트랜지스터 및, 직렬접속된 3개의 인버터(INVA, B, C)로 구성된 전원전압검지회로가 표시되어 있다.

전원온시에 노드(VN8)의 전위는 점점 상승하지만, 3개 직렬접속된 n채널 전계효과 트랜지스터의 문턱치전압(Vth)이 3배정도에 달하면 그들은 도통하기 시작한다. Vcc측의 저항에 비해 이들 n채널 전계효과 트랜지스터의 온 저항을 충분히 작게 설계하는 것에 의해, Vcc 전원에 의한 노드(VN8) 전위의 승압량은 3x Vth 이상에서는 급격히 작게되어 포화경향을 표시한다.

따라서 전원전압이 oV에서 상승하여 6x Vth를 초과하는 부근에서 인버터(INVA)의 출력은 로우레벨에서 하이레벨로 반전한다. 3개의 인버터(INVA, INVB, INVC)룰 채널폭이 후단으로 되는 정도 크게 하여 접속하는 것에 의해 관통전류가 작고 구동능력이 큰 전원전압검지회로를 실현할 수 있다. 이와같은 전원전압검지회로(VCCDet)를 설계하는 것에 의해 이하에 표시한 것과 같이 전원온에 대응하여 모드전환 F/DSig 신호를 안정하게 발생할 수 있다.

제6도에 있어서 전원전압이 상기 일정치를 초과하면 VCCDet 출력이 전원전압까지 상승하고, Vss와 지연회로에 접속된 n채널 전계효과 트랜지스터는 오프 상태이고 플립플롭회로의 일방의 노드(가)가 캐패시터(C6A)를 통하여 승압되기 때문에, F/DSig 신호를 출력하는 측의 노드(나)가 oV에 래치된다. 전원전압검지회로(VCCDet)를 설치한 효과로서 플립플롭회로가 안정동작하는 전압에 달하고나서, 플립플롭회로가 온하고 캐패시터를 통한 일방이 노드(가)의 승압이 급속이 행해지기 때문에, F/DSig 신호를 출력하는 측의 노드(나)가 안정하여 oV로 되는 효과가 있다.

한편, 리콜동작이 종료하면 제어회로에서의 DRAM모드 지정신호가 하이레벨로되고 플립플롭회로의 Vcc 전위에 래치된 측의 노드(가)가 n채널전계효과 트랜지스터의 온에 의해 oV로 떨어진다. 이 결과 F DSig 신호는 하이레벨로 되고 메모리는 DRAM모드로 된다. 또, 전원온시에 캐패시터(C6A)를 통하여 플립플롭회로의 일방의노드(가)를 승압하고 있을 때에, DRAM모드 지정 신호선은 기생용량 카플링 등에 의해 전위가 상승하지 않도록 캐패시터(C6B)를 통하여 억제된다. 이것에 의해 플립플롭회로의 일방의 노드(가)를 승합하고 있는 동안에 DRAM모드지정신호선 전위가 잘못하여 상승해, n채널 전계효과트랜지스터가 온하여 오동작하는 것을 방지할 수 있다. 또한 F/DSig 신호가 하이레벨로 된 후 잠시후에, DRAM모드지정신호선은 oV로 떨어진다.

이것에 의해 다음의 전원온시에 DRAM모드지정신호선에 oV보다 높은 전위가 남아있어, 이것에 의해 오동작이 일어나는 상태를 방지할 수 있다.

재6도-제8도의 실시예에 의하면 전원온에 대응하여 내부에서 강유전체 메모리모드신호를 발생하고, 리콜동작종료에 대응하여 DRAM모드를 발생할 수 있다. 따라서, 본 메모리사용자는 메모리 내부에서 강유전체 메모리모드와 DRAM모드가 나누어져 사용되고 있는 것을 의식하지 않고, DRAM과 동일한 신호로 동작하는 불휘발메모리로서 용이하게 사용할 수 있다. 게다가, 통상은 DRAM모드로 동작시키는 결과 정보리이드에 수반한 강유전체 캐패시터막 피로가 적고, 고신뢰성의 메모리가 얻어지는 이점이 있다.

제9도는 본 발명의 일실시예를 나타내는 메모리어레이의 구성도이다.

제9도에 있어서는 메모리셀에 접속된 데이터선과 그들의 데이터선의신호를 증폭하는 센스회로의 양쪽에 각각 동일구성의 Vcc/2 프리차지회로와 Vss 프리차지회로가 설치되어 있고, F/DSig신호에 의해 메모리의 동작모드를 어느 하나의 프리차지회로에 전환접속하는 것에 의해 간단히 전환되도록 되어 있다. 제9도에 표시한것처럼, 어레이구성은 통상의 DRAM과 거의 동일하다. 단, 메모리셀의 캐패시터막은 강유전체로 구성되고 전원오프시에는 강유전체의 자발분극의 방향으로서 불휘발정보가 유지된다. 전원온의 후에는 이 불휘발정보가 캐패시터의 데이터선측의 노드(SN9(i, j))등의 전위로서의 휘발정보로 변환되고, 그후는 DRAM과 동일한 동작이 행해진다. 제9도에 있어서는 2개의 트랜지스터 및 2개의 캐패시터에 의해 메모리셀을 구성하고 2개의 캐패시터의 분극방향 및 노드전위를 상보적으로 설정하고 이것을 차동센스앰프(SA9(j))등에 의해 검지한다. 또, 메모리셀을 DRAM과 마찬가지로 하나의 캐패시터와 하나의 트랜지스터로 구성해도 좋다. 이 경우 강유전체 메모리모드의 경우에만 더미셀이 필요하기 때문에, F/DSig에 의해 강유전체 메모리모들일 때 더미셀이 활성상태로 되고 DRAM모드에는 비활성상태로 되도록 전환을 행한다.

제9도에 있어서 F/DSig가 로우레벨일 때, 즉 강유전체 메모리모드시는 센스앰프(SA9(j))등의 드라이브선 및 데이터선(DL9(j))등의 프리차지레벨은 oV로된다. 한편, F/DSig가 하이레벨일 때, 즉 DRAM모드시에는 센스앰프(SA9(j))등의 드라이브선 및 데이터선(DL9(j))등의 프리차지 레벨은 Vcc/2로 된다.

이상의 동작은 프리차지신호선(PLC9)을 F/DSig레벨에 따라 oV 프리차지회로(PCVS9(j))등 혹은 Vcc/2 프리차지회로(PCHD9(j))등의 어느 하나에 접속하는 것에 의해 행해진다. 이 메모리 어레이구성을 이용하면 후술하는 제11도 및 제13도의 동작파형으로 표시한 것처럼 강유전체메모리모드에 있어서는 불휘발정보에서 휘발정보로의 변환이 DRAM모드에 있어서는 통상의 DRAM동작이 완전히 같은 동작으로 행해진다.

즉, 본 실시예에 의하면 극히 간단한 회로구성, 회로동작으로 F/DSig에 의한 동작모드전환이 행해지는 효과가 있다. 또한 통상은 Vcc/2플레이트, Vcc/2데이터선 프리차지의 DRAM으로 동작시키는 효과로서 정보리이드에 수반한 강유전체 캐패시터막의 분극반전이 없고 분극반전에 수반한 막열화나 리이드속도저하를 피할 수 있는 효과가 있다. 또한 캐패시터노드의 전위와 강유전체막캐패시터의 분극방향을 항상 대응하고 있기 때문에 휘발정보에서 불휘발정보로의 특별한 퇴피동작을 행하지 않고 전원을 오프해도 정보를 남길 수 있어, 불의의 전원오프에 강한 메모리가 얻어지는 효과가 있다.

제10도는 제9도와 마찬가지로 F/DSig신호에 의해 메모리 동작모드를 간단히 전환할 수 있는 메모리 어레이 구성도이다.

제10도에서는, 제9도와 다르고 프리차지회로(PC9(j))는 oV프리차지와 Vcc/2 프리차지로 공통으로 하고 프리차지레벨을 주는 전원선을 F/DSig에 의해 oV(Vss) 혹은 Vcc/2로 전환한다.

본 실시예에 의하면, 제9도와 동일한 효과에 더하여 프리차지회로를 공통화하고 있기 때문에 메모리어레이의 보다 고밀도화가 가능하다. 또한, 제9도 및 제10도에 있어서 강유전체 메모리모드일 때에는 Vcc 프리차지라도 좋은 것은 당연하다.

제11도는 제9도 혹은 제10도의 메모리어레이에 있어서, 전원온시의 강유전체 메모리모드에서의 불휘발정보에서 휘발정보로의 변환동작파형을 표시하는 타임챠트이다.

우선, 전원이 온하면 통상의 DRAM과 마찬가지로 플레이트전위(PL9)는 Vcc/2 레벨로 된다. 이 사이에 워드선 (WL9(0))등의 전위는 oV로 억제되기 때문에 PL9의 상승에 따른 강유전체 캐패시터의 데이터선측의 노드(SN9(0,j), SN9(0,j)등의 전위도 Vcc/2 근방까지 승압된다. 또한 SN9(0,j), SN9(0,j)B 등은 플로팅상태에 있기 때문에 PL9의 상승에 따라 강유전체 캐패시터에 큰 전압이 걸리는 것이 아니고, 따라서 막의 분극방향으로서의 불휘발정보가 파괴되지 않는다.

한편, 프리차지신호선(PCL9)은 하이레벨로 되고 F/DSig가 로우레벨로 되어 있는것에 대응하여 센스엠프(SA9(j))등의 드라이브선 및 데이터선(DL9(j))등은 oV로 프리차지된다. 어드레스 카운타는 0으로 초기설정된다. 각 신호선, 전원선 및 어드레스 카운타가 이상의 초기상태로 안정화한 시각(t₁)에 있어서 제5도에 표시한 리콜동작을 개시한다.

즉, 칩비선택신호가 하이레벨인 상태로, 신호 FRSH를 하이레벨로 한다. 이것을 받아 신호선(PCL9)은 로우레벨로 되고 데이터선은 oV의 플로팅상태로 된다. 다음에 워드선, 예를 들면 WL9(0)을 Vcc 보다 높은 전위(Vch)로 설정한다.

데이터선(DL9(j)), DL9(j)B)등의 전위는 oV, 캐패시터노드(SN9(0,j), SN9(0,j)B)등은 Vcc/2 근방의 전위에 있기 때문에, 캐패시터용량과 데이터선 기생용량의 비에 따라 에이터선 전위는 oV와 Vcc/2와의 중간치로 상승한다. 이때에 2개의 상보적인 캐패시터의 분극방향이 반대인 것에 기인하여 데이터선쌍 DL9(j), DL9(j)B등의 전위에 차가 생긴다. 이 이유는 플레이트(PL9)의 전위는 Vcc/2이기 때문에 2개의 캐패시터에 같은 방향의 전계가 걸리고, 분극방향은 최종적으로 같은 방향으로 갖추어진다. 분극이 반전하는 쪽의 캐패시터에는 이 분극전하를 보상하는 전하가 여분으로 흘러들어, 실효적인 캐패시터용량이 크게 된다. 따라서 분극이 반전하는 쪽의 캐패시터에 접속하는 데이터선의 전위는 Vcc/2에 보다 가깝게 된다. 상보데이터선 전위에 미소전위차가 생기면 이것을 차동센스앰프(SA9(j))등에 의해 검지한다. 즉, 드라이브선(SAP9)을 Vcc로 구동하고 데이터선 전위를 oV와 Vcc로 증폭한다. 증폭후에 워드선(WL9(0))의 전위를 oV로 되돌리면 캐패시터노드(SN9(0,j), SN9(0,j,B)등에는 전원온전의 캐패시터막 분극방향에 대응한 oV 혹은 Vcc의 휘발정보가 유지된다.

최후에 센스앰프구동선(SAP9등)의 전위를 oV로 되돌린다. 이것으로 1개의 워드선(WL9(0))에 접속하는 메모리셀에 대해서의 리콜동작이 시각(t2)에는 종료한다. RFSH를 로우레벨로 되돌리면 어드레스카운타가 카운트업된다. 다음에 RFSH를 하이레벨로 하면 DRAM에서의 오토리프레쉬동작과 마찬가지로 다음의 워드선(WL9(1))이 선택되고, WL9(1)에 연결된 메모리셀이 리콜동작이 행해진다. 이와 같이하여 전부의 메모리셀에 대하여 리콜동작을 행하면 불휘발정보에서 휘발정보로의 변환이 종료한다. 또한 최후에 리콜동작이 행해지는 메모리셀의 캐패시터노드의 전위는 리크전류에 의해 Vcc/2 부근에서 점점 저하하지만, 리콜동작에 요하는 시간은 오토리프레쉬동작에 요하는 시간과 같은 정도이고 DRAM이 리프레쉬동작없이 정보를 유지할수 있는 시간의 100분의 1이하의 짧은 시간이기 때문에 동작상 문제는 없다.

본 실시예에 의하면 전원온 후에 DRAM의 오토리프레쉬동작과 동일한 절차를행하는 것만으로 리콜동작이 완료하기 때문에, 극히 사용하기 편리한 좋은 불휘발메모리가 얻어지는 이점이 있다.

제12도는 제9도 혹은 제10도의 메모리어레이에서의 리콜동작종료시의 강유전체 메모리모드에서 DRAM모드로의 이행방법을 표시하는 타임챠트이다.

최후의 워드선(WL9(n))에 연결된 메모리셀에 대해서의 리콜동작이 종료하면 WL9(n)를 로우 레벨로 되돌린다. 이후에 프리차지신호선(PCL9)은 하이레벨로 된다. 이때 메모리는 아직 강유전체메모리모드에 있기 때문에 센스앰프구동선(SAP9, SAN9) 및 데이터선쌍 DL9(j), DL9(j)B는 oV(Vss)로 프리차지된다. 리콜동작 종료후, RFSH를 로우레벨로 되돌리면 어드레스 카운타(AC)는 최대치에서 0으로 리세트된다. 이 결과 발생하는 자리올림신호를 받아 F/DSig는 로우레벨에서 하이레벨로 되고 메모리는 강유전체메모리모드에서 DRAM모드로 이행한다. 그리고 센스앰프구동선(SAP9, SAN9) 및 데이터선쌍 DL9(j), DL9(j)B는 Vcc/2로 다시 프리차지된다. 이후는 DRAM으로의 동작이 행해지고를 로우레벨로 하여 정보의 리이드·라이트를 행하는 것이 허용된다.

본 실시예에 의하면 강유전체 메모리모드에서 DRAM모드로의 전환이 자동적으로 행해지기 때문에, 본 메모리 사용자에 있어서는 극히 사용하기 편리한 좋은 불휘발메모리가 얻어지는 효과가 있다.

제13도는 제9도 혹은 제10도의 메모리어레이에 있어서 통상동작시의 DRAM모드로서의 동작파형을 표시한 타임챠트이다.

F/DSig가 DRAM모드인 것을 표시하는 하이레벨에 대응하여 센스앰프의 드라이브선(SAP9, SAN9) 및 데이터선쌍 DL9(j), DL9(j)B등은 Vcc/2로 프리차지되어 있다. 정보리이드동작을 행하는데에는 우선 프리차지선(PCL)을 로우레벨로하고 SAP9, SAN9 및 DL9(j) DL9(j)B등을 플로팅 상태로 한다. 다음에 워드선, 예를 들면 WL9(i)를 Vcc보다 높은 전압 (Vch)으로 한다. 그 결과, 캐패시터노드(SN9(i,j), SN9(i,j)B등)에 유지된 전위에 대응하여 데이터선쌍의 전위에 미소전위차가 생긴다. 이 전위차를 스위치(SAPW9, SANW9)를 온하여 센스앰프(SA9(j)등)을 구동하는 것에 의해 Vcc 및 oV로 증폭한다. 이후에 Y선택선(YS9(j)등)을 온하는 것에 의해 입출력선(I09, I09B)에서 정보를 리이드할 수 있다. 또한 정보의 재기록을 행하는 데에는 이 단계에서 I90, I09B에서의 입력에 의해 센스앰프를 반전시키면 좋다. 이것에 의해 캐패시터노드전위 및 캐패시터막 분극방향이 일치하여 반전한다. 동작을 종료하는 데에는 워드선(WL9(i))를 로우레벨로 되돌린 후에 프리차지신호선(PCL9)을 하이레벨로 되돌리고 센스앰프의 드라이브선(SAP9, SAN9) 및 데이터선쌍(DL9(j) DL9(j)B)등을 Vcc/2의 레벨로 되돌린다.

상기 일련의 동작파형에서 밝혀진 것처럼, F/DSig가 하이레벨로 되어 있는 점 이외는 신호의 입력은 제11도의 강유전체 메모리모드의 경우와 완전히 같다. 오토리프레쉬동작도 F/DSig가 하이레벨로 되어 있는 때에 RFSH를 하이레벨로 하는 것만으로 자동적으로 행해지는 것은 당연하다. 이상 제9도에서 제13도에 나타낸 본 발명의 각 실시예에 의하면, 강유전체메모리모드·DRAM모드전환신호(F/DSig)를 전원온 등에 호응하여 발생시키는 내부회로 및, F/DSig에 대응하여 데이터선 등의 프리차지레벨을 변경하는 스위치회로라고 하는 극히 간단한 회로를 설치하는 것만으로, 본 메모리의 사용자에 있어서는 DRAM이 동일한 취급이 가능한 불휘발메모리가 얻어지는 효과가 있다. 게다가, 통상은 Vcc/2플레이트, Vcc/2데이터선 프리차지의 DRAM으로 동작시키는 효과로서 정보리이드에 수반한 강유전체 캐패시터막의 분극반전이 없고 분극반전에 수반한 막열화나 리이드 속도저하를 피할수 있는 효과가 있다. 또한 캐패시터노드의 전위와 강유전체 캐패시터막의 분극방향을 항상 대응하고 있기 때문에, 휘발정보에서 불휘발정보로의 특별한 동작을 행하지 않고 전원을 오프해도 정보를 남길 수 있어 불의의 전원오프에 강한 메모리가 얻어지는 효과가 있다. 즉, 실시예에 의하면 설계가 용이하고 신뢰성도 높고 사용하기 편리한 좋은 불휘발메모리가 얻어지는 효과가 있다. 또한, 제9도에서 제13도에서는 강유전체메모리모드시에 데이터선 등을 oN로 프리차지하는 방법에 대하여 설명했지만 Vcc로 프리차지하는 방법이라도 가능한 것은 당연하다. 또한 제9도에서 제13도에는 플레이트를 Vcc/2로하는 방법에 대하여 기술했지만, 강유전체 메모리모드에 플레이트선을 구동하는 종래의 방식 혹은 DRAM모드에서 플레이트를 Vcc 혹은 Vss로 하는 종래의 방식을 이용한 경우에도 전원온 등에 호응하여 내부회로에서 강유전체 메모리모드·DRAM모드전환회로(F/DSig)를 발생시키는 본 발명의 방법이 유효한 것은 당연하다.

제14도는 본 발명의 다른 실시예를 나타내는 동작 타임 챠트이고 강유전체 메모리모드와 DRAM모드를 나누어서 사용하는 것에 의해 고신뢰성의 불휘발메모리를 얻을 수 있는 방법을 나타내고 있다. 즉, DRAM모드로서 사용하고 있는 기간, 예를들면 리프레쉬동작시 등에 어느 일정주기마다에 단시간만 강유전체메모리모드로 변한다. 이것에 의해 분극반전의 횟수를 저감할 수 있다.

제14도에 표시한 것처럼, DRAM모드로 이용하는 경우 플레이트선(PL14(i))의 전압을 Vcc 혹은 Vss로 한다. 이 결과 정보의 재기록을 행해도 노드전위로서의 휘발정보가 재기록되는 것만으로 강유전체 캐패시터의 분극방향으로서의 불휘발정보는 변하지 않는다. 따라서 재기록시의 분극반전에 수반한 막의 열화가 없다. 그러나 이 상태로는 휘발정보와 불휘발정보가 대응되지 않기 때문에 주기적으로 휘발정보에서 불휘발정보로의 변환을 행한다. 즉, DRAM모드에서의 리프레쉬동작시에 데이터선(DL14(j)등)의 전위를 증폭하고 휘발정보를 재기록을 행하고 있는 단계에서 플레이트선(PL14(i))의 전위를 Vcc(혹은 Vss)에서 Vcc/2로 한다. 혹은 PL14(i)를 Vcc에서 Vss로 변화시켜도 좋다. 이것에 의해 휘발정보에 대응한 방향의 전계가 강유전체 캐패시터에 인가되고 불휘발정보가 분극방향으로서 기억된다. 이와 같은 휘발정보에서 불휘발정보로의 변환은 반드시 리프레쉬동작 때에 행할 필요는 없고, 적당한 주기로 행하면 좋다. 플레이트선 구도에 수반한 휘발정보의 파괴를 방지하기 위해 플레이트선은 전부의 메모리셀에 대하여 공통은 아니고 워드선 단위로 분리되어 있다. 본 발명의 실시예에 의하면 분극반전의 횟수를 저감할 수 있고 보다 고신뢰성의 불휘발메모리가 얻어지는 효과가 있다.

이상 설명한 것처럼, 본 발명에 의하면 DRAM가 동일한 취급이 가능하고 핀배치도 마찬가지이며, 정보리이드횟수의 제한 및 정보리이드속도에 있어서 DRAM과 동등하며, 게다가 불휘발메모리가 얻어진다고 하는 효과가 있다.

제1도는 본 발명의 제1실시예를 나타내는 강유전체 메모리모드 DRAM 모드전환신호발생회로의 접속도.

제2도는 본 발명의 제2실시예를 나타내는 강유전체 메모리모드 DRAM 모드전환신호발생회로의 접속도.

제3도는 본 발명의 제3실시예를 나타내는 강유전체 메모리모드 DRAM 모드전환신호발생회로의 접속도.

제4도는 본 발명의 제4실시예를 나타내는 강유전체 메모리모드 DRAM 모드전환신호발생회로의 접속도.

제5도는 본 발명에 있어서 전원온시에 불휘발정보에서 휘발정보로의 변환을 지정하는 외부신호의 일예를 표시하는 타임챠트.

제6도는 본 발명의 일실시예를 나타내는 강유전체메모리모드 DRAM 모드전환신호발생회로의 구성도.

제7도는 제6도에서의 전원전압 검지회로의 출력특성도.

제8도는 제6도에서의 전원전압 검지회로의 일예를 표시하는 도면.

제9도는 본 발명의 일실시예를 나타내는 프리차지회로의 구성도이고, F/DSig에 의한 강유전체메모리모드 DRAM모드의 전환방법을 나타내며,

제10도는 본 발명의 다른 실시예를 나타내는 프리차지회로의 구성도로서, F/DSig에 의한 강유전체메모리모드 DRAM모드의 전환방법을 나타내며,

제11도는 제9도 혹은 제10도의 메모리어레이에서의 전원온시의 강유전체메모리모드 동작파형도.

제12도는 제9도 혹은 제10도의 메모리셀어레이에서의 리콜동작 종료시의 강유전체 메모리모드에서 DRAM모드로의 이행시의 동작파형도.

제13도는 제9도 혹은 제10도의 메모리어레이에서의 DRAM모드동작파형도.

제14도는 본 발명의 다른 실시예를 나타내는 동작파형도로서, 휘발정보에서 불휘발정보로의 정기적인 변환방법을 나타내며,

제15도는 종래의 강유전체메모리 DRAM 양용메모리의 개략구성도.

* 부호의 설명 *

F/DSig....강유전체메모리·DRAM전환신호,

F/DSig, GEN....강유전체메모리·DRAM전환신호발생회로

CE....칩비선택신호, RFSH....리프레쉬동작신호,

CLKG....클럭제너레이터, AC....어드레스카운타,

RAB....로우어드레스버파, RADec....로어드레스디코다,

WD....워드드라이바, DRA....더미로우어드레스,

Vcc....전원전압, TM....타이마,

VCCDet....Vcc검지회로 C6A,C6B....어드레스검지회로,

VN8....노드, INVA,INVB,INVC....인버터,

DL9(j),DL9(j)B....데이터선, WL9(i)....워드선,

SN9(i,j) SN9(i,j)B....축적노드, PL9....플레이트

PCVS9(j)....Vss프리차지회로, PCHD9(j)....Vcc/2프리차지회로,

PCL9....프리차지신호선, SAP9,SAN9....센스앰프드라이브선,

SAPW9,SANW9....센스앰프구동스위치, SA9(j)....센스앰프,

IO9,IO9B....입출력선, YS9(j),YS9(j+1)....Y선택선,

PC9(j)....프리차지회로,

Claims

복수의 워드선과 데이터선의 교점에 설치되고, 전계효과 트랜지스터와 강유전재료를 유전막으로서 이용하는 캐패시터를 각각 포함하는 복수의 메모리셀과,

상기 복수의 메모리셀의 각 메모리셀의 캐패시터의 축적전극에, 대응하는 전계효과 트랜지스터 소스-드레인 경로를 통하여, 제1 전위 또는 제2 전위를 인가하기 위한 수단과,

상기 복수의 메모리셀의 각 메모리셀의 캐패시터의 플레이트 전극에, 상기 제1 전위와 상기 제2전위의 사이의 전위인 제3 전위를 인가하기 위한 수단과,

상기 반도체 메모리에 외부로부터 공급된 동작전원전압이 일정치 이상에 도달한 것을 검지하여 제1 검지신호를 형성하기 위한 제1 검지수단과,

제1 모드의 판독동작을 지정하는 신호에 따라, 상기 복수의 데이터선 중의 소망의 데이터선을 상기 제1 전위와 상기 제2 전위사이의 전위인 제4 전위 또는 상기 제4 전위와는 다른 제5 전위로 프리차지하기 위한 회로로서, 상기 제1 검지수단이 상기 제1 검지신호를 형성한 후에 상기 복수의 메모리셀의 소정의 메모리셀로부터 판독된 기억정보에 응답하여 상기 소정의 메모리셀에 접속된 데이터선을 상기 제5 전위로 프리차지하기 위한 프리차지회로와,

상기 소정의 메모리셀에 접속된 데이터선을 상기 제4 전위와 상기 제5 전위 중 어느 하나에 프리차지전위로 할지를 전환하기 위한 전환신호를 형성하기 위한 전환수단을 구비하는 반도체 메모리로서,

상기 전환신호는 상기 반도체 메모리의 외부로부터 동작전압의 공급이 개시된 것이 검지된 것에 대응하여 상기 프리차지전위를 상기 제5 전위로 하는 것을 나타내는 제1 상태로 되고, 그 후에 상기 프리차지전위를 상기 제4 전위로 하는 것을 나타내는 제2 상태로 되는 것을 특징으로 하는 반도체 메모리.
제1항에 있어서,

상기 반도체 메모리는 상기 제3 전위와 상기 제4 전위를 실질적으로 동 전위로 설정하기 위한 수단을 더 구비하는 것을 특징으로 하는 반도체 메모리.
제1항에 있어서,

상기 반도체 메모리는 상기 제1 검지신호가 형성된 경우에, 상기 제3 전위를 인가하기 위한 수단에 의해 상기 복수의 메모리셀의 각 메모리셀의 캐패시터의 플레이트전극에 상기 제3 전위를 인가하고, 상기 플레이트전극이 상기 제3 전위로 될 때까지 상기 복수의 워드선에 상기 제1 전위를 인가하기 위한 제1 제어수단을 더 구비하는 것을 특징으로 하는 반도체 메모리.
제1항 내지 제3항중 어느 한 항에 있어서,

상기 반도체 메모리는 상기 전환신호가 상기 제1 상태에 있는 기간에 있어서, 선택된 메모리셀의 캐패시터의 유전막의 분극방향에 의해 기억된 불휘발성 정보를 당해 캐패시터의 한쪽의 전극의 전위에 의해 기억하는 휘발성정보로 변환하기위한 리콜동작을 실행하기 위한 제2 제어 수단을 더 구비하는 것을 특징으로 하는 반도체 메모리.
제1항 내지 제3항중 어느 한 항에 있어서,

상기 전환신호의 상기 제1 상태로부터 상기 제2 상태로의 이행은, 상기 동작전압의 공급개시에 의해 기동되는 상기 반도체 메모리에 포함되는 타이머회로로부터의 신호에 의해 일정 시간이 경과한 것을 검출하여 행해지는 것을 특징으로 하는 반도체 메모리.
제1항 내지 제3항중 어느 한 항에 있어서,

상기 전환신호의 상기 제1 상태로부터 상기 제2 상태로의 이행은, 상기 반도체 메모리에 포함되는 내부의 카운터가 소정의 상태로 된 것을 검지하여 행해지는 것을 특징으로 하는 반도체 메모리.
제6항에 있어서,

상기 전환신호의 상기 제1 상태로부터 상기 제2 상태로의 이행은, 상기 내부 카운터의 최상위의 자리올림을 검출하여 행해지는 것을 특징으로 하는 반도체 메모리.
제1항 내지 제3항중 어느 한 항에 있어서,

상기 반도체 메모리는, 상기 반도체 메모리의 외부로부터 입력되는 제어신호에 응답하여, 선택된 메모리셀의 캐패시터의 유전막에 분극방향에 의해 기억된 불휘발성정보를 당해 캐패시터의 한쪽의 노드의 전위에 의해 기억하는 휘발성정보로 변환하기 위한 리콜 동작을 실행하기 위한 제2 제어수단을 더 구비하는 것을 특징으로 하는 반도체 메모리.
제8항에 있어서,

상기 전환신호의 상기 제1 상태로부터 상기 제2 상태로의 이행은, 상기 외부로부터 입력되는 제어신호에 응답하여 행해지는 것을 특징으로 하는 반도체메모리.
제1항 내지 제3항중 어느 한 항에 있어서,

상기 반도체 메모리는, 상기 제1 상태에서 활성화되고, 상기 제2 상태에서 비활성화되는 더미셀을 더 가지는 것을 특징으로 하는 반도체 메모리.
복수의 워드선과 데이터선의 교점에 설치되고, 전계효과 트랜시스터와 강유전재료를 유전막으로 이용하는 캐패시터를 각각 포함하는 복수의 메모리셀과,

상기 복수의 메모리셀의 각 메모리셀의 캐패시터의 축적전극에, 대응하는 전계효과 트랜지스터의 소스-드레인 경로를 통하여, 제1 전위 또는 제2 전위를 인가하기위한 수단과,

상기 복수의 메모리셀의 각 메모리셀의 캐패시터의 플레이트 전극에, 상기제1 전위와 상기 제2 전위의 사이의 전위인 제3 전위, 또는 상기 제1 전위 이하의 전위 또는 상기 제2 전위 이상의 전위인 제4 전위를 인가하기 위한 수단과,

판독동작을 지정하는 신호에 따라, 상기 복수의 데이터선 중의 소망의 데이터선을 상기 제1 전위와 상기 제2 전위의 사이의 전위인 제4 전위 또는 상기 제4 전위와는 다른 제5 전위로 프리차지하기 위한 프리차지수단을 구비하는 반도체 메모리로서,

상기 제3 전위를 상기 플레이트 전극에 통상은 인가하고, 상기 제4 전위를 상기 플레이트전극에 일정 기간마다 인가하기 위한 제어수단을 가지는 것을 특징으로하는 반도체 메모리.
복수의 워드선과 복수의 데이터선의 교점에 설치되고, 강유전재료를 유전막으로서 가지는 캐패시터와 전계효과 트랜지스터를 각각 포함하는 복수의 메모리셀과,

상기 복수의 메모리셀의 캐패시터의 일단에 플레이트전위를 공급하기 위한 플레이트전극과,

상기 복수의 데이터선의 각각을 프리차지전위로 프리차지하기 위한 복수의 프리차지회로와,

상기 복수의 데이터선의 신호를 제1 전위 또는 제2 전위로 증폭시키기 위한 복수의 센스앰프를 구비하고, 제1 모드와 제2 모드를 갖는 반도체 메모리로서,

상기 반도체 메모리에 대한 동작전압의 공급이 개시되는 제1 타이밍과 상기반도체 메모리가 상기 제2 모드로 되는 제2 타이밍과의 사이의 기간에 있어서, 제1 전위와 제2 전위와의 사이의 전위인 제3 전위가 상기 플레이트전극에 공급되는 한편, 상기 복수의 워드선은 상기 복수의 메모리셀의 전계효과 트랜지스터를 오프하는 것으로 되는 소정의 전위로 유지되어 상기 반도체 메모리는 제1 모드로 되고,

상기 제2 모드에서, 상기 플레이트전위와 상기 프리차지전위는 상기 제3 전위와 동일하며, 상기 반도체 메모리는 또,

외부로부터 공급된 동작전압이 일정치 이상에 도달한 것을 검지하여 검지신호를 형성하기 위한 공급전원 검출수단과,

상기 제1 모드와 상기 제2 모드 중 어느 하나를 특정하기 위한 전환신호를 형성하기 위한 전환회로를 더 구비하고,

상기 전환신호는 상기 반도체 메모리의 외부로부터 동작전압의 공급이 개시된 것이 검지된 것에 대응하여 상기 제1 모드인 것을 나타내는 제1 상태로 되고, 그후에 상기 제1 모드인 것을 나타내는 제2 상태로 되는 것을 특징으로 하는 반도체 메모리.
제12항에 있어서,

제3 전위는 제1 전위와 제2 전위와의 사이의 1/2의 전위인 것을 특징으로 하는 반도체 메모리.
제12항 또는 제13항에 있어서,

상기 제1 모드에서 상기 프리차지전위는 상기 제1 전위이며, 상기 제1 전위는 상기 제2 전위보다 낮은 전위인 것을 특징으로 하는 반도체 메모리.
제12항 또는 제13항에 있어서,

상기 제1 모드는 상기 반도체 메모리가 불휘발성 메모리로서 취급되는 모드이며, 상기 제2 모드는 상기 반도체 메모리가 휘발성메모리로서 취급되는 모드인 것을 특징으로 하는 반도체 메모리.